JP4470995B2 - Ａ／ｄ変換回路及び電子機器 - Google Patents

Description

本発明は、Ａ／Ｄ変換回路及び電子機器等に関する。

いわゆるユビキタスネット社会の実現のためには、複数のセンサをネットワークを介して接続し、各センサからの情報を取得して、状況を総合的に判断するセンサネットワークが必要になる。このようなセンサネットワークでは、温度センサ、煙センサ、光センサ、人感センサ、圧力センサ、生体センサ、ジャイロセンサなどの様々なセンサが使用される。そしてセンサの検出信号の振幅、ＤＣオフセット、周波数帯域なども、使用されるセンサに応じて様々に異なる。

ところで、センサの検出信号（センサ信号）はアナログ信号であるため、ＣＰＵ等により情報の解析・判断処理を行うためには、このアナログ信号をデジタルデータに変換する必要がある。このような目的のために、センサからのアナログの検出信号をデジタルデータに変換するＡ／Ｄ変換回路（アナログフロントエンド回路）が用いられる。このＡ／Ｄ変換回路の従来技術としては例えば特許文献１、２などがある。
特開２００７−１１７５８６ 特開２００７−２８５７４５

しかしながら、これまでのＡ／Ｄ変換回路は、特定のセンサに専用のＩＣとして開発されるものが殆どであった。従って、新たなセンサを開発した場合に、そのセンサ用のＡ／Ｄ変換回路のＩＣを新たに試作・開発しなければならず、多大な費用がかかるという問題があった。この場合に、汎用品のＡ／Ｄ変換回路のＩＣを用いる手法も考えられるが、センサの検出信号の振幅や周波数帯域は様々であるため、汎用品で対応することは実質的に困難であった。従って、様々なセンサ用のＩＣを手軽に試作できる環境をユーザに提供できないという課題があった。

本発明の幾つかの態様によれば、広いダイナミックレンジで入力信号をＡ／Ｄ変換できるＡ／Ｄ変換回路及びこれを含む電子機器を提供できる。

本発明は、カスケード接続された複数の増幅器を含み、入力信号が入力される増幅回路と、前記複数の増幅器の出力信号のいずれかを選択し、セレクタ出力信号として出力するセレクタと、前記セレクタからの前記セレクタ出力信号のＡ／Ｄ変換を行うＡ／Ｄ変換器と、前記複数の増幅器の各増幅器の出力信号の電圧が、高電位側判定電圧と低電位側判定電圧により規定される判定電圧範囲内の電圧か否かを判定する判定回路と、前記判定回路での判定結果に基づいて、前記複数の増幅器の出力信号のいずれを選択するかを前記セレクタに指示する制御回路とを含むＡ／Ｄ変換回路に関係する。

本発明によれば、増幅回路がカスケード接続された複数の増幅器を含み、各増幅器の出力信号の電圧が判定電圧範囲内の電圧か否かが判定される。そして判定結果に基づいて、複数の増幅器の出力信号のいずれかがセレクタにより選択されて、Ａ／Ｄ変換器によりＡ／Ｄ変換される。このようにすれば、複数の増幅器の出力信号のうち、その電圧が判定電圧範囲内となる信号を選択して、Ａ／Ｄ変換できる。従って、広いダイナミックレンジで入力信号をＡ／Ｄ変換できるＡ／Ｄ変換回路を提供できる。

また本発明では、前記高電位側判定電圧は、前記Ａ／Ｄ変換器の入力電圧範囲を規定する高電位側基準電圧以下の電圧に設定され、前記低電位側判定電圧は、前記Ａ／Ｄ変換器の前記入力電圧範囲を規定する低電位側基準電圧以上の電圧に設定されてもよい。

このようにすれば、その電圧がＡ／Ｄ変換回路の入力電圧範囲内となる信号を、セレクタを介してＡ／Ｄ変換器に入力できるため、適正なＡ／Ｄ変換を実現できる。

また本発明では、前記増幅回路は、前記複数の増幅器として第１〜第Ｎの増幅器を含み、前記制御回路は、前記第１〜第Ｎの増幅器のうちの第ｊの増幅器（ｊは１＜j≦Ｎを満たす整数）の出力信号の電圧が、前記判定電圧範囲内の電圧ではないと判定された場合には、前記第１〜第Ｎの増幅器のうちの第ｊ−１の増幅器の出力信号を選択することを、前記セレクタに指示してもよい。

このようにすれば、第ｊの増幅器の出力信号の電圧が判定電圧範囲内の電圧か否かを判定して、第ｊ−１の増幅器の出力信号を選択するか否かを判断できるようになる。

また本発明では、前記増幅回路は、前記複数の増幅器として第１〜第Ｎの増幅器を含み、前記制御回路は、前記第１〜第Ｎの増幅器のうちの第ｊの増幅器（ｊは１＜j≦Ｎを満たす整数）の入力信号の電圧が、前記第ｊの増幅器のゲインに応じて設定される第ｊの判定電圧範囲内の電圧ではないと判定された場合には、前記第１〜第Ｎの増幅器のうちの第ｊ−１の増幅器の出力信号を選択することを、前記セレクタに指示してもよい。

このようにすれば、第ｊの増幅器の入力信号の電圧が判定電圧範囲内の電圧か否かを判定して、第ｊ−１の増幅器の出力信号を選択するか否かを判断できる。従って、判定処理時間に第ｊの増幅器の信号遅延時間が影響を与えないようになるため、素速いレスポンスを実現できる。

また本発明では、前記複数の増幅器は、そのゲインが２のべき乗に設定された複数の増幅器を含んでもよい。

このようにゲインを２のべき乗に設定すれば、その後のデジタル処理の簡素化を図れる。

また本発明では、前記複数の増幅器は、カスケード接続された複数の反転増幅器を含んでもよい。

このようにすれば、レール・ツー・レールのオペアンプを使用しなくても済むようになるため、回路の小規模化やオペアンプの特性の向上を実現できる。

また本発明では、前記複数の反転増幅器の各反転増幅器は、その出力端子が前記反転増幅器の出力ノードに接続されたオペアンプと、前記オペアンプの第１の入力端子と前記反転増幅器の入力ノードとの間に設けられた第１の抵抗と、前記出力ノードと前記オペアンプの前記第１の入力端子との間に設けられた第２の抵抗とを含んでもよい。

また本発明では、前記増幅回路は、前記複数の増幅器の初段の増幅器として、差動入力信号を差動増幅する差動増幅器を含んでもよい。

このようにすれば、差動の検出信号を出力するセンサデバイス等にも対応できるようになる。

また本発明では、前記判定回路は、前記複数の増幅器の出力信号の電圧と、前記高電位側判定電圧及び前記低電位側判定電圧とを比較する複数のコンパレータを含んでもよい。

このようにすれば、出力信号の電圧が判定電圧範囲内か否かの判定をコンパレータを用いて実現できるようになる。

また本発明では、前記複数のコンパレータの各コンパレータは、ヒステリシス機能を有するコンパレータであってもよい。

このようにすればコンパレータの出力信号が高電圧レベルと低電圧レベルを交互に繰り返してしまい回路の誤動作等を招く事態を防止できる。

また本発明では、前記Ａ／Ｄ変換器の後段側に設けられ、前記Ａ／Ｄ変換器からのデジタルデータに基づいて演算処理を行うデジタル処理部を含み、前記デジタル処理部は、前記複数の増幅器の出力信号のいずれを前記セレクタが選択したかに応じて、異なる演算処理を行ってもよい。

このようにすれば、セレクタの選択状態に応じた適正な演算処理を、Ａ／Ｄ変換回路からのデジタルデータに対して施すことができ、後段のシステム等にとって扱い易いデジタルデータの出力が可能になる。

また本発明では、前記増幅回路は、前記複数の増幅器として第１〜第Ｎの増幅器を含み、前記デジタル処理部は、前記第１〜第Ｎの増幅器のうちの第ｊ−１の増幅器（ｊは１＜j≦Ｎを満たす整数）の出力信号が前記セレクタにより選択された場合に、前記第１の増幅器から前記第ｊ−１の増幅器までのトータル・ゲインの逆数に対応する乗算係数を、前記Ａ／Ｄ変換器からのデジタルデータに乗算する演算処理を行ってもよい。

このようにすれば、第１〜第ｊ−１の増幅器によりゲイン調整された信号の電圧レベルを元の電圧レベルに戻すための乗算処理が可能になる。

また本発明では、前記デジタル処理部は、前記Ａ／Ｄ変換器の分解能をｎビット（ｎは２以上の整数）とした場合に、前記Ａ／Ｄ変換器からのｎビットのデジタルデータに基づいて演算処理を行い、ｍビット（ｍはｍ＞ｎとなる整数）のデジタルデータを出力してもよい。

このようにすれば、増幅器によりゲイン調整等を行った場合にも、正しいＡ／Ｄ変換の電圧レベルを表すデジタルデータを後段に送ることが可能になる。

また本発明では、前記複数の増幅器は、そのゲインが２のべき乗に設定された複数の増幅器を含み、前記デジタル処理部は、前記ｍビットのデジタルデータのうちの少なくとも絶対値を表すビット列を、前記複数の増幅器の出力信号のいずれを前記セレクタが選択したかに応じて決まるビット数だけ、ビットシフトする処理を行ってもよい。

このようにすれば、増幅器によりゲイン調整された信号の電圧レベルを元の電圧レベルに戻すためのビットシフト処理が可能になる。

また本発明では、前記複数の増幅器は、カスケード接続された複数の反転増幅器を含み、前記デジタル処理部は、前記複数の増幅器の出力信号のいずれを前記セレクタが選択したかに応じて、前記mビットのデジタルデータのうちの符号ビットの設定処理を行ってもよい。

このようにすれば、セレクタが複数の増幅器の出力信号のうちのいずれを選択したとしても、それに応じて適正な符号ビットが設定されるため、矛盾の無い符号ビット付きのデジタルデータを後段に送ることが可能になる。

また本発明では、上記のいずれかに記載のＡ／Ｄ変換回路を含む電子機器に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．Ａ／Ｄ変換回路の構成
図１に本実施形態のＡ／Ｄ変換回路（Ａ／Ｄ変換装置、アナログフロントエンド回路）の構成例を示す。このＡ／Ｄ変換回路は、増幅回路１０、セレクタ２０、Ａ／Ｄ変換器５０、判定回路６０、制御回路７０を含む。なおＡ／Ｄ変換回路は図１の構成に限定されず、その一部の構成要素（例えば判定回路、制御回路）を省略したり、他の構成要素（例えば、フィルタ、差動増幅器、出力信号がセレクタに接続されない増幅器等）を追加するなどの種々の変形実施が可能である。

増幅回路１０は複数の増幅器ＡＭ１〜ＡＭＮ（第１〜第Ｎの増幅器）を含む。この複数の増幅器ＡＭ１〜ＡＭＮは例えばカスケード接続されている。具体的には第１の増幅器ＡＭ１は、センサ等からの入力信号ＶＩを受け、第１の出力信号ＡＱ１を出力する。第２の増幅器ＡＭ２（広義には第ｊの増幅器。ｊは１＜j≦Ｎを満たす整数）は、第１の増幅器ＡＭ１（広義には第ｊ−１の増幅器）の出力信号ＡＱ１（広義には第ｊ−１の出力信号）を受け、第２の出力信号ＡＱ２（広義には第ｊの出力信号）を出力する。第Ｎの増幅器ＡＭＮは、第Ｎ−１の増幅器ＡＭＮ−１の出力信号ＡＱＮ−１を受け、第Ｎの出力信号ＡＱＮを出力する。なお増幅器ＡＭ１〜ＡＭＮは、例えばゲイン調整機能やオフセット調整機能を持つことができる。増幅器ＡＭ１〜ＡＭＮにゲイン調整機能を持たせた場合には、そのゲインを２のべき乗に設定してもよい。また増幅器ＡＭ１〜ＡＭＮ（後段側の増幅器）は複数の反転増幅器を含むことができる。但し非反転増幅器を用いてもよい。また初段の増幅器ＡＭ１は差動入力信号を増幅する差動増幅器であってもよい。

セレクタ２０（マルチプレクサ）は、複数の増幅器ＡＭ１〜ＡＭＮの出力信号ＡＱ１〜ＡＱＮのいずれかを選択する。そして、選択した出力信号をセレクタ出力信号ＳＬＱとして出力する。具体的には制御回路７０からの選択指示信号ＳＳＤに基づいて、ＡＱ１〜ＡＱＮのうちのいずれかの出力信号を選択して出力する。このセレクタ２０は、複数の論理ゲートや複数のトランスファートランジスタなどにより構成できる。

Ａ／Ｄ変換器５０は、セレクタ２０からのセレクタ出力信号ＳＬＱのＡ／Ｄ変換を行う。具体的にはＡ／Ｄ変換器５０には、入力電圧範囲を規定（設定）する高電位側の基準電圧ＶＲＰと低電位側の基準電圧ＶＲＮが供給される。そしてＶＲＰ〜ＶＲＮの入力電圧範囲においてｎビット（例えばｎ＝１０）の分解能でＡ／Ｄ変換を行って、Ａ／Ｄ変換後のデジタルデータＡＤＱ（デジタル出力値）を出力する。例えばＡ／Ｄ変換器５０は、セレクタ２０からのセレクタ出力信号ＳＬＱを、Ａ／Ｄ変換用のサンプリングクロックでサンプルホールドし、サンプルホールドされた信号をＡ／Ｄ変換する。なおＡ／Ｄ変換器５０の前段側（Ａ／Ｄ変換器５０とセレクタ２０の間）に、ＲＣフィルタやＳＣＦ（スイッチトキャパシタフィルタ）などの前置フィルタを設けることができる。

Ａ／Ｄ変換器５０としては例えば逐次比較型のＡ／Ｄ変換器を採用できる。この場合にはＡ／Ｄ変換器５０は、図示しないサンプルホールド回路やコンパレータや逐次比較レジスタやＤ／Ａ変換器を含むことができる。そしてコンパレータはＤ／Ａ変換器からのＤ／Ａ変換後のアナログ信号と、サンプルホールド回路からのサンプルホールド信号を比較する。逐次比較レジスタは、コンパレータの出力信号のデータを格納する。Ｄ／Ａ変換器は、逐次比較レジスタからのデジタルデータをＤ／Ａ変換して、アナログ信号を出力する。なおＡ／Ｄ変換器５０は逐次比較型に限定されず、例えば並列比較型、追従比較型などの様々なタイプのＡ／Ｄ変換器を採用できる。

判定回路６０（比較回路）は、増幅回路１０の増幅器ＡＭ１〜ＡＭＮの出力信号ＡＱ１〜ＡＱＮに対する判定処理（電圧比較処理）を行う。具体的には、増幅器ＡＭ１〜ＡＭＮの各増幅器の出力信号の電圧が、判定電圧範囲内の電圧か否かを判定（比較）する。そして判定結果の信号ＤＲＳ（例えばエラー信号）を制御回路７０に出力する。この場合の判定電圧範囲は、例えば高電位側の判定電圧ＶＣＨと低電位側の判定電圧ＶＣＬにより規定される。

ここで高電位側の判定電圧ＶＣＨは、例えばＡ／Ｄ変換器５０の入力電圧範囲を規定する高電位側の基準電圧ＶＲＰ以下の電圧に設定できる（ＶＣＨ≦ＶＲＰ）。低電位側の判定電圧ＶＣＬは、Ａ／Ｄ変換器５０の入力電圧範囲を規定する低電位側の基準電圧ＶＲＮ以上の電圧に設定できる（ＶＣＬ≧ＶＲＮ）。例えばＶＣＨ〜ＶＣＬの電圧範囲は、ＶＲＰ〜ＶＲＮの電圧範囲よりもマージン（例えば１０〜９０％）の分だけ狭い電圧範囲とすることができる。

判定回路６０は、例えば複数の増幅器ＡＭ１〜ＡＭＮの出力信号ＡＱ１〜ＡＱＮの電圧と、高電位側、低電位側の判定電圧ＶＣＨ、ＶＣＬとを比較する複数のコンパレータを含むことができる。この場合に各コンパレータは、ヒステリシス機能を有するコンパレータであってもよい。或いは出力信号ＡＱ１〜ＡＱＮのピーク電圧を保持する回路を設け、このピーク電圧と判定電圧ＶＣＨ、ＶＣＬをコンパレータ等により比較してもよい。

制御回路７０はＡ／Ｄ変換回路内の各回路の制御処理等を行う。具体的には判定回路８０での判定結果に基づいて、増幅器ＡＭ１〜ＡＭＮの出力信号ＡＱ１〜ＡＱＮのいずれを選択するかをセレクタ２０に指示する制御を行う。例えば判定回路６０から判定結果の信号ＤＲＳを受けて、選択指示信号ＳＳＤを生成し、セレクタ２０に出力する。更に具体的には、制御回路７０は、増幅器ＡＭ１〜ＡＭＮのうちの第ｊの増幅器（例えばＡＭ３）の出力信号の電圧が、ＶＣＨ〜ＶＣＬの判定電圧範囲内の電圧ではないと判定された場合には、前段の第ｊ−１の増幅器（例えばＡＭ２）の出力信号を選択することを、セレクタ２０に指示する。なお、増幅器ＡＭ１〜ＡＭＮのうちの例えば第ｊの増幅器（例えばＡＭ３）の入力信号の電圧が、第ｊの増幅器のゲインに応じて設定される判定電圧範囲内（第ｊの判定電圧範囲内）の電圧ではないと判定された場合に、前段の第ｊ−１の増幅器（例えばＡＭ２）の出力信号を選択することを、セレクタ２０に指示するようにしてもよい。

以上のように本実施形態では、例えば増幅器ＡＭ３の出力信号ＡＱ３が、ＶＣＨ〜ＶＣＬで規定される判定電圧範囲を超えると、その前段の増幅器ＡＭ２の出力信号ＡＱ２がセレクタ２０により選択されて、Ａ／Ｄ変換器５０によりＡ／Ｄ変換される。また増幅器ＡＭ２の出力信号ＡＱ２が、ＶＣＨ〜ＶＣＬで規定される判定電圧範囲を超えると、その前段の増幅器ＡＭ１の出力信号ＡＱ１がセレクタ２０により選択されて、Ａ／Ｄ変換器５０によりＡ／Ｄ変換される。このようにすれば、振幅等が異なる様々な入力信号ＶＩが入力された場合にも、最適な電圧範囲の信号がＡ／Ｄ変換器５０に入力されるようになるため、Ａ／Ｄ変換回路のダイナミックレンジを向上できる。

例えば従来のＡ／Ｄ変換回路では、入力信号の振幅等は、仕様等に応じてある程度決まっている。このため、その仕様に合わせた入力電圧範囲でＡ／Ｄ変換を行えば十分であった。

ところが、センサ（センサデバイス）等の検出信号のＡ／Ｄ変換を行う場合には、図２のＡ１、Ａ２に示すように、入力信号ＶＩ（検出信号）のＤＣオフセットは、センサの種類に応じて様々に異なる。またＡ３、Ａ４に示すように、入力信号ＶＩの振幅もセンサの種類に応じて様々に異なる。従って、従来のＡ／Ｄ変換回路を用いてＡ／Ｄ変換を行うと、図３のＢ１に示すように、Ａ／Ｄ変換の分解能を高くしなければ、ダイナミックレンジを向上できないという課題があった。即ち、従来では入力信号の振幅等の変動幅も吸収できるようにＡ／Ｄ変換の分解能のビット数を大きくしていた。そしてこのように分解能のビット数を大きくすると、回路の大規模化や消費電力の増加等を招くと共に、設計も複雑化するという問題がある。

この点、本実施形態では、Ａ／Ｄ変換器５０の入力電圧範囲（ＶＲＰ〜ＶＲＮ）に近い電圧範囲の出力信号がセレクタ２０により選択されて、Ａ／Ｄ変換器５０に入力されてＡ／Ｄ変換される。従って、入力信号ＶＩの振幅が図２のＡ３、Ａ４のように変動した場合にも、Ａ／Ｄ変換器５０への入力信号の振幅であるＡ／Ｄ入力振幅（スイングレベル）をＡ５のようにほぼ一定にできる。これにより、ダイナミックレンジを大幅に向上できる。

例えばダイナミックレンジＤＲは、Ａ／Ｄ変換器５０のＡ／Ｄ入力振幅（最大入力振幅）をＶＡＴとし、Ａ／Ｄ変換器５０の１ＬＳＢ分の電圧をＶＬＳＢとした場合に、ＤＲ＝ＶＡＴ／ＶＬＳＢと表すことができる。従来では、図２のＡ３のように入力信号ＶＩの振幅が小さい場合には、Ａ／Ｄ入力振幅ＶＡＴも小さくなってしまう。このため、ダイナミックレンジＤＲ＝ＶＡＴ／ＶＬＳＢを大きくするためには、図３のＢ１に示すように、Ａ／Ｄ変換の分解能のビット数を大きくして、ＶＬＳＢを小さくする必要があり、ダイナミックレンジＤＲの向上には限界があった。

この点、本実施形態では、図２のＡ３のように入力信号ＶＩの振幅が小さい場合にも、Ａ５に示すようにＡ／Ｄ入力振幅は大きくなる。このため、図３のＢ２に示すように、例えばＡ／Ｄ変換の分解能を一定にしたまま（例えば１０ビット）、ダイナミックレンジＤＲを高くできるという効果がある。

また、例えば新規のセンサの開発・試作段階においては、センサの検出信号の振幅等が既知ではない場合がある。このような場合にも本実施形態によれば、増幅器ＡＭ１〜ＡＭＮの出力信号ＡＱ１〜ＡＱＮのうち適正な振幅の出力信号が自動選択されてＡ／Ｄ変換器５０に入力される。従って、ユーザは、検出信号の振幅等をそれほど気にすることなく、センサをＡ／Ｄ変換回路に接続して試すことができ、ユーザにとって使い勝手の良いＡ／Ｄ変換回路を提供できる。またセンサの種類に応じて、新たなＩＣを試作する必要もないため、開発コストを低くできる。

また例えば本実施形態の比較例として、増幅器ＡＭ１〜ＡＭＮの出力信号ＡＱ１〜ＡＱＮをモニタし、モニタ結果に基づいて増幅器ＡＭ１〜ＡＭＮのゲイン自体を自動調整する手法も考えられる。

しかしながら、この比較例の手法によると、自動調整のためのタイムラグ期間が生じてしまう。このため、音声等のＡＣ信号のように素速い自動調整が要求される信号や、ハードディスクドライブの落下検出のように検出信号をサンプリングする機会が１回しかないような信号や、振幅等を直ぐに検出して反応しなければならない信号には不向きになる。

これに対して本実施形態のリアルタイム自動調整手法では、自動調整のためのタイムラグ期間は、判定回路６０の判定期間やセレクタ２０の選択期間だけとなるため、信号の変化等に対して素速く対応してリアルタイムに自動調整できる。従って、上述のような素速い自動調整が要求される信号や検出信号をサンプリングする機会が１回しかないような信号等に、最適なダイナミックレンジの自動調整手法を提供できる。

２．第１の構成例
図４に本実施形態のＡ／Ｄ変換回路の第１の構成例を示す。この第１の構成例は増幅回路１０、判定回路６０の詳細な構成例である。

増幅回路１０は増幅器ＡＭ１、ＡＭ２、ＡＭ３を含み、差動の増幅器ＡＭ１は増幅器ＡＭ１１、ＡＭ１２を有する。なお増幅器の段数は任意であり、３〜４段以上であってもよい。

増幅器ＡＭ１１は、差動入力・差動出力の増幅器となっており、差動入力信号ＶＩＰ、ＶＩＮを差動増幅する。増幅器ＡＭ１２は、差動入力・シングルエンド出力の増幅器となっており、増幅器ＡＭ１１からの差動出力信号ＡＱ０Ｐ、ＡＱ０Ｎを受け、シングルエンドの信号ＡＱ１を出力する。増幅器ＡＭ１１、ＡＭ１２により初段の増幅器ＡＭ１（差動増幅器）が構成される。また後段の増幅器ＡＭ２、ＡＭ３は、シングルエンド入力・シングルエンド出力の反転増幅器となっており、信号ＡＱ２、ＡＱ３を出力する。なお増幅器ＡＭ２、ＡＭ３は、そのゲインＧ２、Ｇ３が可変に調整できるようになっている。具体的には増幅器ＡＭ２、ＡＭ３は、そのゲインＧ２、Ｇ３が２のべき乗（例えば２^０、２^１、２^２、２^３・・・）に設定される。

判定回路６０は複数のコンパレータ（比較回路）ＣＰ１、ＣＰ２、ＣＰ３を含む。このコンパレータＣＰ１、ＣＰ２、ＣＰ３は、増幅器ＡＭ１（ＡＭ１１、ＡＭ１２）、ＡＭ２、ＡＭ３の出力信号ＡＱ１、ＡＱ２、ＡＱ３の電圧と、高電位側及び低電位側の判定電圧ＶＣＨ、ＶＣＬとを比較する。そして信号ＡＱ１、ＡＱ２、ＡＱ３の電圧が、ＶＣＨ〜ＶＣＬの判定電圧範囲内にあるか否かを判定する。そして、判定電圧範囲内ではない場合には、判定結果を示すエラー信号ＥＲ１、ＥＲ２、ＥＲ３（信号ＤＲＳ）をアクティブにする。例えば出力信号ＡＱ１、ＡＱ２、ＡＱ３が判定電圧範囲を超えていた場合には、各々、信号ＥＲ１、ＥＲ２、ＥＲ３をアクティブにする。なおＣＰ１〜ＣＰ３の各コンパレータは、判定電圧ＶＣＨとの比較処理を行う第１のコンパレータと、判定電圧ＶＣＬとの比較処理を行う第２のコンパレータにより構成できる。

またＣＰ１〜ＣＰ３の各コンパレータは、ヒステリシス機能を持つことが望ましい。例えばＡＱ１〜ＡＱ３のいずれかの信号の電圧（ピーク電圧）と、判定電圧ＶＣＨ又はＶＣＬとが近い場合には、ＥＲ１、ＥＲ２、ＥＲ３の信号がＨレベルとＬレベルを交互に繰り返す事態が発生してしまい、これは回路の誤動作を招く。この点、ＣＰ１〜ＣＰ３にヒステリシス機能（２つのしきい値電圧によるヒステリシス特性）を持たせれば、このような事態を効果的に防止できる。なおヒステリシス型のコンパレータの代わりに、出力信号ＡＱ１〜ＡＱ３のピーク電圧をホールドするピークホールド回路を設けてもよい。

次に図５〜図８を用いて第１の構成例の動作について説明する。図５では増幅器ＡＭ１の出力信号ＡＱ１の電圧は、ＶＣＨ〜ＶＣＬの判定電圧範囲内になっている。従って、図４のコンパレータＣＰ１からのエラー信号ＥＲ１はＬレベル（非アクティブ）になる。同様に図５では、増幅器ＡＭ２、ＡＭ３の出力信号ＡＱ２、ＡＱ３の電圧も、ＶＣＨ〜ＶＣＬの判定電圧範囲内になっている。従って、コンパレータＣＰ２、ＣＰ３からのエラー信号ＥＲ２、ＥＲ３もＬレベル（非アクティブ）になる。

なお、同図に示すように、高電位側の判定電圧ＶＣＨは、Ａ／Ｄ変換器５０の高電位側の基準電圧ＶＲＰ以下の電圧であり、低電位側の判定電圧ＶＣＬは低電位側の基準電圧ＶＲＮ以上の電圧になっている。このように、ＶＣＨ≦ＶＲＰ、ＶＣＬ≧ＶＲＮの設定にすれば、セレクタ出力信号ＳＬＱの電圧を、Ａ／Ｄ変換器５０のＶＲＰ〜ＶＲＮの電圧範囲内に収めることができる。またＶＣＨ＜ＶＲＰ、ＶＣＬ＞ＶＲＮの設定にすれば、検出範囲のマージンを確保できる。

このように図５では、信号ＥＲ１、ＥＲ２、ＥＲ３が全てＬレベルであるため、これを受けた制御回路７０は、増幅器ＡＭ３の出力信号ＡＱ３の選択を指示する信号ＳＳＤをセレクタ２０に出力する。するとセレクタ２０は信号ＡＱ３を選択し、この信号ＡＱ３がセレクタ出力信号ＳＬＱとしてＡ／Ｄ変換器５０に入力されてＡ／Ｄ変換される。この信号ＡＱ３は、信号ＡＱ２、ＡＱ１に比べて振幅が大きく、その高電位側、低電位側のピーク電圧がＡ／Ｄ変換器５０の基準電圧ＶＲＰ、ＶＲＮに近い。従って、Ａ／Ｄ変換器５０の入力振幅ＶＡＴを大きくでき、ダイナミックレンジＤＲ＝ＶＡＴ／ＶＬＳＢを高くできる。

図６では、増幅器ＡＭ１、ＡＭ２の出力信号ＡＱ１、ＡＱ２は、ＶＣＨ〜ＶＣＬの判定電圧範囲内の信号になっている。一方、増幅器ＡＭ３の出力信号ＡＱ３は、ＶＣＨ〜ＶＣＬの判定電圧範囲外の信号になっている。従って、この場合にはコンパレータＣＰ１、ＣＰ２、ＣＰ３からのエラー信号ＥＲ１、ＥＲ２、ＥＲ３は、各々、Ｌ、Ｌ、Ｈレベルになり、増幅器ＡＭ３の飽和が検知される。すると、これを受けた制御回路７０は、増幅器ＡＭ２の出力信号ＡＱ２の選択を指示する信号ＳＳＤをセレクタ２０に出力する。するとセレクタ２０は信号ＡＱ２を選択し、この信号ＡＱ２がＡ／Ｄ変換器５０に入力されてＡ／Ｄ変換される。この信号ＡＱ２は、信号ＡＱ１に比べて振幅が大きい。従って、Ａ／Ｄ変換器５０の入力振幅を大きくでき、ダイナミックレンジを向上できる。また、出力が飽和してしまった増幅器ＡＭ３の出力信号ＡＱ３がＡ／Ｄ変換器５０に入力されて誤ったＡ／Ｄ変換が行われてしまう事態を防止できる。

図７では、増幅器ＡＭ１の出力信号ＡＱ１は判定電圧範囲内の信号になっているが、増幅器ＡＭ２、ＡＭ３の出力信号ＡＱ２、ＡＱ３は判定電圧範囲外の信号になっている。従って、この場合にはエラー信号ＥＲ１、ＥＲ２、ＥＲ３は、各々、Ｌ、Ｈ、Ｈレベルになり、増幅器ＡＭ２、ＡＭ３の飽和が検知される。これにより、セレクタ２０は信号ＡＱ１を選択し、この信号ＡＱ１がＡ／Ｄ変換される。従って、出力が飽和してしまった増幅器ＡＭ２、ＡＭ３の出力信号ＡＱ２、ＡＱ３がＡ／Ｄ変換器５０に入力されて誤ったＡ／Ｄ変換が行われてしまう事態を防止できる。

図８では、増幅器ＡＭ１、ＡＭ２、ＡＭ３の出力信号ＡＱ１、ＡＱ２、ＡＱ３の全てが判定電圧範囲外の信号になっている。従って、この場合にはエラー信号ＥＲ１、ＥＲ２、ＥＲ３は全てＨレベルになり、全ての増幅器ＡＭ１、ＡＭ２、ＡＭ３の飽和が検知される。従って、出力が飽和してしまった増幅器ＡＭ１、ＡＭ２、ＡＭ３の出力信号ＡＱ１、ＡＱ２、ＡＱ３がＡ／Ｄ変換器５０に入力されて誤ったＡ／Ｄ変換が行われてしまう事態を防止できる。

なお図８の場合には、例えばソフトウェア処理等により増幅器ＡＭ１（ＡＭ１１、ＡＭ１２）のゲインを切り替える処理を行い、信号ＡＱ１が判定電圧範囲内の信号になるように調整してもよい。このようにすれば、ゲイン調整のためのタイムラグ期間が生じるため、レスポンスは遅くなってしまうが、Ａ／Ｄ変換器５０による適正なＡ／Ｄ変換を実現できる。

３．第２の構成例
図９に本実施形態のＡ／Ｄ変換回路の第２の構成例を示す。図４の第１の構成例では、各増幅器の出力信号の電圧が判定電圧範囲内にあるか否かを判定していた。これに対して図９の第２の構成例では、各増幅器の入力信号の電圧がその増幅器のゲインに応じた判定電圧範囲内にあるか否かを判定する。例えば制御回路７０は、増幅器ＡＭ２（第ｊの増幅器）の入力信号ＡＱ１の電圧が、増幅器ＡＭ２のゲインＧ２に応じて設定される判定電圧範囲内の電圧ではないと判定された場合には、前段の増幅器ＡＭ１の出力信号ＡＱ１を選択することを、セレクタ２０に指示する。

具体的には図９において、コンパレータＣＰＨ２は、増幅器ＡＭ２の入力信号ＡＱ１の電圧と、高電位側の判定電圧ＶＣＨ２を比較する。コンパレータＣＰＬ２は、増幅器ＡＭ２の入力信号ＡＱ１の電圧と、低電位側の判定電圧ＶＣＬ２を比較する。

ここで判定電圧ＶＣＨ２、ＶＣＬ２は、増幅器ＡＭ２のゲインＧ２に応じて設定される。例えば高電位側の判定電圧ＶＣＨ２は、増幅器ＡＭ２のゲインＧ２が大きくなるにつれて低くなり、低電位側の判定電圧ＶＣＬ２は、ゲインＧ２が大きくなるにつれて大きくなる。別の言い方をすれば、ＶＣＨ２、ＶＣＬ２で規定される判定電圧範囲は、増幅器ＡＭ２のゲインＧ２が大きくなるにつれて狭くなる。そしてコンパレータＣＰＨ２は、信号ＡＱ１の電圧が判定電圧ＶＣＨ２を上回ると、エラー信号ＥＲＨ２をアクティブにする。コンパレータＣＰＬ２は、信号ＡＱ１の電圧が判定電圧ＶＣＬ２を下回ると、エラー信号ＥＲＬ２をアクティブにする。

同様に、コンパレータＣＰＨ３、ＣＰＬ３は、増幅器ＡＭ３の入力信号ＡＱ２の電圧と判定電圧ＶＣＨ３、ＶＣＬ３を比較する。ここでＶＣＨ３、ＶＣＬ３で規定される判定電圧範囲は、増幅器ＡＭ３のゲインＧ３が大きくなるにつれて狭くなる。そしてコンパレータＣＰＨ３は、信号ＡＱ２の電圧が判定電圧ＶＣＨ３を上回ると、エラー信号ＥＲＨ３をアクティブにする。コンパレータＣＰＬ３は、信号ＡＱ２の電圧が判定電圧ＶＣＬ３を下回ると、エラー信号ＥＲＬ３をアクティブにする。

次に図１０を用いて第２の構成例の動作を説明する。図１０では増幅器ＡＭ２、ＡＭ３のゲインはＧ２＝Ｇ３＝２に設定されている。従って、基準電圧ＶＲＰ＝Ｖａ、ＶＲＮ＝−Ｖａとすると、判定電圧は、ＶＣＨ２＝Ｖａ／Ｇ２＝Ｖａ／２、ＶＣＬ２＝−Ｖａ／Ｇ２＝−Ｖａ／２、ＶＣＨ３＝Ｖａ／Ｇ３＝Ｖａ／２、ＶＣＬ３＝−Ｖａ／Ｇ３＝−Ｖａ／２となる。

そして図１０では増幅器ＡＭ２の入力信号ＡＱ１の電圧は、ＡＭ２のゲインＧ２に応じた−Ｖａ／２〜Ｖａ／２の判定電圧範囲内であり、エラー信号ＥＲＨ２、ＥＲＬ２は共にＬレベル（非アクティブ）になる。一方、増幅器ＡＭ３の入力信号ＡＱ２の電圧は、ＡＭ３のゲインＧ３に応じた−Ｖａ／２〜Ｖａ／２の判定電圧範囲外であり、エラー信号ＥＲＨ３、ＥＲＬ３は共にＨレベル（アクティブ）になる。即ち信号ＡＱ２をゲインＧ３の増幅器ＡＭ３で増幅した信号は、ＶＲＰ〜ＶＲＮの電圧範囲外になっている。従って、この場合には信号ＡＱ２がセレクタ２０により選択されて、信号ＳＬＱとしてＡ／Ｄ変換器５０に入力され、Ａ／Ｄ変換される。これにより、出力が飽和してしまった増幅器ＡＭ３の出力信号ＡＱ３がＡ／Ｄ変換器５０に入力されて誤ったＡ／Ｄ変換が行われてしまう事態を防止できる。

例えば増幅器ＡＭ３の飽和を、図４の第１の構成例のようにＡＭ３の出力信号ＡＱ３で判別すると、増幅器ＡＭ３の信号遅延時間の分だけタイムラグが生じ、判定処理時間が遅れてしまう。

この点、図９の第２の構成例では、増幅器ＡＭ３の飽和をＡＭ３の入力信号ＡＱ２で判別している。従って、判定処理時間に対して増幅器ＡＭ３の信号遅延時間が影響を与えないようになるため、第１の構成例に比べてレスポンスを速くできる。これにより、音声等のＡＣ信号のように素速い自動調整が要求される信号や、サンプリングする機会が１回しかない信号などに好適なＡ／Ｄ変換回路を提供できる。

４．増幅器の回路構成
図１１に、図４、図９の第１、第２の構成例の増幅器ＡＭ１１、ＡＭ１２、ＡＭ２、ＡＭ３の具体的な回路構成例を示す。

増幅器ＡＭ１１は、オペアンプＯＰ０１、ＯＰ０２と、抵抗Ｒ０１、Ｒ０２、Ｒ０３を含み、例えば抵抗Ｒ０２、Ｒ０３が可変抵抗になっている。増幅器ＡＭ１２は、オペアンプＯＰ１と、抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４を含み、例えば抵抗Ｒ１２、Ｒ１４が可変抵抗になっている。これらの増幅器ＡＭ１１、ＡＭ１２により、３つのオペアンプＯＰ０１、ＯＰ０２、ＯＰ１を用いた計装アンプ（instrumentation amplifier）が構成される。この計装アンプは、差動入力・シングルエンド出力の平衡入力アンプであり、同相信号除去比（CMRR）を大きくとれるという特徴がある。このような計装アンプを初段の差動増幅器に用いれば、差動の検出信号を出力するセンサとシングルエンドの検出信号を出力するセンサの両方を接続することが可能になる。例えば差動の検出信号を出力するセンサを接続する場合には、差動の検出信号を構成する第１の信号（正極側）を、信号ＶＩＰとして入力し、差動の検出信号を構成する第２の信号（負極側）を、信号ＶＩＮとして入力すればよい。またシングルエンドの検出信号を出力するセンサを接続する場合には、シングルエンドの検出信号を信号ＶＩＰとして入力し、ＶＩＮ側の端子は例えばＡＧＮＤに設定すればよい。

増幅器ＡＭ２は、オペアンプＯＰ２と抵抗Ｒ２１、Ｒ２２を含む。そして例えば抵抗Ｒ２２が可変抵抗になっており、これによりＡＭ２のゲインＧ２が調整される。増幅器ＡＭ３はオペアンプＯＰ３と抵抗Ｒ３１、Ｒ３２を含む。そして例えば抵抗Ｒ３２が可変抵抗になっており、これよりＡＭ３のゲインＧ３が調整される。これらの増幅器ＡＭ２、ＡＭ３は反転増幅器となっている。

具体的には、オペアンプＯＰ２は、その出力端子が反転増幅器ＡＭ２の出力ノードに接続される。第１の抵抗Ｒ２１は、オペアンプＯＰ２の反転入力端子（広義には第１の入力端子）と反転増幅器ＡＭ２の入力ノードとの間に設けられる。第２の抵抗Ｒ２２は、反転増幅器ＡＭ２の出力ノードとオペアンプＯＰ２の反転入力端子との間に設けられる。またオペアンプＯＰ２の非反転入力端子（広義には第２の入力端子）は例えばＡＧＮＤ（基準アナログ電圧）に接続される。なお反転増幅器ＡＭ３の構成も反転増幅器ＡＭ２の構成と同様である。

このようにＡＭ２、ＡＭ３として反転増幅器を用いれば、ＡＭ２、ＡＭ３のオペアンプＯＰ２、ＯＰ３としてレール・ツー・レールのオペアンプを使用しなくても済むようになる。例えば増幅器ＡＭ２、ＡＭ３として非反転増幅器を用いると、大振幅の信号の時に信号が歪んでしまい、これを避けるためにはレール・ツー・レールのオペアンプを使用する必要がある。しかしながら、レール・ツー・レールのオペアンプは、その回路規模が大きくなると共に、オペアンプの特性を向上することが難しいという問題がある。増幅器ＡＭ２、ＡＭ３として反転増幅器を用いれば、このような問題を解消できる。

なお図１２に、増幅器ＡＭ１１、ＡＭ１２、ＡＭ２、ＡＭ３の他の構成例を示す。図１２では、図１１の構成に対して更にＤ／Ａ変換器ＤＡＣ１、ＤＡＣ２、ＤＡＣ３が追加されている。これらのＤＡＣ１、ＤＡＣ２、ＤＡＣ３を用いればＡ／Ｄ変換回路のオフセット調整を実現できる。具体的には、オペアンプＯＰ１、ＯＰ２、ＯＰ３のオフセット電圧ＶＯＳ１、ＶＯＳ２、ＶＯＳ３をキャンセルするオフセット調整や、入力信号のＤＣオフセットを調整してＡ／Ｄ変換のダイナミックレンジを向上させるオフセット調整を実現できる。

５．第３の構成例
図１３に本実施形態のＡ／Ｄ変換回路の第３の構成例を示す。この第３の構成例では図４の第１の構成例に対してデジタル処理部８０の構成要素が追加されている。なお図９の第２の構成例においてデジタル処理部８０の構成要素を追加してもよい。

デジタル処理部８０はＡ／Ｄ変換器５０の後段側に設けられる。そしてＡ／Ｄ変換器５０からのデジタルデータＡＤＱに基づいて演算処理を行う。具体的には、増幅器ＡＭ１、ＡＭ２、ＡＭ３の出力信号（入力信号）のいずれをセレクタ２０が選択したかに応じて、異なる演算処理を行う。例えば増幅器ＡＭ１の出力信号ＡＱ１が選択された場合と、増幅器ＡＭ２の出力信号ＡＱ２が選択された場合とで、デジタルデータＡＤＱに対して異なるデジタル演算処理を行う。

例えば図１４（Ａ）では、増幅器ＡＭ１〜ＡＭ３のうち増幅器ＡＭ３（第ｊ−１の増幅器）の出力信号ＡＱ３がセレクタ２０により選択されている。この場合にはデジタル処理部８０は、増幅器ＡＭ１からＡＭ３（第１の増幅器から前記第ｊ−１の増幅器）までのトータル・ゲインＧＴＬの逆数１／ＧＴＬに対応する乗算係数を、Ａ／Ｄ変換器５０からのデジタルデータＡＤＱに乗算する演算処理（例えばビットシフト処理）を行う。具体的には、増幅器ＡＭ１、ＡＭ２、ＡＭ３のゲインをＧ１、Ｇ２、Ｇ３とすると、トータル・ゲインはＧＴＬ＝Ｇ１×Ｇ２×Ｇ３となり、デジタル処理部８０は、ＧＴＬの逆数である乗算係数１／ＧＴＬ＝１／（Ｇ１×Ｇ２×Ｇ３）を乗算する処理を行う。なお初段の増幅器ＡＭ１のゲインをＧ１＝１と見なして、乗算係数を設定してもよい。

図１４（Ｂ）では、増幅器ＡＭ２の出力信号ＡＱ２がセレクタ２０により選択されている。この場合にはデジタル処理部８０は、増幅器ＡＭ１からＡＭ２までのトータル・ゲインＧＴＬの逆数１／ＧＴＬに対応する乗算係数を、デジタルデータＡＤＱに乗算する演算処理を行う。具体的には、トータル・ゲインはＧＴＬ＝Ｇ１×Ｇ２となり、デジタル処理部８０は、ＧＴＬの逆数である乗算係数１／ＧＴＬ＝１／（Ｇ１×Ｇ２）を乗算する処理を行う。

図１４（Ｃ）では、増幅器ＡＭ１の出力信号ＡＱ１がセレクタ２０により選択されている。この場合には、トータル・ゲインはＧＴＬ＝Ｇ１となり、増幅器ＡＭ１のゲインをＧ１＝１と見なすと、乗算係数は１／ＧＴＬ＝１になるため、デジタル処理部８０は乗算処理（ビットシフト処理）を行わないことになる。

次に図１５（Ａ）〜図１６を用いてデジタル処理部８０の演算処理の具体例を説明する。図１５（Ａ）では、Ａ／Ｄ変換回路５０の分解能は例えば１０ビット（広義にはｎビット。ｎは２以上の整数）になっている。この場合にデジタル処理部８０は、Ａ／Ｄ変換器５０からの１０ビット（ｎビット）のデジタルデータＡＤＱに基づいて演算処理を行い、例えば１６ビット（広義にはｍビット。ｍはｍ＞ｎとなる整数）のデジタルデータＤＱを出力する。即ち１０ビットから１６ビットへのビット拡張を行う。

例えば図２で説明したようにゲイン調整やオフセット調整を行うことでＡ／Ｄ入力振幅（スイングレベル）を一定にして、Ａ／Ｄ変換のダイナミックレンジを向上する手法では、入力信号に応じてゲイン調整量やオフセット調整量が変化する。従って、Ａ／Ｄ変換後のデジタルデータＡＤＱにより表される電圧レベルも、ゲイン調整量やオフセット調整量に応じて変動してしまい、このデジタルデータをそのまま後段のシステム側に送るのは望ましくない。

この点、本実施形態のようなビット拡張を行って、１０ビットのデジタルデータＡＤＱを１６ビットのデジタルデータＤＱに変換すれば、ゲイン調整等を行った場合にも、正しいＡ／Ｄ変換の電圧レベルを表すデジタルデータＤＱをシステム側に送ることが可能になる。

具体的には図１５（Ａ）において、Ａ／Ｄ変換後のデジタルデータＡＤＱは、ｎ＝１０ビットのデータとなっている。そしてａ０〜ａ８のビットが、絶対値（電圧レベルの絶対値）を表すビット列になっており、ａｓのビットが、符号を表す符号ビットになっている。また図１３の増幅器ＡＭ２、ＡＭ３のゲインＧ２、Ｇ３は、２のべき乗に設定されおり、具体的にはＧ２＝２^３、Ｇ３＝２^２に設定されている。

そして図１４（Ａ）のように増幅器ＡＭ３の出力信号ＡＱ３がセレクタ２０により選択された場合には、エラー信号ＥＲ１、ＥＲ２、ＥＲ３は共にＬレベルになり、トータル・ゲインはＧＴＬ＝Ｇ２×Ｇ３＝２^３×２^２＝２^５になる（Ｇ１＝１とする）。この場合には図１５（Ａ）に示すようにデジタル処理部８０は、トータル・ゲインＧＴＬ＝２^５の逆数に応じた乗算係数の乗算処理として、５ビットのビットシフト処理を行う。つまり、ゲインＧ２＝２^３の増幅器ＡＭ２とゲインＧ３＝２^２の増幅器ＡＭ３により２^２×２^３＝２^５倍にゲイン調整された信号の電圧レベルを、１／２^５倍にして元の電圧レベルに戻すビットシフト処理を行う。

また図１４（Ｂ）のように増幅器ＡＭ２の出力信号ＡＱ２がセレクタ２０により選択された場合には、エラー信号ＥＲ１、ＥＲ２がＬレベルになり、エラー信号ＥＲ３がＨレベルになり、トータル・ゲインはＧＴＬ＝Ｇ３＝２^３になる。この場合には図１５（Ｂ）に示すようにデジタル処理部８０は、ＧＴＬ＝２^３の逆数に応じた乗算係数の乗算処理として、３ビットのビットシフト処理を行う。つまり、ゲインＧ２＝２^３の増幅器ＡＭ２により２^３倍にゲイン調整された信号の電圧レベルを、１／２^３倍にして元の電圧レベルに戻すビットシフト処理を行う。

また図１４（Ｃ）のように信号ＡＱ３がセレクタ２０により選択された場合には、エラー信号ＥＲ１がＬレベルになり、エラー信号ＥＲ２、ＥＲ３がＨレベルになり、トータル・ゲインはＧＴＬ＝２^０＝１になる。この場合には図１６に示すようにデジタル処理部８０は、ビットシフト処理を行わない。

以上のようにデジタル処理部８０は、ｍビット（例えば１６ビット）のデジタルデータＤＱのうちの少なくとも絶対値を表すビット列ａ０〜ａ８を、増幅器ＡＭ１〜ＡＭ３の出力信号のいずれをセレクタ２０が選択したかに応じて決まるビット数（例えば５ビット）だけ、ビットシフトする処理を行う。

このようなビットシフト処理を行えば、デジタルデータＤＱにより表される電圧レベルが、ゲイン調整量（２^５）に依存しないようになり、このデジタルデータＤＱを受け取った後段のシステム側が、ゲイン調整について意識しなくても済むようになる。また、２^５倍のゲイン調整を行うことで、図２のＡ３のように入力信号の振幅が小さい場合にも、Ａ５に示すように大きな振幅の信号をＡ／Ｄ変換器５０に入力できるため、図３のＢ２に示すようなダイナミックレンジの向上を実現できる。

また図１３において増幅器ＡＭ２、ＡＭ３は、図１１、図１２で説明したように反転増幅器により構成される。このようにＡＭ２、ＡＭ３として反転増幅器を用いれば、レール・ツー・レールのオペアンプを用いなくても済むようになるため、回路の小規模化やオペアンプの特性の向上を図れる。しかしながら、この場合に、何ら工夫を施さなければ、どの出力信号をセレクタ２０が選択したかに応じて、符号付きの１６ビットのデジタルデータＤＱの符号が変化してしまう。

そこでデジタル処理部８０は、増幅器ＡＭ２、ＡＭ３の出力信号ＡＱ２、ＡＱ３のいずれをセレクタ２０が選択したかに応じて、m＝１６ビットのデジタルデータのうちの符号ビットａｓを設定する処理（反転・非反転処理）を行う。

例えば図１４（Ａ）のように増幅器ＡＭ３の出力信号ＡＱ３がセレクタ２０により選択された場合には、セレクタ出力信号ＳＬＱは、２つの反転増幅器ＡＭ２、ＡＭ３を通過した信号になっている。従って、この場合には図１５（Ａ）に示すように、符号ビットａｓを非反転にする。

また図１４（Ｂ）のように増幅器ＡＭ２の出力信号ＡＱ２がセレクタ２０により選択された場合には、セレクタ出力信号ＳＬＱは、１つの反転増幅器ＡＭ２を通過した信号になっている。従って、この場合には図１５（Ｂ）に示すように、符号ビットａｓを反転する処理を行う。

また図１４（Ｃ）のように増幅器ＡＭ１の出力信号ＡＱ１がセレクタ２０により選択された場合には、セレクタ出力信号ＳＬＱは、反転増幅器ＡＭ２、ＡＭ３を通過しない。従ってこの場合には図１６に示すように、符号ビットａｓは非反転にする。

以上のようにすれば、セレクタ２０が信号ＡＱ１、ＡＱ２、ＡＱ３のうちのいずれを選択したとしても、それに応じて適正な符号ビットａｓが設定されるため、矛盾の無い符号ビット付きの１６ビットのデジタルデータＤＱをシステム側に送ることが可能になる。

なおデジタル処理部８０で行われる演算処理は、以上に説明したビットシフト処理や符号設定処理に限定されず、システム側にゲイン調整やオフセット調整を意識させないために必要な様々な処理を想定できる。

６．電子機器
次に本実施形態の電子機器について図１７（Ａ）〜図１７（Ｃ）を用いて説明する。なお本実施形態の電子機器は図１７（Ａ）〜図１７（Ｃ）の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

図１７（Ａ）は本実施形態の電子機器の第１の構成例である。この第１の構成例の電子機器は、センサデバイス５００と、アナログフロントエンド（ＡＦＥ）である本実施形態のＡ／Ｄ変換回路５１０を含む。図１７（Ａ）の電子機器では、センサデバイス５００（物理量トランスデューサ）が、各種の物理量（力、加速度、質量等）を検出する。そして物理量を電流（電荷）や電圧等に変換して、検出信号として出力する。このセンサデバイス５００はセンサ５０２と検出回路５０４を含む。なお検出回路５０４を含まない構成としてもよい。

Ａ／Ｄ変換回路５１０は、センサデバイス５００からの検出信号を受け、検出信号のＡ／Ｄ変換を行ったり、必要であればＡ／Ｄ変換後のデジタルデータに対する演算処理（信号処理）を行う。そして、得られたデジタルデータを、後段のシステム（システム基板、ＣＰＵ等のシステムデバイス）側に出力する。

図１７（Ａ）の第１の構成例によれば、煙センサ、光センサ、人感センサ、圧力センサ、生体センサ、ジャイロセンサなどを内蔵した様々な電子機器を実現できる。

図１７（Ｂ）は本実施形態の電子機器の第２の構成例である。この第２の構成では、図１７（Ａ）の第１の構成例に対して更に通信回路（無線回路）５２０とアンテナ５２２の構成要素が追加されている。通信回路５２０は、Ａ／Ｄ変換回路５１０からのデジタルデータに対して変調処理などを行い、アンテナ５２２を用いて外部機器（相手側の電子機器）に送信する。またアンテナ５２２を用いて、外部機器からのデータを受信し、ＩＤ認証を行ったり、センサデバイス５００の制御等を行ってもよい。

図１７（Ｂ）の第２の構成例によれば、図１７（Ａ）の第１の構成例で実現できる電子機器に加えて、例えば無線通信を利用して非接触でデータの書き込みと読み出しを行うＲＦＩＤ（Radio Frequency Identification）に用いられるＩＣタグ（ＲＦタグ）などの電子機器を実現できる。

図１７（Ｃ）は本実施形態の第３の構成例である。図１７（Ｃ）の電子機器は、図１７（Ａ）の第１の構成例に対して更に処理部５３０、インターフェース（Ｉ／Ｆ）５３２の構成要素が追加されている。処理部５３０は、Ａ／Ｄ変換回路５１０からのデジタルデータを受け、各種の処理を行う。Ｉ／Ｆ５３２は、例えばＵＳＢ、ＩＥＥＥ１３９４等の規格に準拠したデータ転送を、ＰＣ（パーソナルコンピュータ）等の外部機器との間で行う。

図１７（Ｃ）の第３の構成例によれば、図１７（Ａ）、図１７（Ｂ）の第１、第２の構成例で実現できる電子機器に加えて、例えばセンサデバイス５００の開発・試作等に使用される評価装置（評価ボード）などの電子機器を実現できる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。またＡ／Ｄ変換回路、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。

本実施形態のＡ／Ｄ変換回路の構成例。 Ａ／Ｄ変換のダイナミックレンジを向上する手法の説明図。 ダイナミックレンジと分解能の関係を示す図。 本実施形態のＡ／Ｄ変換回路の詳細な第１の構成例。 第１の構成例の動作説明図。 第１の構成例の動作説明図。 第１の構成例の動作説明図。 第１の構成例の動作説明図。 本実施形態のＡ／Ｄ変換回路の詳細な第２の構成例。 第２の構成例の動作説明図。 各増幅器の具体的な回路構成例。 各増幅器の具体的な他の回路構成例。 本実施形態のＡ／Ｄ変換回路の詳細な第３の構成例。 図１４（Ａ）〜図１４（Ｃ）は第３の構成例の動作説明図。 図１５（Ａ）、図１５（Ｂ）は本実施形態のデジタル処理の説明図。 本実施形態のデジタル処理の説明図。 図１７（Ａ）〜図１７（Ｃ）は本実施形態の電子機器の構成例。

符号の説明

ＡＭ１１、ＡＭ１２、ＡＭ１〜ＡＭＮ 増幅器、
ＣＰ１〜ＣＰ３ コンパレータ、ＤＡＣ１〜ＤＡＣ３ Ｄ／Ａ変換器、
ＯＰ０１、ＯＰ０２、ＯＰ１、ＯＰ２、ＯＰ３ オペアンプ、
Ｒ０１〜Ｒ０３、Ｒ１１〜Ｒ１４、Ｒ２１、Ｒ２２、Ｒ３１、Ｒ３２ 抵抗、
１０ 増幅回路、２０ セレクタ、５０ Ａ／Ｄ変換器、６０ 判定回路、
７０ 制御回路、５００ センサデバイス、５０２ センサ、５０４ 検出回路、
５１０ Ａ／Ｄ変換回路、５２０ 通信回路、５２２ アンテナ、５３０ 処理部、
５３２ Ｉ／Ｆ

Claims (14)

1. カスケード接続された複数の増幅器を含み、入力信号が入力される増幅回路と、
   前記複数の増幅器の出力信号のいずれかを選択し、セレクタ出力信号として出力するセレクタと、
   前記セレクタからの前記セレクタ出力信号のＡ／Ｄ変換を行うＡ／Ｄ変換器と、
   前記複数の増幅器の各増幅器の出力信号の電圧が、高電位側判定電圧と低電位側判定電圧により規定される判定電圧範囲内の電圧か否かを判定する判定回路と、
   前記判定回路での判定結果に基づいて、前記複数の増幅器の出力信号のいずれを選択するかを前記セレクタに指示する制御回路とを含み、
   前記増幅回路は、
   前記複数の増幅器として第１〜第Ｎの増幅器を含み、
   前記制御回路は、
   前記第１〜第Ｎの増幅器のうちの第ｊの増幅器（ｊは１＜j≦Ｎを満たす整数）の入力信号の電圧が、前記第ｊの増幅器のゲインに応じて設定される第ｊの判定電圧範囲内の電圧ではないと判定され、且つ、前記第１〜第Ｎの増幅器のうちの第ｊ−１の増幅器の入力信号の電圧が、前記第ｊ−１の増幅器のゲインに応じて設定される第ｊ−１の判定電圧範囲内の電圧であると判定された場合には、前記第ｊ−１の増幅器の出力信号を選択することを、前記セレクタに指示することを特徴とするＡ／Ｄ変換回路。
2. 請求項１において、
   前記高電位側判定電圧は、前記Ａ／Ｄ変換器の入力電圧範囲を規定する高電位側基準電圧以下の電圧に設定され、
   前記低電位側判定電圧は、前記Ａ／Ｄ変換器の前記入力電圧範囲を規定する低電位側基準電圧以上の電圧に設定されることを特徴とするＡ／Ｄ変換回路。
3. 請求項１又は２において、
   前記複数の増幅器は、そのゲインが２のべき乗に設定された複数の増幅器を含むことを特徴とするＡ／Ｄ変換回路。
4. 請求項１乃至３のいずれかにおいて、
   前記複数の増幅器は、カスケード接続された複数の反転増幅器を含むことを特徴とするＡ／Ｄ変換回路。
5. 請求項４において、
   前記複数の反転増幅器の各反転増幅器は、
   その出力端子が前記反転増幅器の出力ノードに接続されたオペアンプと、
   前記オペアンプの第１の入力端子と前記反転増幅器の入力ノードとの間に設けられた第１の抵抗と、
   前記出力ノードと前記オペアンプの前記第１の入力端子との間に設けられた第２の抵抗と、
   を含むことを特徴とするＡ／Ｄ変換回路。
6. 請求項１乃至５のいずれかにおいて、
   前記増幅回路は、
   前記複数の増幅器の初段の増幅器として、差動入力信号を差動増幅する差動増幅器を含むことを特徴とするＡ／Ｄ変換回路。
7. 請求項１乃至６のいずれかにおいて、
   前記判定回路は、
   前記複数の増幅器の出力信号の電圧と、前記高電位側判定電圧及び前記低電位側判定電圧とを比較する複数のコンパレータを含むことを特徴とするＡ／Ｄ変換回路。
8. 請求項７において、
   前記複数のコンパレータの各コンパレータは、ヒステリシス機能を有するコンパレータであることを特徴とするＡ／Ｄ変換回路。
9. 請求項１乃至８のいずれかにおいて、
   前記Ａ／Ｄ変換器の後段側に設けられ、前記Ａ／Ｄ変換器からのデジタルデータに基づいて演算処理を行うデジタル処理部を含み、
   前記デジタル処理部は、
   前記複数の増幅器の出力信号のいずれを前記セレクタが選択したかに応じて、異なる演算処理を行うことを特徴とするＡ／Ｄ変換回路。
10. 請求項９において、
    前記増幅回路は、
    前記複数の増幅器として第１〜第Ｎの増幅器を含み、
    前記デジタル処理部は、
    前記第１〜第Ｎの増幅器のうちの第ｊ−１の増幅器（ｊは１＜j≦Ｎを満たす整数）の出力信号が前記セレクタにより選択された場合に、前記第１の増幅器から前記第ｊ−１の増幅器までのトータル・ゲインの逆数に対応する乗算係数を、前記Ａ／Ｄ変換器からのデジタルデータに乗算する演算処理を行うことを特徴とするＡ／Ｄ変換回路。
11. 請求項９又は１０において、
    前記デジタル処理部は、
    前記Ａ／Ｄ変換器の分解能をｎビット（ｎは２以上の整数）とした場合に、前記Ａ／Ｄ変換器からのｎビットのデジタルデータに基づいて演算処理を行い、ｍビット（ｍはｍ＞ｎとなる整数）のデジタルデータを出力することを特徴とするＡ／Ｄ変換回路。
12. 請求項１１において、
    前記複数の増幅器は、そのゲインが２のべき乗に設定された複数の増幅器を含み、
    前記デジタル処理部は、
    前記ｍビットのデジタルデータのうちの少なくとも絶対値を表すビット列を、前記複数の増幅器の出力信号のいずれを前記セレクタが選択したかに応じて決まるビット数だけ、ビットシフトする処理を行うことを特徴とするＡ／Ｄ変換回路。
13. カスケード接続された複数の増幅器を含み、入力信号が入力される増幅回路と、
    前記複数の増幅器の出力信号のいずれかを選択し、セレクタ出力信号として出力するセレクタと、
    前記セレクタからの前記セレクタ出力信号のＡ／Ｄ変換を行うＡ／Ｄ変換器と、
    前記複数の増幅器の各増幅器の出力信号の電圧が、高電位側判定電圧と低電位側判定電圧により規定される判定電圧範囲内の電圧か否かを判定する判定回路と、
    前記判定回路での判定結果に基づいて、前記複数の増幅器の出力信号のいずれを選択するかを前記セレクタに指示する制御回路と、
    前記Ａ／Ｄ変換器の後段側に設けられ、前記Ａ／Ｄ変換器からのデジタルデータに基づいて演算処理を行うデジタル処理部とを含み、
    前記複数の増幅器は、カスケード接続された複数の反転増幅器を含み、
    前記デジタル処理部は、
    前記Ａ／Ｄ変換器の分解能をｎビット（ｎは２以上の整数）とした場合に、前記Ａ／Ｄ変換器からのｎビットのデジタルデータに基づいて演算処理を行い、ｍビット（ｍはｍ＞ｎとなる整数）のデジタルデータを出力すると共に、前記複数の増幅器の出力信号のいずれを前記セレクタが選択したかに応じて、前記ｍビットのデジタルデータのうちの符号ビットの設定処理を行うことを特徴とするＡ／Ｄ変換回路。
14. 請求項１乃至１３のいずれかに記載のＡ／Ｄ変換回路を含むことを特徴とする電子機器。

Images