JP2010109660A

JP2010109660A - 逐次比較型ａｄ変換回路

Info

Publication number: JP2010109660A
Application number: JP2008279340A
Authority: JP
Inventors: Fumihiro Inoue; 文裕井上
Original assignee: Mitsumi Electric Co Ltd
Current assignee: Mitsumi Electric Co Ltd
Priority date: 2008-10-30
Filing date: 2008-10-30
Publication date: 2010-05-13
Also published as: WO2010050293A1; CN102204107A; US20110205099A1

Abstract

【課題】チョッパ型コンパレータを備えたＡＤ変換回路において、コンパレータにヒステリシス特性を持たせてノイズによる変換誤差を低減するとともに、ヒステリシス付与に伴う変換誤差の増加を抑制できるようにする。
【解決手段】チョッパ型コンパレータを備えた逐次比較型ＡＤ変換回路において、比較回路（ＣＭＰ）には１または２以上の増幅段と、前記増幅段のうちいずれかの増幅段の入力端子に接続されたフィードバック容量（Ｃｆ）とを設け、第１の期間に入力アナログ電圧を取り込み、第２の期間に、前記入力アナログ電圧と前記比較電圧との電位差に応じた電圧が入力されて、該入力電位を前記増幅段で増幅し、当該比較回路の出力が変化するとき、フィードバック容量を介して対応する増幅段の入力端子に正帰還をかけて１ＬＳＢ以下のヒステリシスを付与するように構成した。
【選択図】図１

Description

本発明は、逐次比較型ＡＤ変換回路におけるコンパレータにヒステリシス特性を持たせる技術に関し、特にチョッパ型コンパレータを備えたＡＤ変換回路に利用して好適な技術に関する。

携帯電話、ＰＤＡ（Personal Digital Assistants）、ディジタルカメラ等の携帯用電子機器には、機器内部のシステムを制御するためマイクロプロセッサが設けられており、マイクロプロセッサは温度や電池の電圧等を監視して制御を行っている。そのため、機器には温度や電池の電圧等を検出するセンサが設けられ、マイクロプロセッサには、これらのセンサからのアナログ信号をディジタル信号に変換するＡ／Ｄ変換回路を内蔵するものが用いられることが多い。

また、マイクロプロセッサなどに内蔵されるＡ／Ｄ変換回路は、その回路規模が小さなものが望まれる。そのようなＡ／Ｄ変換回路として、例えば図９に示すようなＣＭＯＳインバータを増幅器として利用するいわゆるチョッパ型コンパレータを用いたＡ／Ｄ変換回路が知られている。

従来より、入力信号にのったノイズによる誤動作を防止するため、コンパレータにヒステリシス特性を持たせたものがある。しかし、Ａ／Ｄ変換回路では、コンパレータにヒステリシス特性を持たせるとそれがＡＤ変換誤差になり、特に入力ビット数の大きいつまり高分解能のＡ／Ｄ変換回路では、最小分解能であるＬＳＢ（Least Significant Bit）がヒステリシスに埋もれてしまうため、ヒステリシス特性を持たせないのが一般的であった。

一方、チョッパ型コンパレータは、入力アナログ信号Ｖｉｎと比較電圧Ｖrefとの電位差をＣＭＯＳインバータで増幅するため、ＶｉｎがＶrefとほぼ等しいレベルになると、入力電位の僅かな揺れで出力がハイ／ロウに切り換わる不安定な動作を起こす。そして、この切り換わりの際にＣＭＯＳインバータで電流変化が生じ、それが電源ノイズとなってコンパレータの基準電圧を揺らし変換精度を低下させるという問題点がある。そこで、出力がハイ／ロウに切り換わる不安定な動作を防止するため、チョッパ型コンパレータにヒステリシス特性を持たせるようにしたＡ／Ｄ変換回路が提案されている（特許文献１）。
特開平６−０６９７９９号公報

上記特許文献１に記載されている先願発明は、分解能がそれほど高くないＡ／Ｄ変換回路では有効である。しかし、上記先願発明は、コンパレータを構成するインバータのＮ−ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ：以下、ＭＯＳトランジスタと称する）と並列に、出力からのフィードバック信号によってオン、オフされてインバータの論理しきい値をシフトさせることで、ヒステリシス特性を持たせるものである。本発明者らが検討したところ、かかる構成のコンパレータにあっては、３Ｖ〜５Ｖの電源電圧の場合、数ｍＶのヒステリシスを持ってしまう。

そのため、例えば１０ビットのＡ／Ｄ変換回路の場合には、最小分解能であるＬＳＢがヒステリシスに埋もれてしまい変換誤差が大きくなる。また、電源電圧端子と接地点との間に３個のＭＯＳトランジスタが縦積みにされるため、２Ｖのような低電源電圧で動作させることができないという課題があることを見出した。

この発明の目的は、チョッパ型コンパレータを備えたＡＤ変換回路において、僅かな素子を追加するだけでコンパレータにヒステリシス特性を持たせてノイズによる変換誤差を低減できるようにすることにある。

この発明の他の目的は、チョッパ型コンパレータを備えたＡＤ変換回路において、コンパレータに１ＬＳＢ以下のヒステリシス特性を持たせることで、ヒステリシス付与に伴う変換誤差の増加を抑制できるようにすることにある。

上記目的を達成するため、この発明は、入力アナログ電圧と比較電圧の大小を判定する比較回路と、該比較回路の判定結果を順次取り込んで保持するレジスタと、該レジスタの値を電圧に変換し前記比較電圧とするローカルＤＡ変換回路と、を備えた逐次比較型ＡＤ変換回路において、前記比較回路は、１または２以上の増幅段と、前記増幅段のうちいずれかの増幅段の入力端子に接続されたフィードバック容量とを有し、第１の期間に入力アナログ電圧を取り込み、第２の期間に、前記入力アナログ電圧と前記比較電圧との電位差に応じた電圧が入力されて、該入力電圧を前記増幅段で増幅し、当該比較回路の出力が変化するとき、前記フィードバック容量を介して対応する増幅段の入力端子に正帰還をかけて１ＬＳＢ以下のヒステリシスを付与するように構成したものである。

上記した構成によれば、フィードバック容量を介していずれかの増幅段の入力端子に正帰還をかける構成であるため、増幅段自身にヒステリシス特性を持たせる場合に比べて小さなヒステリシスを付与することができるとともに、追加する素子も少なくて済む。

ここで、望ましくは、前記ヒステリシスは、１ＬＳＢの１／２以下の大きさとなるようにフィードバック容量の容量値を決定する。より望ましくは、前記ヒステリシスは、１ＬＳＢの１／５以下の大きさとなるようにフィードバック容量の容量値を決定する。さらに望ましくは、前記ヒステリシスは、１ＬＳＢの１／１０以下の大きさとなるようにフィードバック容量の容量値を決定する。これにより、変換誤差を増大させることなく、比較回路の出力の切り替わりによって生じるノイズを低減することができる。

また、望ましくは、前記比較回路は縦続接続された２以上の増幅段を有し、前記フィードバック容量を介して対応する入力端子に正帰還をかける増幅段は最終段の増幅段であるようにする。最終段の増幅段に正帰還をかける構成とすることによって、入力に換算したときのヒステリシスを小さくし、容易に１ＬＳＢ以下のヒステリシスを付与することができる。

さらに、望ましくは、前記比較回路は、ＣＭＯＳインバータを前記増幅段として有するとともに、各ＣＭＯＳインバータの入出力端子間にそれぞれ設けられたスイッチ素子と、前記ＣＭＯＳインバータ間に設けられた容量と、を有し、第１の期間に前記スイッチ素子がオン状態にされて、サンプリング容量の一方の端子に前記ＣＭＯＳインバータの論理しきい値に相当する電圧が印加されて該電圧を基準に入力アナログ電圧を取り込み、第２の期間に、前記サンプリング容量に前記入力アナログ電圧と前記比較電圧との電位差に応じた電荷がチャージされ、かつ前記スイッチ素子がオフ状態にされて前記サンプリング容量の電位を前記ＣＭＯＳインバータで増幅し、当該比較回路の出力が変化するとき、前記フィードバック容量を介して対応するＣＭＯＳインバータの入力端子に正帰還をかけるように構成する。これにより、コンパレータの構成素子数を減らして回路の占有面積を低減することができる。

また、望ましくは、前記比較回路の後段には、該比較回路の最終増幅段の出力と前記サンプリングのタイミング与えるクロック信号とを入力とする論理ゲートが設けられ、該論理ゲートの出力もしくはそれを反転した信号によって前記フィードバック容量の一方の端子の電位が変化され、対応するＣＭＯＳインバータの入力端子に正帰還をかけるように構成する。これにより、サンプリング中に増幅段としてのインバータの中間の電位が後段の回路（逐次比較レジスタ等）に伝達されないようにすることができる。

本発明によれば、チョッパ型コンパレータを備えたＡＤ変換回路において、僅かな素子を追加するだけでコンパレータにヒステリシス特性を持たせてノイズによる変換誤差を低減することができる。また、コンパレータに１ＬＳＢ以下のヒステリシス特性を持たせることで、ヒステリシス付与に伴う変換誤差の増加を抑制することができるという効果がある。

以下、本発明の好適な実施の形態を図面に基づいて説明する。

図１は、本発明に係る逐次比較型ＡＤ変換回路の一実施形態を示す。図１に示されているＡＤ変換回路は、アナログ入力端子ＩＮに入力されたアナログ入力Ｖinと基準電圧端子に印加された比較電圧Ｖrefとを交互にサンプリングして差電圧を保持するサンプル・ホールド回路Ｓ＆Ｈと、該サンプル・ホールド回路Ｓ＆Ｈによってサンプリングされた差電圧を増幅するチョッパ型コンパレータＣＭＰと、該チョッパ型コンパレータＣＭＰの出力とサンプリングクロックφｓとを入力とし所定の信号を出力する論理回路ＬＧと、該論理回路ＬＧの出力を順次取り込む逐次比較レジスタＳＡＲと、該レジスタＳＡＲから出力される信号によって内部のスイッチが切り替わることでＳＡＲの出力コードをＤＡ変換した電圧を比較電圧Ｖrefとして上記サンプル・ホールド回路Ｓ＆Ｈへ出力するローカルＤＡ変換回路ＤＡＣとを備える。

サンプル・ホールド回路Ｓ＆Ｈは、サンプリングクロックφｓとその逆相のクロック／φｓによって相補的にオン、オフされる一対のサンプリング用スイッチＳＳ１，ＳＳ２と、該スイッチＳＳ１，ＳＳ２の接続ノードと上記チョッパ型コンパレータＣＭＰの入力端子との間に接続されたサンプリング容量Ｃｓとからなる。論理回路ＬＧは、チョッパ型コンパレータＣＭＰの出力とサンプリングクロックφｓとを入力としそれらの信号の論理積をとった信号を出力するＮＯＲゲートＧ１と、該ＮＯＲゲートＧ１の出力を反転するインバータＧ２とからなる。

また、チョッパ型コンパレータＣＭＰは、３個のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３を、容量Ｃ１，Ｃ２を介して縦続接続するとともに、各インバータ毎に入出力端子間を短絡するスイッチＳ１，Ｓ２，Ｓ３を設けた構成とされている。そして、ＮＯＲゲートＧ１の出力端子と最終段のインバータＩＮＶ３の入力端子との間に、フィードバック用の容量Ｃｆが接続されている。ＮＯＲゲートＧ１を設けているのは、サンプリング中はスイッチＳ３がオンされることでインバータＩＮＶ３の出力がハイレベルとロウレベルの中間の電位になるので、それが後段の回路（逐次比較レジスタ等）に伝達されないようにするためである。

この実施例のコンパレータＣＭＰにおいては、サンプリング期間にスイッチＳ１，Ｓ２，Ｓ３がオンされてインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３の入出力が短絡されることで、各インバータの入力電位と出力電位はその論理しきい値ＶLTと等しい電位になる。そのため、サンプル・ホールド回路Ｓ＆Ｈでは、サンプリングクロックφｓによって入力端子側のスイッチＳＳ１がオン状態にされる。これによって、サンプリング容量Ｃｓには、ＶLTを基準として入力アナログ電圧Ｖｉｎがサンプリングされる。つまり、ＣｓにはＶLTとＶｉｎとの電位差に応じた電荷がチャージされる。また、容量Ｃ１，Ｃ２には、各インバータの論理しきい値の差分の電圧（ＶLT2−ＶLT1），（ＶLT3−ＶLT2）がチャージされる。

比較判定時（ホールド期間）には、サンプル・ホールド回路Ｓ＆Ｈでは、サンプリングクロック／φｓによってリファレンス側のスイッチＳＳ２がオン状態にされる。これによって、サンプリング容量Ｃｓには、入力アナログ電圧Ｖｉｎと比較電圧Ｖrefとの電位差（Ｖref−Ｖｉｎ）に応じた電荷が残る。また、コンパレータＣＭＰにおいては、φｓによってスイッチＳ１，Ｓ２，Ｓ３がオフされてインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３の入出力間が遮断されることで、各インバータは増幅器として動作し入力電位に応じて出力が変化する。

そして、このとき初段のインバータＩＮＶ１の入力端子には、サンプリング容量Ｃｓを介して電位差（Ｖref−Ｖｉｎ）が伝達され、その電位差がインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３によって次第に増幅されて行く。その結果、インバータＩＮＶ３の出力には、入力アナログ電圧Ｖｉｎと比較電圧Ｖrefとを比較した結果が現われる。具体的には、インバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３の論理しきい値をＶLT1，ＶLT2，ＶLT3、ゲイン（増幅率）をＡ１，Ａ２，Ａ３、電源電圧をＶｄｄとすると、図１の回路における各ノードの電位(1)〜(8)は、図２に示すようになる。図２より、ＶｉｎがＶrefよりも高いときはインバータＩＮＶ３の出力はロウレベル（接地電位ＧＮＤ）に、またＶｉｎがＶrefよりも低いときはインバータＩＮＶ３の出力はハイレベル（電源電圧Ｖｄｄ）になることが分かる。

この実施例においては、ＮＯＲゲートＧ１の出力端子と最終段のインバータＩＮＶ３の入力端子との間に、フィードバック用の容量Ｃｆが接続されているため、ＮＯＲゲートＧ１の出力電位が高くなると容量Ｃｆの電荷がＣ２との間で容量比に応じて分配されることでインバータＩＮＶ３の入力端子に正帰還がかかり、その入力電位が容量Ｃｆを設けないものよりもΔＶだけ高くなる。ここで、分配前の電荷と分配後の電荷が等しいことから、Ｑ＝Ｃｆ・Ｖｄｄ＝（Ｃ２＋Ｃｆ）・ΔＶが成り立つ。これより、ΔＶ＝Ｖｄｄ・Ｃｆ／（Ｃ２＋Ｃｆ）となるので、インバータＩＮＶ３の入力電位(6)は、ＶLT3＋Ａ１・Ａ２・（Ｖref−Ｖｉｎ）＋Ｖｄｄ・Ｃｆ／（Ｃ２＋Ｃｆ）となる（図２の点線内参照）。

さらに、インバータＩＮＶ３の入力ノードにおける正帰還量ΔＶは、これを増幅段として働くインバータＩＮＶ１，ＩＮＶ２のゲインＡ１，Ａ２で割ることによって入力に換算することができる。これより、インバータＩＮＶ１の入力ノードでのヒステリシス量Ｖhysは、次式
Ｖhys＝Ｖｄｄ・Ｃｆ／（Ｃ２＋Ｃｆ）・Ａ１・Ａ２ ……（１）
で表わすことができる。

従って、例えば１０ビットのＡＤ変換回路において、０．１ＬＳＢ程度のヒステリシス（＝Ｖｄｄ／１０・２¹⁰）を付加したい場合に、インバータＩＮＶ１，ＩＮＶ２のゲインを各々５０倍とすると、
Ｖhys＝Ｖｄｄ・Ｃｆ／（Ｃ２＋Ｃｆ）・５０・５０＝Ｖｄｄ／１０・２¹⁰
より、Ｃｆ／（Ｃ２＋Ｃｆ）≒１／４となるので、Ｃ２：Ｃｆ≒３：１程度に設定すれば良いことが分かる。

上記のように、本実施例を適用すると、容量を１つ追加するだけの簡単な設計変更で、チョッパ型コンパレータＣＭＰに０．１ＬＳＢ程度の微小なヒステリシスを付加することができる。ここで、ＡＤ変換回路に用いるチョッパ型コンパレータのヒステリシスは、ＬＳＢよりも小さく熱雑音よりも大きければ、熱雑音によるコンパレータの出力の切り替わりを防止して変換精度を高くすることができる。

また、図１において、インバータＩＮＶ１とＩＮＶ２のそれぞれの入出力間に容量を付加して、インバータＩＮＶ１，ＩＮＶ２のゲインを調整する構成とすることもできる。この場合には、調整した所定のゲインによる計算結果をもとにＣ２とＣｆの比率の設定ができる。容量はＩＮＶ１，ＩＮＶ２のどちらか一方に付加してもよく、両方に付加しても良いが、ＩＮＶ１に付加した方がコンパレータＣＭＰでのノイズ低減に大きな効果がある。

特許文献１に記載されているような構成では、１０ビットのＡＤ変換回路において１ＬＳＢ以下のヒステリシスの付加が困難であるため、熱雑音によるコンパレータの出力の切り替わりを防止するためヒステリシスを付加すると量子化誤差が増加してしまうが、本実施例を適用すると、量子化誤差を増加させることなく、熱雑音によるコンパレータの出力の切り替わりを防止して変換精度を高くすることができる。

ただし、ヒステリシスも小さいとは言え、変換誤差となる。従って、電池で動作するシステムのように電源電圧の変動が大きなシステムに使用されるＡＤ変換回路にあっては、電源電圧Ｖｄｄが低いときはヒステリシスを小さくして誤差を小さくし、ノイズレベルが大きくなる電源電圧Ｖｄｄが高い状態ではヒステリシスを大きくしてノイズによる誤動作を防止するのが望ましい。そこで、かかる観点から上記実施例のコンパレータを検証してみる。

ＭＯＳトランジスタの伝達コンダクタンスをｇm、しきい値電圧をＶth、出力抵抗をｒ0、アーリー電圧をＶA、ゲート・ソース間電圧をＶgs、ドレイン・ソース間電圧をＶds、ドレイン電流をＩdsとおくと、
ｒ0＝（ＶA＋Ｖds）／Ｉds
ｇm＝２Ｉds／（Ｖgs−Ｖth）
より、ＭＯＳトランジスタのゲインＧ（＝ｇm・ｒ0）は、
Ｇ＝２Ｉds・（ＶA＋Ｖds）／（Ｖgs−Ｖth）・Ｉds
＝２（ＶA＋Ｖds）／（Ｖgs−Ｖth） ……（２）
で表わされる。この式において、分母の（Ｖgs−Ｖth）はＭＯＳトランジスタのゲートにかかる実効電圧であり、この実効電圧は電源電圧Ｖｄｄが高いほど大きく、Ｖｄｄが低いほど実効電圧は小さくなる。従って、上記式（２）より、電源電圧Ｖｄｄが高くなって実効電圧が大きくなるほどゲインは大きくなり、電源電圧Ｖｄｄが低くなって実効電圧が小さくなるほどゲインは小さくなることが分かる。

一方、前述した実施例のコンパレータにおいては、式（１）より、電圧Ｖｄｄが高くインバータのゲインが大きいほどヒステリシスは大きくなり、電圧Ｖｄｄが低くインバータのゲインが小さいほどヒステリシスは小さくなる。また、ＭＯＳトランジスタのゲインが大きいほどインバータのゲインは大きくなる。従って、電源電圧の変動に応じて電源電圧が高いほどヒステリシスが大きくなる前記実施例のコンパレータは、電源電圧の変動が大きなシステムに使用されるＡＤ変換回路に好適であると言える。

図３〜図６は、前記実施例のコンパレータの変形例を示す。このうち、図３は出力側から正帰還をかける位置を２段目のインバータＩＮＶ２の入力ノードにしたもの、図４は出力側から正帰還をかける位置を１段目のインバータＩＮＶ１の入力ノードにしたものである。このように正帰還をかける位置を変えても図１の実施例とほぼ同様な効果が得られる。

ただし、入力に換算して同一のヒステリシスを持たせる場合、フィードバック容量Ｃｆは、図１よりも図３の方を小さくし、図３よりも図４の方をさらに小さくする必要がある。また、図３では図１とは逆相の信号(9)により帰還をかけ、図４では図１と同相の信号(8)により帰還をかけるようにする。

図５は、コンパレータＣＭＰが２段のインバータＩＮＶ１，ＩＮＶ２により構成されている場合に、出力側から２段目のインバータＩＮＶ２の入力端子に正帰還をかけるように構成したものである。図５に破線で示すように、１段目のインバータＩＮＶ１の入力端子に正帰還をかけるように構成しても良い。なお、インバータが３段で１段目のインバータＩＮＶ１の入力端子に正帰還をかける場合には、図１のように３段目のインバータに正帰還をかける場合よりもＣｆの容量値を小さくする必要がある（例えば１／１０００）。その場合、ＣｆをＣ２と同一構造の素子で構成することができないことも予想されるが、配線間容量などを利用すればそのような小さなＣｆを構成することができる。

図６は、コンパレータＣＭＰが３個の差動増幅段で構成されている場合の帰還のかけ方を示したものである。図６において、(8)は図１のＮＯＲゲートＧ１の出力と同相の信号により、また(9)は図１のＮＯＲゲートＧ１の出力と逆相の信号によりそれぞれ帰還をかけることを意味している。なお、図６では、差動信号の両方に正帰還をかける様子が示されているが、差動信号のいずれか一方にのみ正帰還をかけるように構成しても良い。

図７は、本発明に係る逐次比較型ＡＤ変換回路の第２の実施形態を示す。この実施形態は、ローカルＤＡ変換回路として、電荷配分型と抵抗分圧型を組み合わせたＤＡ変換回路を使用するとともに、１段目のインバータＩＮＶ１の入力端子に正帰還をかけるようにしたもので、図４の変形例の一具体例であるといえる。また、本実施形態におけるローカルＤＡ変換回路は、図１の実施形態におけるサンプル・ホールド回路Ｓ＆ＨとローカルＤＡ変換回路ＤＡＣの機能を併せ持つ回路に相当する。

この実施形態におけるローカルＤＡ変換回路ＤＡＣは、２のｎ乗の重みを有する重み容量Ｃ０，Ｃ１，……Ｃn-1を含む容量アレイと、直列形態の抵抗Ｒ１〜Ｒｎからなるラダー抵抗ＲLDとを有する。抵抗Ｒ１〜Ｒｎは、通常は同一抵抗値に設定される。重み容量Ｃ０，Ｃ１，……Ｃn-1の一方の端子は共通接続されて、コンパレータＣＭＰの１段目のインバータＩＮＶ１の入力端子に接続される。

重み容量Ｃ０，Ｃ１，……Ｃn-1のうちＣ１，……Ｃn-1の他方の端子には切替えスイッチＳＷ１〜ＳＷn-1によって、基準電圧Ｖref_h、Ｖref_lまたは入力電圧Ｖｉｎのいずれか１つが印加可能にされる。また、重み容量Ｃ０の他方の端子には切替えスイッチＳＷ０によって、ラダー抵抗ＲLDの選択電圧または入力電圧Ｖｉｎのいずれか１つが印加可能に構成されている。なお、重み容量Ｃ０，Ｃ１，……Ｃn-1を合わせたものが図４におけるサンプリング容量Ｃｓに相当する。基準電圧Ｖref_lには接地電位を用いてもよい。接地電位よりも高い電位をＶref_lとすることにより、ＡＤ変換可能な電圧範囲ＦＳＲ（Full Scale Range）を変更することができる。

ラダー抵抗ＲLDには、該ラダー抵抗の各ノードの電位を取り出すスイッチＳ０，Ｓ１，……Ｓｎが設けられている。この実施例では、上記切替えスイッチＳＷ０〜ＳＷn-1は逐次比較レジスタＳＡＲの上位側のビットによって制御され、上記スイッチＳ０〜ＳｎはレジスタＳＡＲの下位側のビットによって制御される。具体的には、ＳＡＲの下位側のビットによってラダー抵抗ＲLDの電位を使用するときは、スイッチＳ０〜Ｓn-1のうちいずれか一つがオン状態にされ、切替えスイッチＳＷ０〜ＳＷn-1はＳＷ０のみ動作し、ＳＷ１〜ＳＷn-1は動作しない。

また、重み容量Ｃ０，Ｃ１，……Ｃn-1を使用するときは、スイッチＳ０またはＳｎがオン状態、Ｓ１〜ＳｎまたはＳ０〜Ｓn-1がオフ状態にされて、基準電圧Ｖref_hまたはＶref_lが切替えスイッチＳＷ０を介して容量Ｃ０に伝達される。ＳＷ１〜ＳＷn-1は、サンプリング時にはＶｉｎの入力端子に接続され、比較判定時にはレジスタＳＡＲの上位側のビットに応じて基準電圧Ｖref_hまたはＶref_lに接続される。

上記切替えスイッチＳＷ０〜ＳＷn-1は、逐次比較レジスタＳＡＲの値とサンプリングクロックに応じて接続端子が決定される。図７に示されているのは、各スイッチのサンプリング期間における状態であり、切替えスイッチＳＷ０〜ＳＷn-1はすべて対応する重み容量Ｃ０，Ｃ１，……Ｃn-1の他方の端子に入力電圧Ｖｉｎを印加し入力電圧の電位に応じた電荷をチャージする。

図８には、比較判定期間（ホールド期間）における各切替えスイッチＳＷ０〜ＳＷn-1の状態が示されている。図８に示されているように、比較判定期間における切替えスイッチＳＷ１〜ＳＷn-1は、Ｖref_hまたはＶref_lのいずれか一方である。また、切替えスイッチＳＷ０はラダー抵抗ＲLDの選択電圧であり、どのノードの電圧が選択されるかはスイッチＳ１〜Ｓｎによって決定される。比較判定期間にＶref_hとＶref_lのうちいずれかの基準電圧が、重み容量Ｃ０，Ｃ１，……Ｃn-1の他方の端子に印加されることで、印加された電圧と直前に印加された入力電圧Ｖｉｎとの電位差に応じた電荷が残り、それがＣ０，Ｃ１，……Ｃn-1間で分配され、共通接続ノードに生じた電圧がコンパレータとしてのインバータＩＮＶ１の入力端子に供給される。

コンパレータにおいては、サンプリング期間にスイッチＳ１がオンされてインバータＩＮＶ１の入出力が短絡されることで、入力電位と出力電位はインバータの論理しきい値ＶLTと等しい電位になる。これによって、重み容量Ｃ０，Ｃ１，……Ｃn-1には、ＶLTを基準として入力アナログ電圧Ｖｉｎがサンプリングされる。つまり、ＶLTとＶｉｎとの電位差に応じた電荷がチャージされる。

比較判定時には、前述したように、ローカルＤＡＣでは切替えスイッチＳＷ０〜ＳＷn-1がレジスタＳＡＲの値に応じて基準電圧Ｖref_hまたはＶref_lに接続される。これにより、インバータＩＮＶ１の入力端子には直前にサンプリングした入力アナログ電圧と、切替えスイッチＳＷ０〜ＳＷn-1の状態によって決まる比較電圧との電位差に応じた電位が供給される。そして、このときスイッチＳ１がオフされてインバータＩＮＶの入力端子と出力端子が切り離されるため、インバータが増幅器として働いて入力電位を増幅して出力する。

抵抗分圧型ＤＡ変換部では、ラダー抵抗ＲLDの一方の端子には基準電圧Ｖref_hが、またラダー抵抗ＲLDの一方の端子には基準電圧Ｖref_lが印加され、それらの電位差を抵抗比で分圧したいずれかの電圧が、レジスタＳＡＲの下位側のビットによって制御されるスイッチＳ０〜Ｓｎによって取り出される。

上記のように、電荷配分型に抵抗分圧型を組み合わせることによって、例えば１０ビットのＤＡ変換回路では、電荷配分型のみの場合には最小容量Ｃ０の２¹⁰倍（約１０００倍）の容量が必要であったものが、Ｃ０の２⁵倍（３２倍）の容量と３２個の抵抗を設けるだけで済み、面積的に有利になるという利点がある。

さらに、この実施例では、フィードバック容量Ｃｆの一方の端子に帰還をかけるために、抵抗Ｒｎと並列に直列抵抗Ｒf１，Ｒf2と、Ｒf１とＲf2の接続ノードの電位または基準電圧Ｖref_lのいずれかを選択して容量Ｃｆの一方の端子に印加するスイッチＳＷｆとが設けられている。スイッチＳＷｆはＮＯＲゲートＧ１の出力によって制御され、それがハイレベルの時はＲf１とＲf2の接続ノードの電位をＣｆに印加させ、ロウレベルの時は基準電圧Ｖref_lをＣｆに印加させる。

上記抵抗ＲｎとＲf１，Ｒf2との合成抵抗値は他の抵抗Ｒ０〜Ｒn-1と同一抵抗値になるように設定されるとともに、抵抗Ｒf１とＲf2の抵抗比は、付加したいヒステリシスの量に応じて例えば９：１のような比になるように設定されている。また、Ｃｆの容量値は、重み容量のうち最も小さな容量Ｃ０と同じ値とする。これによって、１ＬＳＢの１／１０のヒステリシスが与えられるようになる。さらに、Ｃｆの容量値を最小重み容量Ｃ０よりも小さな値とすることによって、より小さなヒステリシスを付与することができる。なお、図７の実施例では、フィードバック容量Ｃｆに印加する電位を与える抵抗Ｒf１とＲf2をラダー抵抗ＲLDの抵抗Ｒｎと並列に設けているが、抵抗値を適当に設定すれば、抵抗Ｒf１とＲf2を抵抗Ｒn-1およびＲｎと並列に設けることも可能である。

以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではない。例えば上記実施形態では、ＣＭＯＳインバータを３段縦続接続したコンパレータを示したが、２つのインバータを縦続接続したもの、あるいは１つのインバータからなるコンパレータであってもよい。

また、上記実施形態では、コンパレータＣＭＰの後段のＮＯＲゲートＧ１の出力端子といずれかのＣＭＯＳインバータの入力端子との間にフィードバック容量Ｃｆを接続したものを示したが、フィードバック容量ＣｆをいずれかのＣＭＯＳインバータの入力端子と所定の定電位点の間にスイッチ素子と共に直列に接続しておき、このスイッチ素子をＮＯＲゲートＧ１の出力でオン、オフ動作させて正帰還をかけるように構成してもよい。ＮＯＲゲートの代わりにＮＡＮＤゲートを用いることも可能である。

さらに、上記実施形態では、チョッパ型コンパレータを構成するＣＭＯＳインバータとして、Ｐ−ＭＯＳとＮ−ＭＯＳを直列に接続した通常のインバータを想定して説明したが、コンパレータを構成するＣＭＯＳインバータとして、入力電圧（ローカルＤＡＣからの電圧）が印加される増幅用のＰ−ＭＯＳ，Ｎ−ＭＯＳと直列に、オン、オフ制御用のトランジスタ（Ｐ−ＭＯＳ，Ｎ−ＭＯＳ）を接続したクロックド・インバータ形式のインバータを用いて、その動作タイミングを制御することで低消費電力化を図るように構成しても良い。

本発明に係る逐次比較型ＡＤ変換回路の一実施形態を示す回路構成図である。実施形態のＡＤ変換回路のコンパレータ内部のノード電位状態を示す状態説明図である。実施形態のＡＤ変換回路の第１の変形例におけるコンパレータの構成例を示す回路構成図である。実施形態のＡＤ変換回路の第２の変形例におけるコンパレータの構成例を示す回路構成図である。実施形態のＡＤ変換回路の第３の変形例におけるコンパレータの構成例を示す回路構成図である。実施形態のＡＤ変換回路の第４の変形例におけるコンパレータの構成例を示す回路構成図である。本発明に係る逐次比較型ＡＤ変換回路の第２の実施形態を示す回路構成図である。第２の実施形態の逐次比較型ＡＤ変換回路の比較判定期間（ホールド期間）における各切替えスイッチＳＷ０〜ＳＷn-1の状態を示す回路構成図である。チョッパ型コンパレータを備えた従来のＡＤ変換回路の構成例を示す回路構成図である。

符号の説明

Ｓ／Ｈサンプル・ホールド回路
ＣＭＰコンパレータ
ＳＡＲ逐次比較レジスタ
ＤＡＣローカルＤＡ変換回路
ＬＧ論理回路
Ｓ１，Ｓ２，Ｓ３短絡用スイッチ
Ｃ１，Ｃ２容量
Ｃｆフィードバック容量
ＲLD ラダー抵抗
Ｃ０〜Ｃn-1 重み容量
ＳＷ０〜ＳＷn-1 切替えスイッチ

Claims

入力アナログ電圧と比較電圧の大小を判定する比較回路と、該比較回路の判定結果を順次取り込んで保持するレジスタと、該レジスタの値を電圧に変換し前記比較電圧とするローカルＤＡ変換回路と、を備えた逐次比較型ＡＤ変換回路であって、
前記比較回路は、
１または２以上の増幅段と、前記増幅段のうちいずれかの増幅段の入力端子に接続されたフィードバック容量とを有し、
第１の期間に入力アナログ電圧を取り込み、
第２の期間に、前記入力アナログ電圧と前記比較電圧との電位差に応じた電圧が入力されて、該入力電圧を前記増幅段で増幅し、
当該比較回路の出力が変化するとき、前記フィードバック容量を介して対応する増幅段の入力端子に正帰還をかけて１ＬＳＢ以下のヒステリシスを付与するように構成したことを特徴とする逐次比較型ＡＤ変換回路。
前記ヒステリシスが１ＬＳＢの１／２以下の大きさとなるようにフィードバック容量の容量値が決定されていることを特徴とする請求項１に記載の逐次比較型ＡＤ変換回路。
前記比較回路は縦続接続された２以上の増幅段を有し、前記フィードバック容量を介して対応する入力端子に正帰還をかける増幅段は最終段の増幅段であることを特徴とする請求項１または２に記載の逐次比較型ＡＤ変換回路。
前記比較回路は、
ＣＭＯＳインバータを前記増幅段として有するとともに、各ＣＭＯＳインバータの入出力端子間にそれぞれ設けられたスイッチ素子と、前記ＣＭＯＳインバータ間に設けられた容量と、を有し、
第１の期間に前記スイッチ素子がオン状態にされて、サンプリング容量の一方の端子に前記ＣＭＯＳインバータの論理しきい値に相当する電圧が印加されて該電圧を基準に入力アナログ電圧を取り込み、
第２の期間に、前記サンプリング容量に前記入力アナログ電圧と前記比較電圧との電位差に応じた電荷がチャージされ、かつ前記スイッチ素子がオフ状態にされて前記サンプリング容量の電位を前記ＣＭＯＳインバータで増幅し、
当該比較回路の出力が変化するとき、前記フィードバック容量を介して対応するＣＭＯＳインバータの入力端子に正帰還をかけるように構成されていることを特徴とする請求項１〜３のいずれかに記載の逐次比較型ＡＤ変換回路。
前記比較回路の後段には、該比較回路の最終増幅段の出力と前記サンプリングのタイミング与えるクロック信号とを入力とする論理ゲートが設けられ、該論理ゲートの出力もしくはそれを反転した信号によって前記フィードバック容量の一方の端子の電位が変化され、対応するＣＭＯＳインバータの入力端子に正帰還をかけるように構成されていることを特徴とする請求項４のいずれかに記載の逐次比較型ＡＤ変換回路。