JPH0537376A - Ａｄ変換器 - Google Patents
Ａｄ変換器Info
- Publication number
- JPH0537376A JPH0537376A JP19334991A JP19334991A JPH0537376A JP H0537376 A JPH0537376 A JP H0537376A JP 19334991 A JP19334991 A JP 19334991A JP 19334991 A JP19334991 A JP 19334991A JP H0537376 A JPH0537376 A JP H0537376A
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- JP
- Japan
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- conversion
- converter
- resolution
- analog
- analog inputs
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- Pending
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Abstract
(57)【要約】 （修正有）
【目的】複数のアナログ入力をもつ逐次比較型ＡＤ変換
器において、その変換時間を短縮する。 【構成】多入力のＡＤ変換器においては、その全てのア
ナログ入力が、同じ分解能を必要とするとは限らない。
外部信号ＣＩＮは、アナログ入力Ａｖ１〜Ａｖ１０の個
々について如何なる分解能のＡＤ変換を行うか変換制御
回路１に伝える。変換制御回路１は、個々のアナログ入
力に対して、あるものはフルスケールＡＤ変換、あるも
のは、下位数ビット分の電圧比較を行わない、分解能を
下げた形のＡＤ変換という様に、ＡＤ変換器３の各部の
動作を制御する。
器において、その変換時間を短縮する。 【構成】多入力のＡＤ変換器においては、その全てのア
ナログ入力が、同じ分解能を必要とするとは限らない。
外部信号ＣＩＮは、アナログ入力Ａｖ１〜Ａｖ１０の個
々について如何なる分解能のＡＤ変換を行うか変換制御
回路１に伝える。変換制御回路１は、個々のアナログ入
力に対して、あるものはフルスケールＡＤ変換、あるも
のは、下位数ビット分の電圧比較を行わない、分解能を
下げた形のＡＤ変換という様に、ＡＤ変換器３の各部の
動作を制御する。
Description
【０００１】
【産業上の利用分野】本発明はＡＤ変換器に関し、特に
複数のアナログ入力を有する逐次比較型ＡＤ変換器に関
する。
複数のアナログ入力を有する逐次比較型ＡＤ変換器に関
する。
【０００２】
【従来の技術】従来、この種の逐次比較型ＡＤ変換器
は、複数のアナログ入力に対して、どれも一様に、最上
位ビットから最下位ビットへと、順に電圧比較を施して
いく構成をとっていた。
は、複数のアナログ入力に対して、どれも一様に、最上
位ビットから最下位ビットへと、順に電圧比較を施して
いく構成をとっていた。
【０００３】
【発明が解決しようとする課題】前述した従来の逐次比
較型ＡＤ変換器は、組み込まれる電圧比較器が１個しか
必要なく、並列型ＡＤ変換器に較べて低コスト化が計れ
る反面、変換速度が低速で、特に複数のアナログ入力に
対して連続変換を行なう場合の変換時間の累計には、大
きな差ができてしまうという欠点がある。
較型ＡＤ変換器は、組み込まれる電圧比較器が１個しか
必要なく、並列型ＡＤ変換器に較べて低コスト化が計れ
る反面、変換速度が低速で、特に複数のアナログ入力に
対して連続変換を行なう場合の変換時間の累計には、大
きな差ができてしまうという欠点がある。
【０００４】本発明の目的は、前記欠点を解決し、変換
速度を高速にしたＡＤ変換器を提供することにある。
速度を高速にしたＡＤ変換器を提供することにある。
【０００５】
【課題を解決するための手段】本発明のＡＤ変換器の構
成は、複数のアナログ入力を有する逐次比較型のＡＤ変
換器において、前記アナログ入力に対して分解能を任意
に設定する制御信号と、変換タイミング制御回路とを含
む変換制御回路を設けたことを特徴とする。
成は、複数のアナログ入力を有する逐次比較型のＡＤ変
換器において、前記アナログ入力に対して分解能を任意
に設定する制御信号と、変換タイミング制御回路とを含
む変換制御回路を設けたことを特徴とする。
【０００６】
【実施例】図１は本発明の一実施例のＡＤ変換器を示す
ブロック図である。
ブロック図である。
【０００７】図１において、本発明の一実施例のＡＤ変
換器は、アナログ入力ＡV0，ＡV1〜ＡV10 の端子と、ア
ナログ入力切り換えスイッチＳ1 ，Ｓ2 〜Ｓ10と、変換
制御信号ＣINの端子と、ＤＡ変換基準電圧ＶRSの端子
と、デジタル出力ＤOUT の端子と、変換制御回路１と、
電圧比較器４と、逐次比較型レジスタ２と、ＤＡ変換器
３とを含み、構成される。
換器は、アナログ入力ＡV0，ＡV1〜ＡV10 の端子と、ア
ナログ入力切り換えスイッチＳ1 ，Ｓ2 〜Ｓ10と、変換
制御信号ＣINの端子と、ＤＡ変換基準電圧ＶRSの端子
と、デジタル出力ＤOUT の端子と、変換制御回路１と、
電圧比較器４と、逐次比較型レジスタ２と、ＤＡ変換器
３とを含み、構成される。
【０００８】ここで、逐次比較型ＡＤ変換器について説
明する。図２は、分解能が８ビットである帰還電圧比較
方式の逐次比較型ＡＤ変換器のブロック図である。動作
は、帰還回路としてのＤＡ変換器１３の出力電圧ＶDAC
と、アナログ入力ＶINとが一致する様に、逐次比較レジ
スタ１２の値を電圧比較器１４により、最上位ビットか
ら順に１ビットずつ比較設定し、デジタル出力ＤOT2 を
得るものである。
明する。図２は、分解能が８ビットである帰還電圧比較
方式の逐次比較型ＡＤ変換器のブロック図である。動作
は、帰還回路としてのＤＡ変換器１３の出力電圧ＶDAC
と、アナログ入力ＶINとが一致する様に、逐次比較レジ
スタ１２の値を電圧比較器１４により、最上位ビットか
ら順に１ビットずつ比較設定し、デジタル出力ＤOT2 を
得るものである。
【０００９】図３は、図２のＤＡ変換器１３の出力電圧
ＶDAC の時間変移を表わす図である。まず、時間点Ｔ0
において、逐次比較レジスタ１２をリセットする。変換
がスタートすると、逐次比較レジスタ１２の最上位ビッ
トをセットし（時間点Ｔ1 ）ＤＡ変換出力電圧Ｖ
DAC を、変換基準電圧ＶRFの１／２として、アナログ入
力ＡVIN との電圧比較を行なう。もし、アナログ入力Ａ
VIN が１／２ＶRFよりも高ければ、逐次比較レジスタ１
２の最上位ビットをセットしたまま、また低ければ、こ
のビットをリセットする。
ＶDAC の時間変移を表わす図である。まず、時間点Ｔ0
において、逐次比較レジスタ１２をリセットする。変換
がスタートすると、逐次比較レジスタ１２の最上位ビッ
トをセットし（時間点Ｔ1 ）ＤＡ変換出力電圧Ｖ
DAC を、変換基準電圧ＶRFの１／２として、アナログ入
力ＡVIN との電圧比較を行なう。もし、アナログ入力Ａ
VIN が１／２ＶRFよりも高ければ、逐次比較レジスタ１
２の最上位ビットをセットしたまま、また低ければ、こ
のビットをリセットする。
【００１０】次に時間点Ｔ2 において、逐次比較レジス
タ１２の最上位の次のビットをセットし、同様に比較す
る。このときのＤＡ変換出力電圧ＶDAC は、最上位ビッ
トがセットされている場合は、３／４ＶRF、リセットさ
れている場合は、１／４ＶRFに設定する。
タ１２の最上位の次のビットをセットし、同様に比較す
る。このときのＤＡ変換出力電圧ＶDAC は、最上位ビッ
トがセットされている場合は、３／４ＶRF、リセットさ
れている場合は、１／４ＶRFに設定する。
【００１１】以下２分探索の要領で順次上位ビットから
最下位ビットまでを比較決定していき、最終的にアナロ
グ入力に対応したデジタル出力ＤOT2 を得る。
最下位ビットまでを比較決定していき、最終的にアナロ
グ入力に対応したデジタル出力ＤOT2 を得る。
【００１２】図３は図２の分解能８ビットの例であるの
で、時間点Ｔ9 で変換を終了する。変換開始から終了ま
での逐次比較レジスタ１２の値を、各時間点毎に示した
のが図５である。図５において、変換終了時（時間点Ｔ
9）における保持値は、上位ビットから順に“１０１０
１０００”となる。
で、時間点Ｔ9 で変換を終了する。変換開始から終了ま
での逐次比較レジスタ１２の値を、各時間点毎に示した
のが図５である。図５において、変換終了時（時間点Ｔ
9）における保持値は、上位ビットから順に“１０１０
１０００”となる。
【００１３】次に、本発明の本実施例の動作を図１，図
４等を用いて説明する。図１において、アナログ入力Ａ
V1，ＡV2〜ＡV4に分解能８ビットを必要とするアナログ
値、アナログ入力ＡV5，ＡV6〜ＡV10 には分解能６ビッ
トを必要とするアナログ値がそれぞれ入力されており、
またこのＡＤ変換器の分解能は、８ビットであったとす
る。外部から入力される信号ＣINは、どのアナログ入力
に対して、如何なる分解能のＡＤ変換を行なうかという
情報を変換制御回路１に伝えるものである。この信号に
より、変換制御回路１は、個々のアナログ入力に対し、
あるものはフルスケールのＡＤ変換、あるものは下位の
数ビット分の電圧比較を行なわない、分解能を下げた形
のＡＤ変換という様に、ＡＤ変換器３の各部の動作を制
御する。
４等を用いて説明する。図１において、アナログ入力Ａ
V1，ＡV2〜ＡV4に分解能８ビットを必要とするアナログ
値、アナログ入力ＡV5，ＡV6〜ＡV10 には分解能６ビッ
トを必要とするアナログ値がそれぞれ入力されており、
またこのＡＤ変換器の分解能は、８ビットであったとす
る。外部から入力される信号ＣINは、どのアナログ入力
に対して、如何なる分解能のＡＤ変換を行なうかという
情報を変換制御回路１に伝えるものである。この信号に
より、変換制御回路１は、個々のアナログ入力に対し、
あるものはフルスケールのＡＤ変換、あるものは下位の
数ビット分の電圧比較を行なわない、分解能を下げた形
のＡＤ変換という様に、ＡＤ変換器３の各部の動作を制
御する。
【００１４】本実施例の場合、アナログ入力ＡV1〜Ａ
V10 に関しては、従来通り分解能８ビットのＡＤ変換を
実施するが、ＡV5〜ＡV10 に関しては、図４で示す様
に、時間点Ｔ6 より始まる電圧比較、即ち逐次比較レジ
スタ２のビット２を決定する電圧比較を行ない、このビ
ットに比較結果を書き込んだ時点（時間点Ｔ7 ）で、対
象となるアナログ入力に対するＡＤ変換を終了する。即
ち、分解能６ビットのＡＤ変換を行なったことになる
が、その際、逐次比較レジスタ２のビット１とビット０
には、図６の時間点Ｔ7 で示される様に、この場合初期
値である“０”が保持されている。
V10 に関しては、従来通り分解能８ビットのＡＤ変換を
実施するが、ＡV5〜ＡV10 に関しては、図４で示す様
に、時間点Ｔ6 より始まる電圧比較、即ち逐次比較レジ
スタ２のビット２を決定する電圧比較を行ない、このビ
ットに比較結果を書き込んだ時点（時間点Ｔ7 ）で、対
象となるアナログ入力に対するＡＤ変換を終了する。即
ち、分解能６ビットのＡＤ変換を行なったことになる
が、その際、逐次比較レジスタ２のビット１とビット０
には、図６の時間点Ｔ7 で示される様に、この場合初期
値である“０”が保持されている。
【００１５】図７は、本実施例においてアナログ入力Ａ
V1〜ＡV10 をスキャン変換した場合のスキャン状態を本
実施例と同等の回路構成で分解能を全てのアナログ入力
に対して８ビットとした場合と比較したものである。図
７において、アナログＡV1からＡV4まではスキャン（ス
キャン時間ＴA1〜ＴA4）は、同様に行なわれるが、本実
施例が分解能を６ビットとするＡV5からＡV10 までの変
換速度の違いにより、スキャン終了までには、ＴＤの時
間差ができる。この時間差ＴＤは、分解能を下げられる
アナログ入力の数が多い程、又下げられる分解能の差が
大きい程大きくなる。
V1〜ＡV10 をスキャン変換した場合のスキャン状態を本
実施例と同等の回路構成で分解能を全てのアナログ入力
に対して８ビットとした場合と比較したものである。図
７において、アナログＡV1からＡV4まではスキャン（ス
キャン時間ＴA1〜ＴA4）は、同様に行なわれるが、本実
施例が分解能を６ビットとするＡV5からＡV10 までの変
換速度の違いにより、スキャン終了までには、ＴＤの時
間差ができる。この時間差ＴＤは、分解能を下げられる
アナログ入力の数が多い程、又下げられる分解能の差が
大きい程大きくなる。
【００１６】
【発明の効果】以上説明したように、本発明は、複数の
アナログ入力を有する特に逐次比較型ＡＤ変換器におい
て、個々のアナログ入力に対し、あらかじめ設定された
必要十分な分解能によるＡＤ変換を実現する為の変換制
御回路を設けることにより、電圧比較器等の能力により
決定されがちな逐次型ＡＤ変換器の変換速度を向上させ
ることが可能となる効果がある。
アナログ入力を有する特に逐次比較型ＡＤ変換器におい
て、個々のアナログ入力に対し、あらかじめ設定された
必要十分な分解能によるＡＤ変換を実現する為の変換制
御回路を設けることにより、電圧比較器等の能力により
決定されがちな逐次型ＡＤ変換器の変換速度を向上させ
ることが可能となる効果がある。
【図１】本発明の一実施例のＡＤ変換器を示すブロック
図である。
図である。
【図２】従来の逐次比較型ＡＤ変換器のブロック図であ
る。
る。
【図３】図２のＡＤ変換器におけるＡＤ変換器の出力電
圧の時間変移を示す図である。
圧の時間変移を示す図である。
【図４】図１におけるＤ／Ａ変換器の出力電圧の時間変
移を示す図である。
移を示す図である。
【図５】図３の各時間点における逐次変換レジスタの内
容を示す図である。
容を示す図である。
【図６】図４の各時間点における逐次変換レジスタの内
容を示す図である。
容を示す図である。
【図７】図１，図２のＡＤ変換器におけるスキャン変換
動作の違いを示す図である。
動作の違いを示す図である。
１，１１ 変換制御回路 ２，１２ 逐次変換レジスタ ３，１３ ＤＡ変換器 ４，１４ 電圧比較器 ＣIN 制御信号 Ｓ1 〜Ｓ10 スイッチ ＡVIN ，ＡV1〜ＡV10 アナログ入力 ＶRF 基準電圧 ＤOT1 ，ＤOT2 デジタル出力 ＶDAC ＤＡ変換器の出力電圧 Ｔ0 〜Ｔ9 時間点 ＴA1，ＴA10 ，ＡV1〜ＡV10 変換時間 ＴＤ 時間違差
Claims (1)
- 【請求項１】 複数のアナログ入力を有する逐次比較型
のＡＤ変換器において、前記アナログ入力に対して分解
能を任意に設定する制御信号と、変換タイミング制御回
路とを含む変換制御回路を設けたことを特徴とするＡＤ
変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19334991A JPH0537376A (ja) | 1991-08-02 | 1991-08-02 | Ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19334991A JPH0537376A (ja) | 1991-08-02 | 1991-08-02 | Ａｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0537376A true JPH0537376A (ja) | 1993-02-12 |
Family
ID=16306426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19334991A Pending JPH0537376A (ja) | 1991-08-02 | 1991-08-02 | Ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0537376A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6181268B1 (en) | 1998-10-21 | 2001-01-30 | Mitsubishi Electric Semiconductor System Corporation | Successive approximation A/D converter improving tracking ability of digital signal to analog signal |
| WO2010050293A1 (ja) * | 2008-10-30 | 2010-05-06 | ミツミ電機株式会社 | 逐次比較型ａｄ変換回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62151025A (ja) * | 1985-12-25 | 1987-07-06 | Nec Corp | Ａｄ変換回路 |
-
1991
- 1991-08-02 JP JP19334991A patent/JPH0537376A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62151025A (ja) * | 1985-12-25 | 1987-07-06 | Nec Corp | Ａｄ変換回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6181268B1 (en) | 1998-10-21 | 2001-01-30 | Mitsubishi Electric Semiconductor System Corporation | Successive approximation A/D converter improving tracking ability of digital signal to analog signal |
| WO2010050293A1 (ja) * | 2008-10-30 | 2010-05-06 | ミツミ電機株式会社 | 逐次比較型ａｄ変換回路 |
| CN102204107A (zh) * | 2008-10-30 | 2011-09-28 | 三美电机株式会社 | 逐次逼近型ad转换电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970909 |