JPH05175845A - A/d変換回路 - Google Patents
A/d変換回路Info
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- JPH05175845A JPH05175845A JP33899791A JP33899791A JPH05175845A JP H05175845 A JPH05175845 A JP H05175845A JP 33899791 A JP33899791 A JP 33899791A JP 33899791 A JP33899791 A JP 33899791A JP H05175845 A JPH05175845 A JP H05175845A
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Abstract
(57)【要約】
【目的】本発明は、アナログ信号をディジタル信号に変
換するA/D変換回路に関し、回路規模を大幅に削減す
る。 【構成】 第1のラッチ回路と、該第1のラッチ回路に
ラッチされた信号を入力信号とし該入力信号と所定の基
準信号とを比較することにより所定桁の論理を表わす信
号を出力するコンパレータと、該コンパレータの入力信
号と出力信号とに基づいて、前記所定の基準信号と比較
することにより前記所定桁より1段だけ下位側の桁の論
理が判定される次段入力信号を生成する演算回路と、該
演算回路から出力された前記次段入力信号をラッチする
第2のラッチ回路と、外部から入力されるアナログ信号
と第2のラッチ回路にラッチされた次段入力信号を切換
えて第1のラッチ回路に入力する切換回路とを備えた。
換するA/D変換回路に関し、回路規模を大幅に削減す
る。 【構成】 第1のラッチ回路と、該第1のラッチ回路に
ラッチされた信号を入力信号とし該入力信号と所定の基
準信号とを比較することにより所定桁の論理を表わす信
号を出力するコンパレータと、該コンパレータの入力信
号と出力信号とに基づいて、前記所定の基準信号と比較
することにより前記所定桁より1段だけ下位側の桁の論
理が判定される次段入力信号を生成する演算回路と、該
演算回路から出力された前記次段入力信号をラッチする
第2のラッチ回路と、外部から入力されるアナログ信号
と第2のラッチ回路にラッチされた次段入力信号を切換
えて第1のラッチ回路に入力する切換回路とを備えた。
Description
【0001】
【産業上の利用分野】本発明はアナログ信号をディジタ
ル信号に変換するA/D変換回路に関する。
ル信号に変換するA/D変換回路に関する。
【0002】
【従来の技術】従来よりアナログ信号をディジタル信号
に変換するA/D変換回路が多用されている。図7は、
フラッシュ型と呼ばれる従来のA/D変換回路の一例を
示した図である。ここでは4桁のディジタル信号を得る
A/D変換回路の例について説明する。
に変換するA/D変換回路が多用されている。図7は、
フラッシュ型と呼ばれる従来のA/D変換回路の一例を
示した図である。ここでは4桁のディジタル信号を得る
A/D変換回路の例について説明する。
【0003】多数配列されたコンパレータ1の一方の入
力端子に外部から入力されたアナログ電圧信号VINが入
力される。また、この入力可能な最大電圧範囲VR+〜V
R-のうちの一方の電圧VR+が印加された一方の端子と他
方の電圧VR-が印加された他方の端子との間に直列に接
続された多数の分割抵抗2の各接続点が各コンパレータ
1の他方の入力端子に接続されている。したがって、あ
るアナログ電圧信号V INが入力されると、多数のコンパ
レータ1のうち図の下側のコンパレータからアナログ電
圧信号VINに対応するコンパレータまでが’Hレベル’
の信号を出力し、それより図の上側のコンパレータは’
Lレベル’の信号を出力することになる。これらの各コ
ンパレータ1の出力信号はエンコーダ3に入力される。
このエンコーダ3では、このエンコーダ3の多数の入力
端子I1 ,I2 ,…,I15のうち図の下方からどこま
で’Hレベル’の信号が入力され、どこから’Lレベ
ル’の信号が入力されるかに応じて4本の出力端子に’
Hレベル’、’Lレベル’の信号を出力し、この4桁の
ディジタル信号が外部に出力され、これによりA/D変
換が行なわれることになる。
力端子に外部から入力されたアナログ電圧信号VINが入
力される。また、この入力可能な最大電圧範囲VR+〜V
R-のうちの一方の電圧VR+が印加された一方の端子と他
方の電圧VR-が印加された他方の端子との間に直列に接
続された多数の分割抵抗2の各接続点が各コンパレータ
1の他方の入力端子に接続されている。したがって、あ
るアナログ電圧信号V INが入力されると、多数のコンパ
レータ1のうち図の下側のコンパレータからアナログ電
圧信号VINに対応するコンパレータまでが’Hレベル’
の信号を出力し、それより図の上側のコンパレータは’
Lレベル’の信号を出力することになる。これらの各コ
ンパレータ1の出力信号はエンコーダ3に入力される。
このエンコーダ3では、このエンコーダ3の多数の入力
端子I1 ,I2 ,…,I15のうち図の下方からどこま
で’Hレベル’の信号が入力され、どこから’Lレベ
ル’の信号が入力されるかに応じて4本の出力端子に’
Hレベル’、’Lレベル’の信号を出力し、この4桁の
ディジタル信号が外部に出力され、これによりA/D変
換が行なわれることになる。
【0004】図8は、逐次比較型と呼ばれる従来のA/
D変換回路の構成を示した回路ブロック図である。この
逐次比較型A/D変換回路では、いわゆるバイナリーサ
ーチ法により、入力されたアナログ電圧信号に対応する
ディジタルのビットパターンが定められる。外部から入
力されたアナログ電圧信号VINはサンプルホールド回路
4に所定のクロックφのタイミングでサンプルホールド
され、そのサンプルホールドされた信号がコンパレータ
5の一方の入力端子から該コンパレータ5に入力され
る。またこのA/D変換回路には4ビットのディジタル
信号をアナログ信号に変換するD/A変換回路7が備え
られており、このD/A変換回路7に向けて逐次比較レ
ジスタ6から最上位ビットD3 に’Hレベル’他の各ビ
ットD2 ,D1 ,D0 に’Lレベル’の信号が出力され
D/A変換回路7でアナログの参照電圧信号VRに変換
されてコンパレータ5に入力される。このときD/A変
換回路7から出力される参照電圧信号VR は、入力電圧
信号VINの最大許容電圧範囲をVR+〜VR-としたとき、 VR =(VR++VR-)/2 となる。
D変換回路の構成を示した回路ブロック図である。この
逐次比較型A/D変換回路では、いわゆるバイナリーサ
ーチ法により、入力されたアナログ電圧信号に対応する
ディジタルのビットパターンが定められる。外部から入
力されたアナログ電圧信号VINはサンプルホールド回路
4に所定のクロックφのタイミングでサンプルホールド
され、そのサンプルホールドされた信号がコンパレータ
5の一方の入力端子から該コンパレータ5に入力され
る。またこのA/D変換回路には4ビットのディジタル
信号をアナログ信号に変換するD/A変換回路7が備え
られており、このD/A変換回路7に向けて逐次比較レ
ジスタ6から最上位ビットD3 に’Hレベル’他の各ビ
ットD2 ,D1 ,D0 に’Lレベル’の信号が出力され
D/A変換回路7でアナログの参照電圧信号VRに変換
されてコンパレータ5に入力される。このときD/A変
換回路7から出力される参照電圧信号VR は、入力電圧
信号VINの最大許容電圧範囲をVR+〜VR-としたとき、 VR =(VR++VR-)/2 となる。
【0005】コンパレータ5では、上記のように入力さ
れた入力電圧信号VINと参照電圧信号VR の大小が比較
されてVIN>VR の場合に’Hレベル’、VIN<VR の
場合に’Lレベル’の比較信号Vc が出力され、逐次比
較レジスタ6に入力される。逐次比較レジスタ6ではこ
の入力された比較信号Vc の論理レベルが最上位ビット
D3 の論理レベルであると認識されD3 がその論理レベ
ルに固定される。次に最上位ビットD3 のすぐ下位側の
ビットD2 に’Hレベル’、D1 、D0 に’Lレベル’
が出力されて同様に比較され、これによりビットD2 の
論理レベルが定まり、以下同様にしてビットD1 、ビッ
トD0 の論理レベルが逐次定められる。このように、こ
の逐次比較型A/D変換回路では、ビットの数(この例
では4)だけ逐次比較することにより、ディジタルビッ
トパターンD3 ,D2 ,D1 ,D 0 が定められる。
れた入力電圧信号VINと参照電圧信号VR の大小が比較
されてVIN>VR の場合に’Hレベル’、VIN<VR の
場合に’Lレベル’の比較信号Vc が出力され、逐次比
較レジスタ6に入力される。逐次比較レジスタ6ではこ
の入力された比較信号Vc の論理レベルが最上位ビット
D3 の論理レベルであると認識されD3 がその論理レベ
ルに固定される。次に最上位ビットD3 のすぐ下位側の
ビットD2 に’Hレベル’、D1 、D0 に’Lレベル’
が出力されて同様に比較され、これによりビットD2 の
論理レベルが定まり、以下同様にしてビットD1 、ビッ
トD0 の論理レベルが逐次定められる。このように、こ
の逐次比較型A/D変換回路では、ビットの数(この例
では4)だけ逐次比較することにより、ディジタルビッ
トパターンD3 ,D2 ,D1 ,D 0 が定められる。
【0006】
【発明が解決しようとする課題】上記のように従来の主
なA/D変換の方式としてフラッシュ型と逐次比較型が
あるが、フラッシュ型では、そのA/D変換速度はコン
パレータ1により1回比較する速度とエンコーダ3の速
度で定まり、非常に高速であるが、並列に配列されると
コンパレータ1の数が4ビットのディジタル信号を得る
場合は図7に示すように15個、8ビットのディジタル
信号を得る場合は255個等、ビット数をnとした場合
に(2n −1)個必要となり、高分解能のA/D変換器
を構成する程極端にその数が多くなり、回路規模の増大
化、消費電力の増大化を招き、高分解能のA/D変換器
には不向きである。
なA/D変換の方式としてフラッシュ型と逐次比較型が
あるが、フラッシュ型では、そのA/D変換速度はコン
パレータ1により1回比較する速度とエンコーダ3の速
度で定まり、非常に高速であるが、並列に配列されると
コンパレータ1の数が4ビットのディジタル信号を得る
場合は図7に示すように15個、8ビットのディジタル
信号を得る場合は255個等、ビット数をnとした場合
に(2n −1)個必要となり、高分解能のA/D変換器
を構成する程極端にその数が多くなり、回路規模の増大
化、消費電力の増大化を招き、高分解能のA/D変換器
には不向きである。
【0007】また、逐次比較型では、nビットのn個の
クロックパルスを必要とし、したがってA/D変換速度
は遅いが、上記フラッシュ型と比べA/D変換速度を犠
牲にすることにより回路規模の削減が図られている。し
かし、この逐次比較型はA/D変換回路7を備えている
ため、A/D変換速度を犠牲にした割にはその回路規模
は小規模とはならない。
クロックパルスを必要とし、したがってA/D変換速度
は遅いが、上記フラッシュ型と比べA/D変換速度を犠
牲にすることにより回路規模の削減が図られている。し
かし、この逐次比較型はA/D変換回路7を備えている
ため、A/D変換速度を犠牲にした割にはその回路規模
は小規模とはならない。
【0008】本発明は、上記事情に鑑み、A/D変換速
度の犠牲にするにみあう程度に回路規模が大幅に削減さ
れたA/D変換回路を提供することを目的とする。
度の犠牲にするにみあう程度に回路規模が大幅に削減さ
れたA/D変換回路を提供することを目的とする。
【0009】
【課題を解決するための手段】上記目的を達成するため
の本発明のA/D変換回路は第1のラッチ回路と、該第
1のラッチ回路にラッチされた信号を入力信号とし該入
力信号と所定の基準信号とを比較することにより所定桁
の論理を表わす信号を出力するコンパレータと、該コン
パレータの入力信号と出力信号とに基づいて、前記所定
の基準信号と比較することにより前記所定桁より1段だ
け下位側の桁の論理が判定される次段入力信号を生成す
る演算回路と、該演算回路から出力された前記次段入力
信号をラッチする第2のラッチ回路と、外部から入力さ
れるアナログ信号と前記第2のラッチ回路にラッチされ
た前記次段入力信号とを切換えて前記第1のラッチ回路
に入力する切換回路とを備えたことを特徴とするもので
ある。
の本発明のA/D変換回路は第1のラッチ回路と、該第
1のラッチ回路にラッチされた信号を入力信号とし該入
力信号と所定の基準信号とを比較することにより所定桁
の論理を表わす信号を出力するコンパレータと、該コン
パレータの入力信号と出力信号とに基づいて、前記所定
の基準信号と比較することにより前記所定桁より1段だ
け下位側の桁の論理が判定される次段入力信号を生成す
る演算回路と、該演算回路から出力された前記次段入力
信号をラッチする第2のラッチ回路と、外部から入力さ
れるアナログ信号と前記第2のラッチ回路にラッチされ
た前記次段入力信号とを切換えて前記第1のラッチ回路
に入力する切換回路とを備えたことを特徴とするもので
ある。
【0010】
【作用】前述した逐次比較型A/D変換回路(図8参
照)はコンパレータ5に入力される参照信号VR を逐次
変更する必要からD/A変換回路7を備えているもので
あり、参照信号VR を変更しない場合はD/A変換回路
7を備える必要はなく、これにより回路規模が大きく削
減される。ただし、単にD/A変換回路を取り去っても
A/D変換は実現しない。そこで本発明は、D/A変換
回路を取り去って常に一定の参照信号VR をコンパレー
タ5に入力する代わりに、入力信号VINを逐次比較する
毎に変更する演算回路を備えたものである。この演算回
路は、後述する実施例に示すように、演算増幅器1個程
度の回路規模で済み、さらに本発明では第1及び第2の
ラッチ回路及び切換回路も必要となるが、従来の逐次比
較型のA/D変換回路におけるD/A変換回路が省かれ
ることと対比し、大幅に回路規模が削減される。
照)はコンパレータ5に入力される参照信号VR を逐次
変更する必要からD/A変換回路7を備えているもので
あり、参照信号VR を変更しない場合はD/A変換回路
7を備える必要はなく、これにより回路規模が大きく削
減される。ただし、単にD/A変換回路を取り去っても
A/D変換は実現しない。そこで本発明は、D/A変換
回路を取り去って常に一定の参照信号VR をコンパレー
タ5に入力する代わりに、入力信号VINを逐次比較する
毎に変更する演算回路を備えたものである。この演算回
路は、後述する実施例に示すように、演算増幅器1個程
度の回路規模で済み、さらに本発明では第1及び第2の
ラッチ回路及び切換回路も必要となるが、従来の逐次比
較型のA/D変換回路におけるD/A変換回路が省かれ
ることと対比し、大幅に回路規模が削減される。
【0011】
【実施例】以下、本発明の実施例について説明する。図
1は、本発明の一実施例に係るA/D変換回路の回路ブ
ロック図である。コンパレータCのマイナス入力端子か
らは基準電圧VR が入力される。この基準電圧VR は、
このA/D変換回路に入力されるアナログ電圧信号VIN
のA/D変換可能な最大許容電圧範囲をVR+〜VR-とし
たとき、 VR =(VR++VR-)/2 …(1) で定められる定電圧である。
1は、本発明の一実施例に係るA/D変換回路の回路ブ
ロック図である。コンパレータCのマイナス入力端子か
らは基準電圧VR が入力される。この基準電圧VR は、
このA/D変換回路に入力されるアナログ電圧信号VIN
のA/D変換可能な最大許容電圧範囲をVR+〜VR-とし
たとき、 VR =(VR++VR-)/2 …(1) で定められる定電圧である。
【0012】外部から入力される、A/D変換すべきア
ナログ電圧信号VINは、切替回路SWを経由してサンプ
ルホール度回路S/H1 にサンプルホールドされ、この
サンプルホールドされた電圧信号VINがコンパレータC
のプラス入力端子と演算回路Aのプラス入力端子に入力
される。コンパレータCではVR とVINとを比較し、そ
の結果、出力信号としてのVc が生成され、演算回路A
のマイナス入力端子から該演算回路Aに入力される。演
算回路Aでは入力されたVINとVc とに基づいて後述す
る演算が行なわれ、その演算結果を表わす信号VA が出
力され、サンプルホールド回路S/H2 にサンプルホー
ルドされる。このサンプルホールドされた演算回路Aの
出力信号VA は、次のタイミングで切替回路SWを経由
してサンプルホールド回路S/H1 にサンプルホールド
され、コンパレータCのプラス入力端子から該コンパレ
ータCに入力される。また、コンパレータCの出力信号
V C はシフトレジスタSRにも入力される。A/D変換
された結果としての各ビットの論理は、シフトレジスタ
SRの並列出力D3 ,D2 ,D1 ,D0 で表わされる。
ナログ電圧信号VINは、切替回路SWを経由してサンプ
ルホール度回路S/H1 にサンプルホールドされ、この
サンプルホールドされた電圧信号VINがコンパレータC
のプラス入力端子と演算回路Aのプラス入力端子に入力
される。コンパレータCではVR とVINとを比較し、そ
の結果、出力信号としてのVc が生成され、演算回路A
のマイナス入力端子から該演算回路Aに入力される。演
算回路Aでは入力されたVINとVc とに基づいて後述す
る演算が行なわれ、その演算結果を表わす信号VA が出
力され、サンプルホールド回路S/H2 にサンプルホー
ルドされる。このサンプルホールドされた演算回路Aの
出力信号VA は、次のタイミングで切替回路SWを経由
してサンプルホールド回路S/H1 にサンプルホールド
され、コンパレータCのプラス入力端子から該コンパレ
ータCに入力される。また、コンパレータCの出力信号
V C はシフトレジスタSRにも入力される。A/D変換
された結果としての各ビットの論理は、シフトレジスタ
SRの並列出力D3 ,D2 ,D1 ,D0 で表わされる。
【0013】図2は図1に示すコンパレータCの構成を
表わす回路図である。このコンパレータのマイナス入力
端子、プラス入力端子からそれぞれ電圧信号VIN- 、V
IN+ が入力されたとき、その出力信号Vout は、 VIN+ ≧VIN- のときVout =VR+ …(2) VIN+ <VIN- のときVout =VR- …(3) となる。
表わす回路図である。このコンパレータのマイナス入力
端子、プラス入力端子からそれぞれ電圧信号VIN- 、V
IN+ が入力されたとき、その出力信号Vout は、 VIN+ ≧VIN- のときVout =VR+ …(2) VIN+ <VIN- のときVout =VR- …(3) となる。
【0014】図3は、図1に示す演算回路Aの構成を表
わす回路図である。この演算回路のマイナス側,プラス
側の入力端子の入力信号をそれぞれVIN-,VIN+ と
し、出力信号をVout としたとき、2つの抵抗の抵抗値
が等しい(R 1 =R2 )の場合、 Vout =2VIN+ −VIN- …(4) となる。
わす回路図である。この演算回路のマイナス側,プラス
側の入力端子の入力信号をそれぞれVIN-,VIN+ と
し、出力信号をVout としたとき、2つの抵抗の抵抗値
が等しい(R 1 =R2 )の場合、 Vout =2VIN+ −VIN- …(4) となる。
【0015】また図4は、図1に示す各サンプルホール
ド回路S/H1 、S/H2 の構成を表わす回路図であ
る。このサンプルホールド回路への入力信号INは、所
定のクロックパルスφが立ち上がっている瞬間だけ導通
状態となるスイッチ10を経由して、この瞬間の入力信
号がコンデンサ11に蓄えられる。このコンデンサ11
に蓄えられた電圧信号は、増幅率が1のバッファアンプ
12を経由して出力される。
ド回路S/H1 、S/H2 の構成を表わす回路図であ
る。このサンプルホールド回路への入力信号INは、所
定のクロックパルスφが立ち上がっている瞬間だけ導通
状態となるスイッチ10を経由して、この瞬間の入力信
号がコンデンサ11に蓄えられる。このコンデンサ11
に蓄えられた電圧信号は、増幅率が1のバッファアンプ
12を経由して出力される。
【0016】なお、図1に示すA/D変換回路にはさら
に切替回路SW、シフトレジスタSRもそなえられてい
るがこれらの構成は周知であるため、ここではその構成
についての説明は省略する。次に上記のように構成され
たA/D変換回路の動作について説明する。図5は図1
に示すA/D変換回路の動作説明図、図6はそのタイミ
ングチャートである。
に切替回路SW、シフトレジスタSRもそなえられてい
るがこれらの構成は周知であるため、ここではその構成
についての説明は省略する。次に上記のように構成され
たA/D変換回路の動作について説明する。図5は図1
に示すA/D変換回路の動作説明図、図6はそのタイミ
ングチャートである。
【0017】ここでは、図5に示すように、VR+〜VR-
の入力レンジ内の入力電圧信号VINが0〜Fの16段階
(4桁)に分解される。ここでは、入力電圧信号V
INは、図4(a)に示すように、’Dレンジ’内にある
ものとする。このA/D変換回路には、図6に示すよう
に互いに位相が逆転している2つのクロック信号φ1 ,
φ2 が入力される。切替回路SWは図6に示すように、
クロック信号φ1 の最初の立上り(1)のタイミングで
アナログ入力信号VINを入力するa側に切替られ、サン
プルホールド回路S/H1 から入力信号VINが出力さ
れ、このサンプルホールド回路S/H1 を経由した入力
信号VINがコンパレータCに入力される。このときコン
パレータCでは、VIN>VR であるため、その出力信号
Vc はVR+となり、この’Hレベル’の信号がシフトレ
ジスタSRに入力され、クロック信号φ2 の最初の立上
り(1’)のタイミングでこの’Hレベル’の信号がシ
フトレジスタSRの初段に記憶される。
の入力レンジ内の入力電圧信号VINが0〜Fの16段階
(4桁)に分解される。ここでは、入力電圧信号V
INは、図4(a)に示すように、’Dレンジ’内にある
ものとする。このA/D変換回路には、図6に示すよう
に互いに位相が逆転している2つのクロック信号φ1 ,
φ2 が入力される。切替回路SWは図6に示すように、
クロック信号φ1 の最初の立上り(1)のタイミングで
アナログ入力信号VINを入力するa側に切替られ、サン
プルホールド回路S/H1 から入力信号VINが出力さ
れ、このサンプルホールド回路S/H1 を経由した入力
信号VINがコンパレータCに入力される。このときコン
パレータCでは、VIN>VR であるため、その出力信号
Vc はVR+となり、この’Hレベル’の信号がシフトレ
ジスタSRに入力され、クロック信号φ2 の最初の立上
り(1’)のタイミングでこの’Hレベル’の信号がシ
フトレジスタSRの初段に記憶される。
【0018】また、演算回路Aの出力信号VA は、 VA =2VIN−VC =VR+−2(VC −VIN) …(5) となり、図4(a)に示す信号値の差ΔV1 の2倍ΔV
2 だけVR+から下がった点としてVA が求められる。こ
こではこの信号VA をこの後にこの演算回路Aで求めら
れる信号と区別するためにVA3と表記する。
2 だけVR+から下がった点としてVA が求められる。こ
こではこの信号VA をこの後にこの演算回路Aで求めら
れる信号と区別するためにVA3と表記する。
【0019】この求められたVA3はサンプルホールド回
路S/H2 に入力され、クロック信号φ2 の最初の立上
り(1’)のタイミングでサンプルホールド回路S/H
2 から出力される。次にクロック信号φ1 の2番目の立
上り(2)のタイミングで、切替回路SWが、サンプル
ホールド回路S/H2 にサンプルホールドされた信号V
A3をサンプルホールド回路S/H1 に入力するb側に切
替えられ、サンプルホールド回路S/H1 から信号VA3
が出力され、この信号VA3がコンパレータCに入力さ
れ、V R と比較される。ここでは信号VA3は(5)式に
示す信号であるため、相対的にはVR とVR+との中央値
V2 (図5(a)参照)を比較値として入力信号VINと
比較することを意味している。
路S/H2 に入力され、クロック信号φ2 の最初の立上
り(1’)のタイミングでサンプルホールド回路S/H
2 から出力される。次にクロック信号φ1 の2番目の立
上り(2)のタイミングで、切替回路SWが、サンプル
ホールド回路S/H2 にサンプルホールドされた信号V
A3をサンプルホールド回路S/H1 に入力するb側に切
替えられ、サンプルホールド回路S/H1 から信号VA3
が出力され、この信号VA3がコンパレータCに入力さ
れ、V R と比較される。ここでは信号VA3は(5)式に
示す信号であるため、相対的にはVR とVR+との中央値
V2 (図5(a)参照)を比較値として入力信号VINと
比較することを意味している。
【0020】この例では図5(b)に示すようにVA3>
VR+であり、これは図5(a)においてVIN>V2 であ
ることに相当し、コンパレータCの出力信号VC はVC
=V R+となり、したがって上位側から2番目のビットD
2 も’Hレベル’となり、この’Hレベル’の信号が、
クロック信号φ2 の2番目の立上り(2’)のタイミン
グでシフトレジスタSRに入力される。
VR+であり、これは図5(a)においてVIN>V2 であ
ることに相当し、コンパレータCの出力信号VC はVC
=V R+となり、したがって上位側から2番目のビットD
2 も’Hレベル’となり、この’Hレベル’の信号が、
クロック信号φ2 の2番目の立上り(2’)のタイミン
グでシフトレジスタSRに入力される。
【0021】演算回路Aには、サンプルホールド回路S
/H1 から出力された信号VA3((5)式参照)とコン
パレータCの出力信号VC =VR+が入力され、その出力
信号VA は、 VA =2VA3−VC2 =VR+−2(VC2−VA3) …(6) となり、図5(b)に示す信号値の差ΔV2 の2倍ΔV
3 だけVR+から下がった点としてVA が求められる(図
5(c)参照)。ここではこの求められた信号V A をV
A2と表記する。この求められたVA2は、サンプルホール
ド回路S/H2 に入力され、クロック信号φ2 の2回目
の立上り(2’)のタイミングでサンプルホールド回路
S/H2 から出力される。
/H1 から出力された信号VA3((5)式参照)とコン
パレータCの出力信号VC =VR+が入力され、その出力
信号VA は、 VA =2VA3−VC2 =VR+−2(VC2−VA3) …(6) となり、図5(b)に示す信号値の差ΔV2 の2倍ΔV
3 だけVR+から下がった点としてVA が求められる(図
5(c)参照)。ここではこの求められた信号V A をV
A2と表記する。この求められたVA2は、サンプルホール
ド回路S/H2 に入力され、クロック信号φ2 の2回目
の立上り(2’)のタイミングでサンプルホールド回路
S/H2 から出力される。
【0022】次に、切替回路SWは既にb側に切換えら
れているため、クロック信号φ1 の3回目の立上り
(3)のタイミングでサンプルホールド回路S/H2 に
サンプルホールドされた信号VA2がサンプルホールド回
路S/H1 の出力側に現れ、この信号VA2がコンパレー
タCに入力されてVR と比較される。ここでは信号VA2
は(6)式に示す信号であるため、相対的には図5
(a)に示すV2 と、VR+との中央値V1 を比較値とし
て入力信号VINと比較することを意味する。この例では
図5(c)に示すようにVA2<VR であり、これは、図
5(a)においてVIN<V1 であることに相当し、コン
パレータCの出力信号VC はVC =VR-となり、したが
って上位側から3番目のビットD1 は’Lレベル’とな
り、この’Lレベル’の信号がクロック信号φ2 の3番
目の立上り(3’)のタイミングでシフトレジスタSR
に入力される。
れているため、クロック信号φ1 の3回目の立上り
(3)のタイミングでサンプルホールド回路S/H2 に
サンプルホールドされた信号VA2がサンプルホールド回
路S/H1 の出力側に現れ、この信号VA2がコンパレー
タCに入力されてVR と比較される。ここでは信号VA2
は(6)式に示す信号であるため、相対的には図5
(a)に示すV2 と、VR+との中央値V1 を比較値とし
て入力信号VINと比較することを意味する。この例では
図5(c)に示すようにVA2<VR であり、これは、図
5(a)においてVIN<V1 であることに相当し、コン
パレータCの出力信号VC はVC =VR-となり、したが
って上位側から3番目のビットD1 は’Lレベル’とな
り、この’Lレベル’の信号がクロック信号φ2 の3番
目の立上り(3’)のタイミングでシフトレジスタSR
に入力される。
【0023】さらに演算回路Aには、サンプルホールド
回路S/H1 から出力された信号V A2((6)式参照)
とコンパレータCの出力信号VC =VR-が入力され、そ
の出力信号VA は、 VA =2VA −VC1 =VR-+2(VA2−VC1) …(7) となり、図5(c)に示す信号値の差ΔV3 ’の2倍Δ
V4 ’だけVR-から上がった点としてVA が求められ
る。ここでは、この求められた信号VA をVA1と表記す
る。この求められたVA1は、サンプルホールド回路S/
H2 に入力され、クロック信号φ2 の3回目の立上り
(3’)のタイミングでサンプルホールド回路S/H2
から出力される。
回路S/H1 から出力された信号V A2((6)式参照)
とコンパレータCの出力信号VC =VR-が入力され、そ
の出力信号VA は、 VA =2VA −VC1 =VR-+2(VA2−VC1) …(7) となり、図5(c)に示す信号値の差ΔV3 ’の2倍Δ
V4 ’だけVR-から上がった点としてVA が求められ
る。ここでは、この求められた信号VA をVA1と表記す
る。この求められたVA1は、サンプルホールド回路S/
H2 に入力され、クロック信号φ2 の3回目の立上り
(3’)のタイミングでサンプルホールド回路S/H2
から出力される。
【0024】次に、クロック信号φ1 の4回目の立上り
(4)のタイミングで、サンプルホールド回路S/H2
にサンプリングホールドされた信号VA1がサンプルホー
ルド回路S/H1 の出力側に現れ、この信号VA1は
(7)式に示す信号であるため、相対的には、図5
(a)に示すV1 とV2 との中央の電圧V0 を比較値と
して入力信号VINと比較することを意味している。この
例では、図5(d)に示すようにVA1>VR であり、こ
れは図5(a)においてVIN>V0 であることに相当
し、コンパレータCの出力信号Vc はVc =VR+とな
り、したがって最下位ビットD0 は’Hレベル’とな
る。この’Hレベル’の信号はクロック信号φ2 の4番
目の立上り(4’)のタイミングでシフトレジスタSR
に入力される。これによりシフトレジスタSRからはD
3 ,D2 ,D1 ,D0 の順に’Hレベル’,’Hレベ
ル’,’Lレベル’,’Hレベル’の並列信号が出力さ
れ、これがアナログ入力信号VINに対応するディジタル
信号となる。
(4)のタイミングで、サンプルホールド回路S/H2
にサンプリングホールドされた信号VA1がサンプルホー
ルド回路S/H1 の出力側に現れ、この信号VA1は
(7)式に示す信号であるため、相対的には、図5
(a)に示すV1 とV2 との中央の電圧V0 を比較値と
して入力信号VINと比較することを意味している。この
例では、図5(d)に示すようにVA1>VR であり、こ
れは図5(a)においてVIN>V0 であることに相当
し、コンパレータCの出力信号Vc はVc =VR+とな
り、したがって最下位ビットD0 は’Hレベル’とな
る。この’Hレベル’の信号はクロック信号φ2 の4番
目の立上り(4’)のタイミングでシフトレジスタSR
に入力される。これによりシフトレジスタSRからはD
3 ,D2 ,D1 ,D0 の順に’Hレベル’,’Hレベ
ル’,’Lレベル’,’Hレベル’の並列信号が出力さ
れ、これがアナログ入力信号VINに対応するディジタル
信号となる。
【0025】このように上記実施例ではコンパレータC
の比較結果VC を受けて演算回路Aの演算が行われ、そ
の演算結果VA が再度コンパレータCに入力されるよう
にクロック信号φ1 、φ2 と同期して上位桁側から下位
桁側に向かって順次比較、演算が行われるが、この点に
ついては前述した逐次比較型のA/D変換回路(図8参
照)と同様であり、したがって上記実施例に示すA/D
変換回路のA/D変換速度は前述した逐次比較型と同程
度となる。また回路規模に関しては逐次比較型のA/D
変換回路(図8参照)がD/A変換回路を備えているの
に対し、上記実施例に示すA/D変換回路は、D/A変
換回路に代えて、このD/A変換回路と比べ極く小さな
規模の回路である切替回路SW、2つのサンプルホール
ド回路S/H1 ,S/H2 、演算回路Aが配置されてい
るに過ぎず、したがって上記実施例に示すA/D変換回
路は従来の逐次比較型A/D変換回路と比べても非常に
小さな回路規模となる。
の比較結果VC を受けて演算回路Aの演算が行われ、そ
の演算結果VA が再度コンパレータCに入力されるよう
にクロック信号φ1 、φ2 と同期して上位桁側から下位
桁側に向かって順次比較、演算が行われるが、この点に
ついては前述した逐次比較型のA/D変換回路(図8参
照)と同様であり、したがって上記実施例に示すA/D
変換回路のA/D変換速度は前述した逐次比較型と同程
度となる。また回路規模に関しては逐次比較型のA/D
変換回路(図8参照)がD/A変換回路を備えているの
に対し、上記実施例に示すA/D変換回路は、D/A変
換回路に代えて、このD/A変換回路と比べ極く小さな
規模の回路である切替回路SW、2つのサンプルホール
ド回路S/H1 ,S/H2 、演算回路Aが配置されてい
るに過ぎず、したがって上記実施例に示すA/D変換回
路は従来の逐次比較型A/D変換回路と比べても非常に
小さな回路規模となる。
【0026】なお、上記実施例は、4ビットのディジタ
ル信号を得る例であるが、シフトレジスタSRの段階を
増やすだけで任意ビット数のディジタル信号を得るA/
D変換回路として構成できる。また、図2〜図4に、コ
ンパレータ、演算回路、サンプルホールド回路の回路図
を示したが、本発明に言うコンパレータ、演算回路、サ
ンプルホールド回路は、図2〜図4に示した回路に限定
されるものではなく、その機能を実現するように種々に
構成できるものであることはいうまでもない。
ル信号を得る例であるが、シフトレジスタSRの段階を
増やすだけで任意ビット数のディジタル信号を得るA/
D変換回路として構成できる。また、図2〜図4に、コ
ンパレータ、演算回路、サンプルホールド回路の回路図
を示したが、本発明に言うコンパレータ、演算回路、サ
ンプルホールド回路は、図2〜図4に示した回路に限定
されるものではなく、その機能を実現するように種々に
構成できるものであることはいうまでもない。
【0027】さらに上記実施例ではシフトレジスタSR
が備えられているが、シフトレジスタに代えてメモリを
備えそのメモリに逐次各ビットの論理を記録するように
してもよく、あるいはA/D変換後のディジタル信号を
上記桁側からシリアルに出力するA/D変換回路を構成
すれば、シフトレジスタSRもメモリも備える必要もな
いものとなる。
が備えられているが、シフトレジスタに代えてメモリを
備えそのメモリに逐次各ビットの論理を記録するように
してもよく、あるいはA/D変換後のディジタル信号を
上記桁側からシリアルに出力するA/D変換回路を構成
すれば、シフトレジスタSRもメモリも備える必要もな
いものとなる。
【0028】
【発明の効果】以上詳細に説明したように、本発明のA
/D変換回路は、コンパレータに所定の基準信号を入力
し、演算回路によりアナログ入力信号を順次変換してコ
ンパレータに入力するようにしたため、非常に小規模な
A/D変換回路が実現される。
/D変換回路は、コンパレータに所定の基準信号を入力
し、演算回路によりアナログ入力信号を順次変換してコ
ンパレータに入力するようにしたため、非常に小規模な
A/D変換回路が実現される。
【図1】本発明の一実施例に係るA/D変換回路の回路
ブロック図である。
ブロック図である。
【図2】図1に示すコンパレータCの構成を表わす回路
図である。
図である。
【図3】図1に示す演算回路Aの構成を表わす回路図で
ある。
ある。
【図4】図1に示す各サンプルホールド回路S/H1 、
S/H2 の構成を表わす回路図である。
S/H2 の構成を表わす回路図である。
【図5】図1に示すA/D変換回路の動作説明図であ
る。
る。
【図6】図1に示すA/D変換回路のタイミングチャー
トである。
トである。
【図7】従来のフラッシュ型A/D変換器の一例を示し
た図である。
た図である。
【図8】従来の逐次比較型A/D変換回路の構成を示し
た回路ブロック図である。
た回路ブロック図である。
C コンパレータ A 演算回路 3 エンコーダ S/H1 、S/H2 サンプルホールド回路 SR シフトレジスタ
Claims (1)
- 【請求項1】 第1のラッチ回路と、 該第1のラッチ回路にラッチされた信号を入力信号とし
該入力信号と所定の基準信号とを比較することにより所
定桁の論理を表わす信号を出力するコンパレータと、 該コンパレータの入力信号と出力信号とに基づいて、前
記所定の基準信号と比較することにより前記所定桁より
1段だけ下位側の桁の論理が判定される次段入力信号を
生成する演算回路と、 該演算回路から出力された前記次段入力信号をラッチす
る第2のラッチ回路と、 外部から入力されるアナログ信号と前記第2のラッチ回
路にラッチされた前記次段入力信号とを切換えて前記第
1のラッチ回路に入力する切換回路とを備えたことを特
徴とするA/D変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33899791A JPH05175845A (ja) | 1991-12-20 | 1991-12-20 | A/d変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33899791A JPH05175845A (ja) | 1991-12-20 | 1991-12-20 | A/d変換回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05175845A true JPH05175845A (ja) | 1993-07-13 |
Family
ID=18323296
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33899791A Pending JPH05175845A (ja) | 1991-12-20 | 1991-12-20 | A/d変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05175845A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009164914A (ja) * | 2008-01-07 | 2009-07-23 | Toshiba Corp | A/d変換装置 |
US7804437B2 (en) | 2007-11-26 | 2010-09-28 | Samsung Electronics Co., Ltd. | Analog-to-digital converter for accumulating reference voltages successively divided by two |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6035830A (ja) * | 1983-05-03 | 1985-02-23 | レイカル・データ・コミユニケイシヨンズ・インコーポレーテツド | スイツチ付きコンデンサ回路アナログ‐デジタル変換器 |
JPH02243023A (ja) * | 1989-03-15 | 1990-09-27 | Fujitsu Ltd | A/d変換器 |
-
1991
- 1991-12-20 JP JP33899791A patent/JPH05175845A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6035830A (ja) * | 1983-05-03 | 1985-02-23 | レイカル・データ・コミユニケイシヨンズ・インコーポレーテツド | スイツチ付きコンデンサ回路アナログ‐デジタル変換器 |
JPH02243023A (ja) * | 1989-03-15 | 1990-09-27 | Fujitsu Ltd | A/d変換器 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7804437B2 (en) | 2007-11-26 | 2010-09-28 | Samsung Electronics Co., Ltd. | Analog-to-digital converter for accumulating reference voltages successively divided by two |
KR101012684B1 (ko) * | 2007-11-26 | 2011-02-09 | 삼성전자주식회사 | 1/2 승수 기준 전압을 누적하는 아날로그 디지털 변환기 |
JP2009164914A (ja) * | 2008-01-07 | 2009-07-23 | Toshiba Corp | A/d変換装置 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961029 |