KR100339542B1 - 고속 아날로그/디지털 변환기 - Google Patents

Abstract

본 발명은 N 비트 분해능의 연속 축차 비교형 아날로그/디지털 변환기에 있어서, 복수의 비트를 동시에 결정하여 소망하는 N 비트의 분해능의 디지털 신호를 얻을 수 있는 고속 아날로그/디지털 변환기에 관한 것이다. 이를 위하여 본 발명은 적어도 확정비트와 예측비트를 포함하는 디지털값에 대응하는 아날로그 신호의 레벨과 상기 확정비트를 포함하는 디지털값에 대응하는 아날로그 신호의 레벨사이의 전위차를 소정의 비율로 균등하게 분할하여, 분할된 각 전위와 디지털화되어질 아날로그 신호를 비교하는 복수의 비교기를 채용하여 복수의 비트가 동시에 확정될 수 있도록 하였다.

Description

고속 아날로그/디지털 변환기{HIGH SPEED A/D CONVERTER}

본 발명은 아날로그/디지털 변환기(이하 A/D변환기로 약칭함)에 관한 것으로, 특히 N 비트 분해능의 연속 축차 비교형 A/D변환기에 관한 것이다.

음성이나 화상 정보 혹은 물리적인 변동량을 디지털화하여 얻은 디지털 신호에 대해서 많은 유용한 디지털 신호 처리 기술을 사용하여 이 디지털 신호를 가공 내지는 처리가 가능하다. 이러한 디지털신호에 많은 유용한 디지털 기술을 적용하기 위해서는 아날로그 신호는 소정 분해능의 디지털 신호로 변환되어야 한다. 분해능이 클수록 아날로그 신호를 보다 정밀하게 나타낼 수 있는데, 높은 분해능에서, 혹은 예를들면 실시간 처리를 위해서 고속의 디지털화를 제공할 수 있는 A/D변환기가 바람직하다. 그런데 아날로그 신호에 대한 디지털화를 구현하는 물리적인 성분들은 정밀도뿐만이 아니라 속도에 영향을 미친다. 따라서, 고속의 디지털화는 많은 분야에서 유용하기 때문에 이를 실현할 수 있는 구조가 요구된다.

샘플링된 아날로그 신호에 대응하는 디지털 신호로서 이를테면 10비트 분해능의 디지털값을 제공하고자 할 때, 각각의 비트를 순서적으로 한 비트씩 제공하여 10비트의 한 워드를 생성하는 경우 고속의 디지털화에 제약이 따른다. 여기 첨부된 종래 기술에 따른 연속 축차(Successive Approximation) 비교에 의한 디지털화를 구현하는 도 1의 개략적인 블록도에서 이를 확인할 수 있다.

종래의 연속 축차 비교에 의한 A/D변환기는 도 1에 도시된 바와 같이, 아날로그 신호를 입력받는 비교기(1)와, 제어부(2)와, 디지털 신호를 출력하는 연속 축차 레지스터(3) 및 디지털/아날로그 변환기(4)(이하 D/A변환기로 약칭함)를 포함한다. 초기에, 제어부(2)는 연속 축차 레지스터(3)의 최상위 비트를 '1'로 예측한다. 예를들어, 분해능이 10비트이면, 최상위 비트만 1이고 나머지는 0인 예상된 디지털값이 연속 축차 레지스터(3)에 설정된다. 그러면, 이 값은 D/A변환기(4)로 공급되어 대응되는 아날로그 신호가 생성되며, 생성된 아날로그 신호는 비교기(1)의 기준신호로서 사용된다.

비교기(1)는 비반전 입력단자(+)와 반전 입력단자(-)를 구비하여, 비반전 입력단자(+)로 입력된 아날로그 신호를 반전입력단자(-)를 통해 입력된 기준신호와 비교한다. 이때, 비교기(1)의 출력이 '1'로 나타났다면 이것은 샘플링된 아날로그 입력신호가 기준신호보다 높다는 것을 말해준다.

비교기(1)로부터 출력된 하이레벨의 신호에 응답하여 제어부(2)는 이전에 예측했던 '1'값을 최상위 비트로서 결정하여 고정시키고 다음 하위 비트를 또 다시 '1'로 예측한다. 이 예측값은 다시 연속 축차 레지스터(3)로 공급되는데, 이때 이전의 예측된 '1'값은 디지털화에 의한 디지털값의 최상위 비트로서 사용되고, 현재 예측된 그 다음 하위 비트는 '1'로 하고 나머지 비트는 '0'으로 된 디지털값이 연속 축차 레지스터(3)에서 사용된다. 그러면 앞에서 설명한 일련의 과정이 진행된다.

진행된 결과, 비교기(1)의 출력이 로우레벨로 나타났다면, 이것은 현재 디지털화하고자 하는 샘플링된 아날로그신호가 기준신호보다 낮다는 것은 의미한다. 물론 이때의 기준신호는 최상위 비트가 1이고 그 다음 비트 역시 1이며 나머지는 0인 디지털 신호에 대응하는 아날로그 신호이다. 그러면, 비교기(1)의 현재 출력인 로우레벨에 응답하여 제어부(2)는 예측했던 '1'값을 '0'으로 바꾸어 고정하고, 그 다음 비트를 다시 '1'로 예측한다.

이러한 과정은 연속 축차 레지스터(3)의 최하위 비트까지 계속하여 반복됨으로써 각각의 2진 디지트(digit)가 결정되고, 그 결과는 현재 샘플링된 아날로그신호에 대한 디지털 값으로 제공하게 된다.

상술한 바와 같이, 종래의 연속 축차 비교에 의한 A/D변환기는 단일 비교기에 의해 각각의 2진 디지트값을 결정하기 때문에, 연속 축차 레지스터(3)에서 시프트 및 래치동작은 1비트 단위로 수행된다. 이것은 고분해능의 디지털화 입장에서 보아 1비트씩 결정되는 것은 변환속도에 한계가 있음을 말해주는 것이다.

따라서, 본 발명의 목적은 연속 축차 비교 방식의 A/D변환기에서, 한 워드를 구성하는 복수의 바이너리 디지트를 동시에 결정하여, 고속동작이 가능하도록 한 A/D변환기를 제공하는데 있다.

상기와 같은 목적을 달성하기 위해서 본 발명에 따른 고속 A/D 변환기는, 아날로그 신호를 대응하는 N 비트의 디지털 신호로 변환하는 A/D 변환기에 있어서, 제1디지털신호를 입력받아 제1아날로그신호를 출력하는 제1 D/A 변환기와; 제2디지털신호를 입력받아 제2아날로그신호를 출력하는 제2 D/A 변환기와; 상기 제1,제2 D/A 변환기의 출력전위를 소정의 비율로 분할하여, 서로 다른 레벨을 갖는 복수의 기준신호를 출력하는 전위 분할부와; 상기 복수의 기준신호와 입력 아날로그신호를 비교하는 복수의 비교부와; N비트중에서 소정의 예측비트값을 포함하는 제1디지털신호를 출력하고, 상기 각 비교부의 출력에 따라 상기 제1디지털신호의 예측비트값을 확정비트값으로 고정하며, 제1디지털신호의 확정비트값인 제2디지털신호를 제2 D/A 변환기로 출력하는 제어부와; 상기 제1디지털신호의 N비트의 소정 예측비트값이 모두 확정비트값으로 고정되면 최종 디지털신호를 출력하고, 일부만 확정비트값일 경우는 예측비트값과 확정비트값을 포함하는 제1디지탈신호를 제1 D/A 변환기로 출력하는 연속 축차 레지스터를 포함하는 것을 특징으로 한다.

전술한 본 발명에 대한 상기한 목적, 특징 및 효과에 대해서 첨부한 도면을 참조하여 다음의 상세한 설명으로부터 본 발명에 대해 충분히 이해될 것이다.

도 1은 종래의 연속 축차 비교에 의한 아날로그/디지털 변환기의 개략도.

도 2는 본 발명에 따른 연속 축차 비교에 의한 아날로그/디지털 변환기의 개략도.

*** 도면의 주요 부분에 대한 부호의 설명 ***

5, 6, 7 : 비교기 8, 9 : 디지털/아날로그 변환기

10 : 버퍼 11 : 연속 축차 레지스터

12 : 제어부 R1, R2, R3 : 저항

본 발명에 따른 연속 축차 비교 방식의 A/D변환기는 복수개의 비교기를 사용하여 고속의 비교동작을 수행하고, 한 워드를 구성하는 복수의 비트들을 예측하고 동시에 이를 결정한다.

도 2에는 본 발명의 목적에 따른 바람직한 고속 A/D변환기의 일 실시예가 도시되어 있다.

도 2에 도시된 바와 같이, 본 발명에 따른 아날로그 디지털 변환기는 복수의 비교기(5∼7)와, 복수개의 D/A 변환기(8),(9)와, 버퍼(10)와, 연속 축차 레지스터(11) 및 제어부(12)를 포함한다. 그런데, 도 2에서 특정 개수의 성분은 하나의 바람직한 예시일 뿐 확장, 축소, 적합한 변경등은 이 분야에서 통상의 지식을 가진자에게 있어서 자명한 일이다.

본 발명의 목적에 따라 복수의 비트가 동시에 결정되어 제공되도록 하기 위해서, 상기 제어부(12)는 이를테면 2비트로서 복수개의 비트를 동시에 예측할 수 있다. 이것은 변환될 디지털 신호의 최상위 비트와 그 다음 하위 비트를 지칭한다. 아울러, 제어부(12)는 분해능이 N일 때 N비트들을 '00...0'으로 하여 연속 축차 레지스터(11)를 초기화시킨다.

이러한 초기화에 이어서 제어부(12)는 현재 샘플-홀드된 아날로그 신호를 소정 분해능으로 디지털화하기 위하여, 초기화 때에 예측하였던 2비트 '11'을 '0'으로 초기화된 연속 축차 레지스터(11)로 출력한다. 그러면, 연속 축차 레지스터(11)는 최상위 비트와 그 다음 하위 비트가 '11'이고 나머지는 0인 디지털값을 갖게 되고, 이들은 제1 디지털 신호로서 사용된다. 이어서 상기 제1 디지털 신호는 대응하는 아날로그 신호를 얻기 위해서 아날로그 신호로 변환된다. 여기서, 본 발명에서는 복수의 D/A 변환기로서 제1,제2 D/A변환기(8),(9)를 사용하며, 상기 제1 D/A변환기(8)는 연속 축차 레지스터(11)에서 출력된 제1 디지털신호를 아날로그 신호로 변환한다.

한편, 예측된 값이 연속 축차 레지스터(11)에 저장되기 전에, '0'인 디지털 초기값은 도 2에 도시한 바와 같이, 버퍼(10)에 저장되어 제2 디지털 신호로서 사용된다. 버퍼(10)의 내용은 제2 D/A변환기(9)로 전달되어 아날로그 신호로 변환된다. 여기서 제2 디지털 신호는 후술되는 바와 같이, 확정된 비트만을 포함하는 N비트의 디지털 신호이며 초기에는 초기화된 비트만을 포함한다.

따라서, 제1 D/A변환기(8)의 출력은 예측된 값을 반영하는, 즉 '1100...00'에 대응하는 아날로그 신호를 출력하고, 제2 D/A변환기(9)는 초기화에 따른 값을 반영하는 '0000...00'에 대응하는 아날로그 신호를 출력한다. 그리고, 제1,제2 D/A변환기(8),(9)의 출력단자사이에는 제1,제2 D/A변환기(8),(9)의 출력전위를 3등분할 수 있도록 3개의 저항(R1∼R3)이 직렬 접속된다.

따라서, 출력노드(n1)에는 제1 비교기(5)의 기준신호로 사용되는 제1 D/A 변환기(8)의 출력이 나타나고, 제1 비교기(5)는 비반전 입력단자(+)를 통해 입력되는 샘플링된 아날로그신호를 상기 기준신호와 비교한다. 그리고 노드(n2)에는 상기 제1,제2 D/A변환기(8),(9)의 출력들간 전위차의 2/3에 해당하는 전위가 나타나고 이는 제2 비교기(6)의 기준신호로서 사용된다. 따라서, 제2 비교기(6)는 기준신호와 비반전 입력단자(+)를 통해 입력되는 샘플링된 아날로그 신호와 비교한다.

그리고 제3 저항(R3)의 일측단자와 제2 저항(R2)의 타측단자사이에 위치된 노드(n3)에는 제1,제2A/D변환기(8),(9)사이의 출력전위의 1/3에 대응하는 전위가 나타나며, 제3 비교기(7)는 노드(n3)의 전위를 기준신호로 사용하여 비반전 입력단자(+)를 통해 입력되는 샘플링된 아날로그 신호와 비교한다. 만약 제1 비교기(5)의 출력이 1이면 샘플링된 아날로그 신호의 레벨은 예측된 '1100...00'에 대응하는 예측된 아날로그 신호의 레벨보다 높은 것이다. 그리고 제2 비교기(6)의 출력이 1이면 샘플링된 아날로그 신호의 레벨은 현재의 예측값과 그 이전에 확정된 비트를 포함하는 값간 차이의 2/3보다 높은 것이다. 그리고 제3 비교기(6)의 출력이 1이면 샘플링된 아날로그 신호의 레벨은 현재의 예측값과 그 이전의 확정된 비트를 포함하는 값간 차이의 1/3보다 높은 것이다. 물론 각각의 비교기의 출력이 '0'이면상기와 반대의 경우에 해당한다.

따라서, 제1∼제3 비교기(5∼7)의 출력이 각각 '111'이면, 제어부(12)는 예측값을 확정값으로 고정시키고 다음 하위 2비트를 '11'로 예측하고, 반면에 '011'이면 제어부(12)는 예측된 값을 '10'으로 바꾸어 확정된 값으로서 고정시키고, 다음 하위 2비트를 '11로 예측한다. 또한, 제1∼제3 비교기(5∼7)의 출력이 각각 '001'이면, 제어부(12)는 예측된 값을 '01'로 바꾸어 확정된 값으로서 고정시키고, 다음 하위 2비트를 '11'로 예측하고, 000'이면 제어부(12)는 예측된 값을 '00'으로 바꾸어 확정된 값으로서 고정시키고, 다음 하위 2비트를 '11'로 예측한다.

이때, 유의할 점은 변환중에 연속 축차 레지스터(11)는 고정된 값과 예측된 값을 가질 수 있다는 점이다. 고정된 혹은 확정된 값이라고 하는 것은 결정되어 실제로 디지털화된 값을 의미하고 예측된 값이라고 하는 것은 아직 결정되지 않았으나 처리하여 결정될 값을 의미한다. 그러므로 버퍼(10)에 저장되는 값은 상기 과정에서 고정된 비트를 갖는 디지털 값이며 이는 제2 D/A변환기(9)에서 사용되고, 반면에 예측된 비트는 고정된 비트와 더불어 제1 D/A변환기(8)에서 사용된다. 이때 고정비트와 예측비트를 포함하는 디지털 신호는 예측신호로서 사용되고 확정된 비트에 의해 제한된다.

상기 예에서 제1∼제3비교기(5∼7)의 출력이 만약 '011'이면 제어부(12)는 이전에 '11'로 예측된 값을 '10'으로 변경하여 확정한 후 다음 하위 비트를 '11'로 예측하여, '101100...00'의 디지털값을 출력한다. 따라서, 101100...00'의 디지털값은 제1 디지털신호로서 제1 D/A변환기(8)로 입력되고, 이중 확정비트만을 포함하는'10000...00'의 디지털값은 제2 디지털 신호로서 제2 D/A변환기(9)로 입력된다. 따라서, 연속 축차 레지스터(11)는 제1,제2디지털 신호를 포함하지만, 상기 과정을 수행한 결과 최종신호로서 확정된 비트만을 포함하는 제2디지털 신호만이 출력될 것이다. 상기 과정을 반복적으로 수행하면, 연속 축차 레지스터(11)의 최하위 비트까지 계속하여 복수의 비트 단위로 변환되어, 샘플링된 아날로그 신호에 대응하는 소정 분해능의 디지털값이 얻어진다.

다음에, 본 발명에 따른 상기한 바와 같은 A/D변환기의 제어부(12)에 대해서 설명한다.

본 발명의 고속의 A/D변환기의 제어부(12)는 비트 예측 및 비트확정 과정을 수행하여 연속 축차 레지스터(11) 및 버퍼(10)로 출력한다. 이러한 동작을 수행하도록 하기 위하여, 제어부(12)는 이 분야에 통상의 지식을 가진자에 의해서 도 1의 종래의 제어부(2)를 참조하여 본 발명의 동작에 따라 용이하게 회로를 변경하여 구성할 수 있다. 또는, 대안으로서 소프트웨어를 사용하여 상기 비트예측, 비트확정 및 디지털 신호출력등을 수행하도록 마이크로컴퓨터 및 프로그램을 포함하는 메모리를 구비하여 실현할 수도 있다.

또는, 클럭신호, 제1∼제3비교기(5∼7)의 출력 및 시작(start) 신호를 받는 각각의 입력단자와, 연속 축차 레지스터(11)에는 확정 및 예측 비트를 포함하는 제1 디지털 신호를 출력하고 버퍼(10)에는 확정된 비트를 포함하는 제2 디지털 신호를 출력하기 위한 출력단자를 갖는 하드웨어로서 제어부(12)를 구성할 수 있다. 그리고, 이것은 단지 제어부(12)가 실현될 수 있는 일 예로서, 본 발명은 이에 한정되지않고 제어부(12)의 기능을 갖는 다른 구성이 가능하다.

더욱이, 본 발명의 제어부(12)는 제1,제2 D/A변환기(8),(9)에 각각 제1,제2 디지털 신호를 보내도록 버퍼(10)와 연속 축차 레지스터(11)의 기능을 모두 포함할 수도 있다. 이 경우도 상기 여러 가지 실시예를 통해 당업자에 의해 용이하게 실현할 수 있다.

상술한 바로부터 알 수 있듯이 2비트씩 동시에 디지털 값이 확정되기 때문에, 적어도 2배의 속도향상을 가져올 수 있다. 더욱이 복수의 비교기를 사용함으로써 비교가 동시에 진행되는 것이기 때문에 확실하게 고속의 디지털화가 가능한 것이다. 물론 이 예는 예시적인 것이므로, 3비트 혹은 그 이상을 동시에 확정하도록 변경할 수 있다.

Claims (6)

1. 아날로그 신호를 대응하는 N 비트의 디지털 신호로 변환하는 A/D 변환기에 있어서,

   제1디지털신호를 입력받아 제1아날로그신호를 출력하는 제1 D/A 변환기와;

   제2디지털신호를 입력받아 제2아날로그신호를 출력하는 제2 D/A 변환기와;

   상기 제1,제2 D/A 변환기의 출력전위를 소정의 비율로 분할하여, 서로 다른 레벨을 갖는 복수의 기준신호를 출력하는 전위 분할부와;

   상기 복수의 기준신호와 입력 아날로그신호를 비교하는 복수의 비교부와;

   N비트중에서 소정의 예측비트값을 포함하는 제1디지털신호를 출력하고, 상기 각 비교부의 출력에 따라 상기 제1디지털신호의 예측비트값을 확정비트값으로 고정하며, 제1디지털신호의 확정비트값인 제2디지털신호를 상기 제2 D/A 변환기로 출력하는 제어부와;

   상기 제어부에서 제1디지털신호의 N비트의 소정 예측비트값이 모두 확정비트값으로 고정되면 최종 디지털신호를 출력하고, 일부만 확정비트값일 경우는 예측비트값과 확정비트값을 포함하는 제1디지탈신호를 상기 제1 D/A 변환기로 출력하는 연속 축차 레지스터로 구성된 것을 특징으로 하는 고속 아날로그/디지털 변환기
2. 제 1 항에 있어서, 상기 전위 분할부는 직렬로 접속된 적어도 3개의 저항으로 구성된 것을 특징으로 하는 고속 아날로그/디지털 변환기
3. 제 1 항에 있어서, 상기 제어부와 상기 제2 D/A변환기사이에 접속되어, 상기 제어부에서 출력된 제2 디지털 신호를 버퍼링하여 제2 D/A변환기로 제공하는 버퍼를 포함하여 구성된 것을 특징으로 하는 고속 아날로그/디지털 변환기
4. 제 1 항에 있어서, 상기 예측비트는 적어도 2비트인 것을 특징으로 하는 고속 아날로그/디지털 변환기
5. 제 1 항에 있어서, 상기 복수의 비교부는 적어도 3개인 것을 특징으로 하는 고속 아날로그/디지털 변환기
6. 제 5 항에 있어서, 상기 각 비교부의 출력이 '111'이면 상기 제어부는 예측 비트값을 확정 비트값으로 고정시키고 다음 하위 2비트를 '11'로 예측하고,

   '011'이면 상기 제어부는 예측 비트값을 '10'으로 바꾸어 확정 비트값으로 고정시키고, 다음 하위 2비트를 '11로 예측하며;

   '001'이면 상기 제어부는 예측 비트값을 '01'로 바꾸어 확정 비트값으로 고정시키고, 다음 하위 2비트를 '11'로 예측하고,

   '000'이면 상기 제어부는 예측비트값을 '00'으로 바꾸어 확정 비트값으로 고정시키고, 다음 하위 2비트를 '11'로 예측하게 구성된 것을 특징으로 하는 고속 아날로그/디지털 변환기