JPH11154866A - 逐次比較型ａｄ変換器 - Google Patents

Abstract

(57)【要約】 【目的】 ｎ−ｂｉｔ分解能を有する逐次比較型ＡＤ変
換器にて、連続変換を行う場合、２回目以降の変換の際
の比較回数を減らし、変換時間を短縮する。 【構成】 変換結果レジスタ→逐次比較レジスタにフィ
ードバックバス２４〜３０を設け、その途中にフィード
バックｂｉｔセレクタ２０４を設ける。また、フィード
バックｂｉｔ数ｎ’の選択や、変換時間短縮モードへの
切り替えを行うためのレジスタ２０１を設ける。さら
に、サンプリング入力の変動が小さいことを確認するた
めの下限・上限チェックコントローラ２０３を設ける。
これらのブロックを、従来型の逐次比較型ＡＤ変換器に
追加することにより、連続変換を行う場合の２回目以降
の変換時に、前回の変換結果のうちの上位ｎ’−ｂｉｔ
を流用出来るようになり、比較回数を通常変換モードの
際のｎ回から（ｎ−ｎ’＋２）回に減らして、変換時間
を短縮できるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、逐次比較型ＡＤ変
換器に関するものである。

【０００２】

【従来の技術】従来の逐次比較型ＡＤ変換器は図４のよ
うな構成となっている。すなわち、図において、従来の
逐次比較型ＡＤ変換器は、サンプリング入力２を保持す
るＳＨ回路１０５（サンプル＆ホールド回路）と、サン
プリング入力２とＤＡＣ出力３とを比較するための比較
器１０６と、ＤＡＣ出力３を発生させるためのＤＡ変換
器１０４（ＤＡＣ）と、変換途中の結果を一時的に格納
する逐次比較レジスタ１０３（ＳＡＲ）と、変換終了
後、結果を格納するＡＤ変換結果レジスタ１０７（ＡＤ
ＣＲ）と、ＡＤ変換の各種設定を行うＡＤモードレジス
タ１０１（ＡＤＭ）と、そして各々のブロックのタイミ
ングを制御するＡＤコントローラ１０２との各ユニット
により構成されている。この変換器を用いた変換のフロ
ーチャートを図５に示す。以下、図によって、変換動作
について説明する。

【０００３】まず、ＡＤＭ１０１に変換速度やアナログ
入力チャネル選択等の変換条件が設定される（Ｓ₁）。
その後、サンプリング入力２がＳＨ回路１０５に一定時
間サンプリングされる（Ｓ₂）。

【０００４】サンプリング入力は、図６のように〔１０
００００１０〕と〔１０００００１１〕の間に相当する
アナログ値が入力されているとする。その後、ＳＡＲ初
期化信号１がアクティブになり、比較動作が開始される
（Ｓ₃）。

【０００５】ＳＡＲ１０３は〔１０００００００〕にな
り、この値がＤＡＣ１０４に入力される。これにより基
準電圧（ＶＲＥＦ）の半分に相当する電圧である０．５
ＶＲＥＦがＤＡＣ出力３として比較器１０６に入力さ
れ、サンプリング入力２と比較される（Ｓ₄）。比較の
結果、ＤＡＣ出力３＞サンプリング入力２の場合、ＳＡ
Ｒ７が０に確定され、逆にＤＡＣ出力３＜サンプリング
入力２の場合、ＳＡＲ７は１に確定する。今の場合はＳ
ＡＲ７は１に確定している。ここまでが比較１回分に相
当する動作である。

【０００６】次にＳＡＲ１０３は図６のように〔１１０
０００００〕になり、上記のように比較された後、ＳＡ
Ｒ６を確定する。このような比較を計８回繰り返すこと
により、各ｂｉｔを上位から順次確定してゆき、図６の
ようにＳＡＲ１０３は〔１０００００１０〕に確定す
る。その後、ＡＤＣＲ−ＷＲＩＴＥ信号５がアクティブ
になり、変換結果がＡＤＣＲに格納される（Ｓ₅）。そ
の後、再びサンプリング入力２がＳＨ回路１０５に保持
され、ＳＡＲ初期化信号１がアクティブになり、２回目
の変換が行われる。このようにして、８回の比較を要す
る変換動作が繰り返されていく。

【０００７】

【発明が解決しようとする課題】ところで、逐次比較型
ＡＤ変換器は、他の方式のＡＤ変換器に比べて、その構
造上ｎ−ｂｉｔ分解能の場合、ｎ回の比較を行う必要が
あり、変換時間が長くなるのが欠点である。

【０００８】通常、逐次比較型ＡＤ変換器では、変換時
間に比べて非常に長い時間でしか変化しないような物理
量に対し、数回連続で変換を行い、それぞれの平均値を
最終的な結果として用いることが多い。図６に示すよう
に８ｂｉｔ分解能を有するＡＤ変換器の場合、１回目の
変換時には８回の比較が必要である。しかしサンプリン
グ入力がほとんど変化していない２回目以降の変換時に
も８回の比較を行っており、無駄な変換時間を費やして
いると言える。

【０００９】本発明の目的は、比較回数を減らして変換
時間を短縮した逐次比較型ＡＤ変換器を提供することに
ある。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、本発明による逐次比較型ＡＤ変換器においては、ｎ
−ｂｉｔ分解能を有する逐次比較型ＡＤ変換器であっ
て、変換時間短縮モードを有し、変換時間短縮モード
は、連続変換の際の２回目以降の比較回数を通常の変換
モードのｎ（ｎ＝１，２，…ｎ）から〔ｎ−ｎ’＋２〕
回（但しｎ’＝ｎ−１のときは比較回数２回）に削減す
るモードである。

【００１１】また、変換時間短縮モードレジスタを有
し、変換時間短縮モードレジスタは、ｎ−ｂｉｔ分解能
を有する逐次比較型ＡＤ変換器を変換時間短縮モードへ
切替え、変換結果を逐次比較型ＡＤ変換器に備えたＡＤ
変換結果レジスタから逐次比較レジスタへフィードバッ
クするときの上位ｂｉｔ数ｎ’（３≦ｎ’≦ｎ−１）の
設定を行うものである。

【００１２】また、フィードバックｂｉｔセレクタを有
し、フィードバックｂｉｔセレクタは、フィードバック
するｂｉｔを変換時間短縮モードレジスタの設定通りに
切り替えるものである。

【００１３】また、下限・上限チェックコントローラを
有し、下限・上限チェックコントローラは、サンプリン
グ入力の変動が小さいことを確認するために下限〔ｂ
ｎ，ｂｎ−１・・・ｂｎ−ｎ’，０，０・・・０〕と上
限〔ｂｎ，ｂｎ−１・・・ｂｎ−ｎ’，１，１・・・
１〕に相当するアナログ値とサンプリング入力をそれぞ
れ比較し、その結果、サンプリング入力が下限と上限の
間に収まっていれば下位〔ｎ−ｎ’〕ｂｉｔのみの比較
を行って変換結果を確定させ、収まっていない場合は一
時的に通常変換モードに復帰させて１回通常変換を行わ
せ、その後再び変換時間短縮モードに戻すという動作を
行わせるものである。

【００１４】また、ｎ−ｂｉｔ分解能を有する逐次比較
型ＡＤ変換器であって、変換時間短縮モードレジスタ
と、ＳＡＲ初期化信号制御回路と、フィードバックパス
と、フィードバックｂｉｔセレクタと、下限・上限チェ
ックコントローラとを有し、変換時間短縮モードレジス
タは、フィードバックｂｉｔ数ｎ’（３≦ｎ’≦７）の
選択及び変換時間短縮モードの切替えを行うものであ
り、ＳＡＲ初期化信号制御回路は、ＳＡＲ初期化信号を
有効にするか無効にするかを切替えるものであり、フィ
ードバックパスは、ＡＤ変換結果レジスタから逐次比較
レジスタへ変換結果をフィードバックするものであり、
フィードバックｂｉｔセレクタは、フィードバックする
ｂｉｔを変換時間短縮モードレジスタの設定通りに切り
替えるトランスファー群からなり、下限・上限チェック
コントローラは、サンプリング入力の変動が小さいこと
を確認するものである。

【００１５】

【発明の実施の形態】以下に本発明の実施の形態を図１
によって説明する。

【００１６】図１は、本発明の一実施形態を示す逐次比
較型ＡＤ変換器のブロック図である。図１の逐次比較型
ＡＤ変換器は、図４に示す従来例の逐次比較型ＡＤ変換
器に、変換時間短縮モードを実現するためのＡＤＣＭ２
０１と、フィードバックｂｉｔセレクタ２０４と、下限
・上限チェックコントローラ２０３との各ブロックとフ
ィードバックパス２４〜３０と、ＳＡＲ初期化信号制御
回路２０２と、下限・上限チェックモード引き込みスイ
ッチ２０５とを追加したものである。各追加ブロックの
構成と動作を以下に示す。

【００１７】ＡＤＣＭ２０１は、４ｂｉｔレジスタであ
り、フィードバックｂｉｔ選択フラグ（ｂｉｔ３〜ｂｉ
ｔ１）と、変換時間短縮モードフラグ（ｂｉｔ０）によ
り構成される。ＡＤＣＭのｂｉｔ構成について表１に示
す。

【００１８】

【表１】

【００１９】フィードバックｂｉｔセレクタ２０４は、
トランスファ群１６〜１９と２０〜２３とから成る。Ａ
ＤＣＭ２０１のフィードバックｂｉｔ選択フラグによ
り、ｎ’＝６が選択された場合には、トランスファ１６
〜１８がＯＮになり、トランスファ１９がＯＦＦ、トラ
ンスファ２０〜２２がＯＦＦで、トランスファ２３がＯ
Ｎになる。これにより、ＡＤＣＲ１０７のｂｉｔ７〜ｂ
ｉｔ２がＳＡＲ１０３’にフィードバックされることに
なる。ＡＤＣＲ１０７のｂｉｔ１、ｂｉｔ０はフィード
バックされず、ＳＡＲ１、ＳＡＲ０には下限・上限チェ
ックコントローラ２０３により、０（下限チェック時）
または１（上限チェック時）が設定される。

【００２０】下限・上限チェックコントローラ２０３
は、下限・上限チェックモードスイッチ２０５内のトラ
ンスファ３１をＯＦＦ、トランスファ３３をＯＮにし
て、比較器出力４を信号３４を通じて自分自身に取り込
むことにより判定を行う。下限・上限チェックにより、
サンプリング入力２が下限と上限の間に収まっていれ
ば、次のフローである下位ｂｉｔの比較に移行させる。
逆に下限と上限の間に収まっていなければ、判定ＮＧ信
号３５をＨにし、ＳＡＲ初期化信号制御回路２０２によ
り、ＳＡＲ初期化信号１をアクティブにする。

【００２１】以下に変換時間短縮モードにおける動作を
述べる。動作フローは図２に従う。まずＡＤＣＭ２０１
とＡＤＭ１０１のレジスタの設定を行う（Ｓ₁₁）。ＡＤ
ＣＭ２０１の変換時間短縮モードフラグに１を設定する
と、ＳＡＲ初期化信号制御回路２０２により変換時間短
縮モードの待機状態になる。フィードバックｂｉｔ選択
フラグはｎ’＝６になるように設定する。

【００２２】次にＡＤＭ１０１を設定した後、一定時間
サンプリングが行われる（Ｓ₁₂）。サンプリング入力
は、図３のように〔１０００００１０〕と〔１００００
０１１〕の間に相当するアナログ値が入力されていると
する。その後ＳＡＲ初期化信号１’がアクティブになり
（Ｓ₁₃）、比較動作が開始される（Ｓ₄）。図３に示す
ように〔１０００００００〕から〔１０００００１１〕
まで計８回の比較が行われ（Ｓ₁₄）、ＳＡＲが〔１００
０００１０〕に確定すると、ＡＤＣＲ−ＷＲＩＴＥ信号
５がアクティブになり、ＡＤＣＲに変換結果が変換結果
が格納される（Ｓ₁₅）。

【００２３】ここまでが１回目の変換であり、これは従
来型の逐次比較型ＡＤ変換の場合と同じである。これ以
後２回目の変換動作が開始する。ＡＤＣＲ−ＷＲＩＴＥ
信号５がアクティブになると、ＳＡＲ初期化信号制御回
路２０２により、信号１５がＨになり、ＳＡＲ初期化信
号１’が無効化される（Ｓ₁₆）。

【００２４】次に変換結果のフィードバックが行われる
（Ｓ₁₇）。これは前記フィードバックｂｉｔセレクタの
説明のところで述べたように、ＡＤＣＲ１０７の上位６
ｂｉｔ〔１０００００＊＊〕が、フィードバックパス２
４〜２９を通じて、ＳＡＲ１０３’にフィードバックさ
れる。この時、ＳＡＲ１０３’の下位２ｂｉｔ、ＳＡＲ
１，ＳＡＲ０が下限・上限チェックコントローラ２０３
により、０に設定される。

【００２５】よってＳＡＲ１０３’には、下限として
〔１０００００００〕が設定される。次にサンプリング
（Ｓ₁₈）が行われ、サンプリング入力がＳＨ回路１０５
に保持される。図３のようにサンプリング入力は１回目
の変換時と比べてほとんど変動していないとする。

【００２６】次に下限チェックが行われる（Ｓ₁₉）。下
限チェックは、サンプリング入力２と下限である〔１０
００００００〕に相当するＤＡＣ出力３が比較器にて比
較され、その比較器出力４が下限・上限チェックモード
スイッチにより、下限・上限チェックコントローラ２０
３に取り込まれることにより行われる。判定はサンプリ
ング入力２＞ＤＡＣ出力３であればＰＡＳＳであり、上
限チェックを行うためにＳＡＲ１，ＳＡＲ０を１に設定
する。つまりＳＡＲ１０３’には上限として〔１０００
００１１〕が設定される。上限チェックも同様に比較が
行われ（Ｓ₂₀）、判定される。下限・上限チェックに両
方ともＰＡＳＳした場合、下位２ｂｉｔの比較に移行す
る（Ｓ₂₂）。

【００２７】図３のように比較は〔１０００００１０〕
と〔１０００００１１〕で２回行われ、変換結果は確定
する。この場合、比較回数は図３のように全部で４回済
むことになり、通常変換モード時の半分になる。

【００２８】下限・上限チェックにて判定ＮＧの場合を
考える。下限チェックでサンプリング入力２＜ＤＡＣ出
力３であると、判定ＮＧ信号３５がアクティブになり、
一時的にＳＡＲ初期化信号１’を有効にする。これによ
り、ＳＡＲ１０３’が初期化され、変換時間短縮モード
を一旦抜けて８回比較の変換を１回だけ行う。その後は
変換時間短縮モードに復帰する。

【００２９】下限・上限チェックを行う理由は、上位６
ｂｉｔをフィードバックした場合、変換結果が〔１００
０００００〕〜〔１０００００１１〕の間であることを
予測していることになるがサンプリング入力２が１回目
の変換時に比べて大きく変動してしまった場合には、正
しい変換結果が得られなくなってしまうからである。

【００３０】ここまではｎ＝８、ｎ’＝６の場合につい
て説明してきたが、もしｎ’＝７（つまりｎ’＝ｎ−
１）であれば（Ｓ₂₁）、下限・上限チェックにＰＡＳＳ
すれば、変換結果は確定してしまうことになり、下位１
ｂｉｔの比較は必要ないため、図２のフローチャートに
はｎ’＝ｎ−１の場合を特別な場合として、分岐するフ
ローにしている。この場合、表１に示す通り、ＡＤＣＭ
２０１のｂｉｔ３に１が設定されており、この情報が信
号３６を通じて下限・上限チェックコントローラ２０３
に伝えられる。そして、上限チェックが終了した時点で
信号３７がアクティブになり、ＡＤコントローラ１０２
に変換終了が伝わる。

【００３１】また、ＡＤＣＲ１０７の上位３ｂｉｔを強
制的にＳＡＲ１０３’へフィードバックしている理由
は、上位２ｂｉｔのみをフィードバックする場合、比較
の回数は下限、上限チェックの２回に加えて下位６ｂｉ
ｔ分の比較が６回必要であるために、計８回の比較が必
要になり、通常変換モード時と比較回数が変わらなくな
り、変換時間短縮モードを用いるメリットがなくなるか
らである。

【００３２】変換時間短縮モードを解除する時は、ＡＤ
ＣＭ２０１の変換時間短縮モードフラグに０を設定する
ことでＳＡＲ初期化信号制御回路２０２により、ＳＡＲ
初期化信号１’が有効になり、通常変換モードに移行す
る。

【００３３】

【発明の効果】本発明によれば、ｎ−ｂｉｔ分解能を有
する逐次比較型ＡＤ変換器にて、変換時間短縮モード
で、フィードバックｂｉｔ数ｎ’を設定することによ
り、連続変換の際の２回目以降の変換時の比較回数を通
常変換モード時のｎ回から〔ｎ−ｎ’＋２〕回に減らす
ことが出来、変換時間の短縮が可能（ｎ’＝ｎ−１のと
きは下限・上限チェックのみで変換結果が確定してしま
うため比較回数は２回で済む）となる。

【図面の簡単な説明】

【図１】本発明の変換時間短縮モードを有する逐次比較
型ＡＤ変換器のブロック図である。

【図２】変換時間短縮モード時の変換動作のフローチャ
ートである。

【図３】変換時間短縮モードにおける変換時のＳＡＲ
（逐次比較型レジスタ）の変化の様子と比較回数を表し
た図である。

【図４】従来の逐次比較型ＡＤ変換器におけるブロック
図である。

【図５】同上フローチャートである。

【図６】同上ＳＡＲの変化と比較回数を表した図であ
る。

【符号の説明】

１ ＳＡＲ初期化信号 １’ ＳＡＲ初期化信号（変換時間短縮モード時） ２ サンプリング入力 ３ ＤＡＣ出力 ４ 比較器出力 ５ ＡＤＣＲ−ＷＲＩＴＥ信号 １１ 変換時間短縮モード信号 １６ トランスファ（ｂｉｔ４） １７ トランスファ（ｂｉｔ３） １８ トランスファ（ｂｉｔ２） １９ トランスファ（ｂｉｔ１） ２０ トランスファ（ｂｉｔ４） ２１ トランスファ（ｂｉｔ３） ２２ トランスファ（ｂｉｔ２） ２３ トランスファ（ｂｉｔ１） ２４ フィードバックパス（ｂｉｔ７） ２５ フィードバックパス（ｂｉｔ６） ２６ フィードバックパス（ｂｉｔ５） ２７ フィードバックパス（ｂｉｔ４） ２８ フィードバックパス（ｂｉｔ３） ２９ フィードバックパス（ｂｉｔ２） ３０ フィードバックパス（ｂｉｔ１） ３１ 下限・上限チェックモード引き込み信号 ３２ トランスファ ３３ トランスファ ３５ 判定ＮＧ信号 １０１ ＡＤモードレジスタ（ＡＤＭ） １０２ ＡＤコントローラ １０３ 逐次比較レジスタ（通常変換モード時） １０３’ 逐次比較レジスタ（変換時間短縮モード時） １０４ ＤＡ変換器（ＤＡＣ） １０５ サンプル＆ホールド回路（ＳＨ回路） １０６ 比較器 １０７ ＡＤ変換結果レジスタ（ＡＤＣＲ） ２０１ 変換結果短縮モードレジスタ（ＡＤＣＭ） ２０２ ＳＡＲ初期化信号制御回路 ２０３ 下限・上限チェックコントローラ ２０４ フィードバックｂｉｔセレクタ ２０５ 下限・上限チェックモード引き込みスイッチ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ｎ−ｂｉｔ分解能を有する逐次比較型Ａ
   Ｄ変換器であって、変換時間短縮モードを有し、 変換時間短縮モードは、連続変換の際の２回目以降の比
   較回数を通常の変換モードのｎ（ｎ＝１，２，…ｎ）か
   ら〔ｎ−ｎ’＋２〕回（但しｎ’＝ｎ−１のときは比較
   回数２回）に削減するモードであることを特徴とする逐
   次比較型ＡＤ変換器。
2. 【請求項２】 変換時間短縮モードレジスタを有し、 変換時間短縮モードレジスタは、ｎ−ｂｉｔ分解能を有
   する逐次比較型ＡＤ変換器を変換時間短縮モードへ切替
   え、変換結果を逐次比較型ＡＤ変換器に備えたＡＤ変換
   結果レジスタから逐次比較レジスタへフィードバックす
   るときの上位ｂｉｔ数ｎ’（３≦ｎ’≦ｎ−１）の設定
   を行うものであることを特徴とする請求項１に記載の逐
   次比較型ＡＤ変換器。
3. 【請求項３】 フィードバックｂｉｔセレクタを有し、 フィードバックｂｉｔセレクタは、フィードバックする
   ｂｉｔを変換時間短縮モードレジスタの設定通りに切り
   替えるものであることを特徴とする請求項１又は２に記
   載の逐次比較型ＡＤ変換器。
4. 【請求項４】 下限・上限チェックコントローラを有
   し、 下限・上限チェックコントローラは、サンプリング入力
   の変動が小さいことを確認するために下限〔ｂｎ，ｂｎ
   −１・・・ｂｎ−ｎ’，０，０・・・０〕と上限〔ｂ
   ｎ，ｂｎ−１・・・ｂｎ−ｎ’，１，１・・・１〕に相
   当するアナログ値とサンプリング入力をそれぞれ比較
   し、その結果、サンプリング入力が下限と上限の間に収
   まっていれば下位〔ｎ−ｎ’〕ｂｉｔのみの比較を行っ
   て変換結果を確定させ、収まっていない場合は一時的に
   通常変換モードに復帰させて１回通常変換を行わせ、そ
   の後再び変換時間短縮モードに戻すという動作を行わせ
   るものであることを特徴とする請求項１、２又は３に記
   載の逐次比較型ＡＤ変換器。
5. 【請求項５】 ｎ−ｂｉｔ分解能を有する逐次比較型Ａ
   Ｄ変換器であって、変換時間短縮モードレジスタと、Ｓ
   ＡＲ初期化信号制御回路と、フィードバックパスと、フ
   ィードバックｂｉｔセレクタと、下限・上限チェックコ
   ントローラとを有し、 変換時間短縮モードレジスタは、フィードバックｂｉｔ
   数ｎ’（３≦ｎ’≦７）の選択及び変換時間短縮モード
   の切替えを行うものであり、 ＳＡＲ初期化信号制御回路は、ＳＡＲ初期化信号を有効
   にするか無効にするかを切替えるものであり、 フィードバックパスは、ＡＤ変換結果レジスタから逐次
   比較レジスタへ変換結果をフィードバックするものであ
   り、 フィードバックｂｉｔセレクタは、フィードバックする
   ｂｉｔを変換時間短縮モードレジスタの設定通りに切り
   替えるトランスファー群からなり、 下限・上限チェックコントローラは、サンプリング入力
   の変動が小さいことを確認するものであることを特徴と
   する逐次比較型ＡＤ変換器。