JP2013211611A - Ａ／ｄ変換回路及び電子機器 - Google Patents

Abstract

【課題】後段のデジタルフィルターを設けずに疑似的なオーバーサンプリングを可能にするＡ／Ｄ変換回路及び電子機器等を提供すること。
【解決手段】Ａ／Ｄ変換回路は、逐次比較における比較動作を行う比較回路１０と、逐次比較により更新される逐次比較用データＲＤＡを記憶する逐次比較レジスターＳＡＲを有する制御部２０と、逐次比較の結果に基づいて、出力データＤＯＵＴを出力する出力部４０と、を含む。制御部２０は、サンプリング動作からそのサンプリング動作の次のサンプリング動作までの間に、ｍビットのＡ／Ｄ変換動作を、複数回行う制御処理を行う。出力部４０は、複数回のＡ／Ｄ変換動作により得られた複数のｍビットデータに基づいて、ｍ＋ｊビットの出力データＤＯＵＴを出力する。
【選択図】 図２

Description

本発明は、Ａ／Ｄ変換回路及び電子機器等に関する。

従来から、アナログ信号をデジタルデータに変換するＡ／Ｄ変換回路として、逐次比較型のＡ／Ｄ変換回路が知られている。この逐次比較型のＡ／Ｄ変換回路は、比較回路と、逐次比較レジスターと、Ｄ／Ａ変換回路を備え、入力信号をサンプル・ホールドした信号を逐次比較動作によりＡ／Ｄ変換することでデジタルデータを出力する。このような逐次比較型のＡ／Ｄ変換回路の従来技術としては特許文献１等に開示される技術が知られている。

特開平８−３２１７７９号公報

さて、Ａ／Ｄ変換回路を高分解能化する技術としてオーバーサンプリングがあり、オーバーサンプリングを行うと量子化ノイズを低減できる等のメリットがある。しかしながら、後段のデジタルフィルター（例えばデシメーションフィルター）により群遅延を生じるため、例えば不定期に１回のサンプリングを行う用途には不向きである等の課題がある。

本発明の幾つかの態様によれば、後段のデジタルフィルターを設けずに疑似的なオーバーサンプリングを可能にするＡ／Ｄ変換回路及び電子機器等を提供できる。

本発明の一態様は、逐次比較における比較動作を行う比較回路と、前記逐次比較により更新される逐次比較用データを記憶する逐次比較レジスターを有する制御部と、前記逐次比較の結果に基づいて、出力データを出力する出力部と、を含み、前記制御部は、サンプリング動作から前記サンプリング動作の次のサンプリング動作までの間に、ｍビット（ｍは２以上の自然数）のＡ／Ｄ変換動作を複数回行う制御処理を行い、前記出力部は、前記複数回のＡ／Ｄ変換動作により得られた複数のｍビットデータに基づいて、ｍ＋ｊビット（ｊは自然数）の前記出力データを出力するＡ／Ｄ変換回路に関係する。

本発明の一態様によれば、サンプリング動作からそのサンプリング動作の次のサンプリング動作までの間に、ｍビットのＡ／Ｄ変換動作が複数回行われ、その複数回のＡ／Ｄ変換動作により得られた複数のｍビットデータに基づいて、ｍ＋ｊビットの出力データが出力される。これにより、後段のデジタルフィルターを設けずに疑似的なオーバーサンプリングを行うことが可能になる。

また本発明の一態様では、前記比較回路の比較ノードに接続され、前記逐次比較用データのＤ／Ａ変換を行うＤ／Ａ変換回路を含み、前記Ｄ／Ａ変換回路は、キャパシターアレイ部とスイッチアレイ部とを有し、前記制御部は、前記逐次比較用データの各ビットに対する前記キャパシターアレイ部のキャパシターの割り当てを、前記複数回のＡ／Ｄ変換動作の各回で変化させる制御を、前記スイッチアレイ部に対して行ってもよい。

このようにすれば、逐次比較用データの同一コードに対するキャパシターの割り当てを、Ａ／Ｄ変換動作の各回で変化させることができる。これにより、１回のサンプル・ホールドに対して、値が異なる複数のＡ／Ｄ変換データを得ることができる。

また本発明の一態様では、前記比較回路の比較ノードに接続され、前記逐次比較用データのＤ／Ａ変換を行うＤ／Ａ変換回路と、前記比較ノードに接続され、キャパシターアレイ部とスイッチアレイ部とを有する第２のＤ／Ａ変換回路と、を含み、前記制御部は、前記複数回のＡ／Ｄ変換動作の各回で異なるスイッチ制御を、前記第２のＤ／Ａ変換回路のスイッチアレイ部に対して行ってもよい。

このようにすれば、第２のＤ／Ａ変換回路のスイッチアレイ部に対するスイッチ制御を変化させることができ、１回のサンプル・ホールドに対して、値が異なる複数のＡ／Ｄ変換データを得ることができる。

また本発明の一態様では、前記制御部は、前記複数回のＡ／Ｄ変換動作の各回で異なるコードデータを生成するコードデータ生成部を有し、前記コードデータに基づいて前記第２のＤ／Ａ変換回路のスイッチアレイ部に対するスイッチ制御を行い、前記第２のＤ／Ａ変換回路は、前記制御部によるスイッチ制御により前記コードデータのＤ／Ａ変換を行ってもよい。

このようにすれば、Ａ／Ｄ変換動作の各回で異なるコードデータを生成することで、１回のサンプル・ホールドに対するＡ／Ｄ変換データを変化させることができる。

また本発明の一態様では、前記制御部は、前記逐次比較を行うデータ範囲を決める上限値及び下限値を、前記Ａ／Ｄ変換動作により得られたデータに基づいて更新してもよい。

このようにすれば、次回のＡ／Ｄ変換動作において逐次比較を行うデータ範囲を、Ａ／Ｄ変換動作により得られたデータに基づいて更新できる。これにより、逐次比較を行うデータ範囲を小さくすることが可能になる。

また本発明の一態様では、前記制御部は、前記次のＡ／Ｄ変換動作により得られるデータの予測値を含むデータ範囲の、前記上限値及び前記下限値を設定してもよい。

また本発明の一態様では、前記比較回路の比較ノードに接続され、前記逐次比較用データのＤ／Ａ変換を行うＤ／Ａ変換回路と、前記比較ノードに接続され、前記複数回のＡ／Ｄ変換動作の各回で異なるコードデータのＤ／Ａ変換を行う第２のＤ／Ａ変換回路と、を含み、前記制御部は、前記コードデータを生成するコードデータ生成部を有し、前記Ａ／Ｄ変換動作により得られたデータと、前記Ａ／Ｄ変換動作における前記コードデータと、前記次のＡ／Ｄ変換動作における前記コードデータとに基づいて、前記予測値を求めてもよい。

このようにすれば、１回のサンプル・ホールドに対して得られる複数のＡ／Ｄ変換データのうち、２回目以降のＡ／Ｄ変換データを予測し、逐次比較を行うデータ範囲を小さくできる。これにより、逐次比較に必要な時間を短縮できる。

また本発明の一態様では、前記出力データを出力してから、前記次のサンプリング動作までの間、ディセーブル状態又は低消費電力モードに設定されてもよい。

このようにすれば、出力データを出力してから次のサンプリング動作までの間、Ａ／Ｄ変換回路をディセーブル状態又は低消費電力モードに設定できるので、Ａ／Ｄ変換回路を低消費電力化できる。

また本発明の他の態様は、上記のいずれかに記載されたＡ／Ｄ変換回路を含む電子機器に関係する。

比較例のＡ／Ｄ変換回路が行うオーバーサンプリング動作を表したタイミングチャート。 本実施形態のＡ／Ｄ変換回路の基本構成例。 本実施形態のＡ／Ｄ変換回路の動作を表したタイミングチャート。 本実施形態のＡ／Ｄ変換回路の詳細な構成例。 本実施形態のＡ／Ｄ変換回路の動作を表したタイミングチャート。 図６（Ａ）は、通常のオーバーサンプリングを行った場合のシミュレーション結果。図６（Ｂ）は、本実施形態の疑似的なオーバーサンプリングを行った場合のシミュレーション結果。 変換予測処理についての説明図。 変換予測処理を行う場合のＡ／Ｄ変換動作のフローチャート。 変換予測処理を行う場合のＡ／Ｄ変換動作のタイミングチャート。 変換予測範囲の幅に対する逐次比較のサイクル数の特性。 図１１（Ａ）〜図１１（Ｃ）は、コードシフト手法についての説明図。 本実施形態のＤ／Ａ変換回路の詳細な構成例。 本実施形態の動作説明図。 第１のキャパシターアレイ部、第１のスイッチアレイ部、ＤＥＭ制御部の詳細な構成例。 図１５（Ａ）、図１５（Ｂ）は入力デジタルデータの各ビットへのキャパシターの割り当て手法の説明図。 図１６（Ａ）、図１６（Ｂ）も入力デジタルデータの各ビットへのキャパシターの割り当て手法の説明図。 全差動型のＤ／Ａ変換回路の詳細な構成例。 本実施形態の電子機器の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．本実施形態の比較例
まず、本実施形態の比較例として、通常のオーバーサンプリングを行うＡ／Ｄ変換回路について説明する。図１は、比較例のＡ／Ｄ変換回路が行う１６倍のオーバーサンプリング動作を模式的に表したタイミングチャートである。

図１に示すように、比較例のＡ／Ｄ変換回路は、入力電圧を一定の間隔で連続的にサンプル・ホールド（Ｓ／Ｈ）し、１回のサンプル・ホールドに対して１回のＡ／Ｄ変換動作を行う。Ａ／Ｄ変換で得られるデータは、１４ビットのデータである。後段のデジタルフィルター（デシメーションフィルター）は、この１４ビットのデータを受けて、１６回のサンプリングにつき１回のレートで、最終的な１６ビットの出力データＤＦＱ１、ＤＦＱ２、・・・を出力する。

このようなＡ／Ｄ変換回路が有効な出力データを得るためには、入力電圧を一定の間隔でサンプリングし続ける必要がある。例えば、サンプリングを開始してから最初に有効データが出力されるまでには、デジタルフィルターの群遅延分の時間が必要である。そのため、少なくとも１つの有効データを得るためには、サンプリング開始から群遅延分の時間、入力電圧を一定の間隔でサンプリングし続けなければならない。即ち、１回だけ入力電圧をサンプリングして１つの出力データを得る（以下では適宜、ワンショットのＡ／Ｄ変換と呼ぶ）という使い方は不可能ということである。

例えば温度センサーなど、センサー出力の変化が比較的緩やかなセンサーでは、センサー出力を不定期にＡ／Ｄ変換すればよいという用途が考えられる。このような用途では、１回のサンプリングで１つの出力データが得られることが理想であり、上記比較例のＡ／Ｄ変換回路は不向きである。比較例のＡ／Ｄ変換回路でワンショットのＡ／Ｄ変換を実現する手法として、Ａ／Ｄ変換後の１４ビットデータを出力データとすることが考えられるが、オーバーサンプリングを行った場合に比べて出力データのビット数が異なる上、ビット数が減った分当然のことながら分解能が低下してしまう。

２．Ａ／Ｄ変換回路の基本構成
そこで本実施形態では、１回のサンプリング動作に対して複数回のＡ／Ｄ変換動作を行い、１つのｍ＋ｊビットデータ（ｍは２以上の自然数、ｊは自然数）を出力することで、ワンショットのＡ／Ｄ変換を実現する。なお以下ではｍ＝１４ビット、ｍ＋ｊ＝１６ビットであり、１回のサンプリング当たり１６回のＡ／Ｄ変換動作を行う場合を例に説明するが、本実施形態はこれに限定されない。即ち、１回のサンプリング当たりのＡ／Ｄ変換動作は任意のｋ回（ｋは２以上の自然数）であり、ｍ＋ｊが、ｋ倍のオーバーサンプリングを行った場合の出力データのビット数に相当すればよい。

図２に、本実施形態のＡ／Ｄ変換回路の基本構成例を示す。図２のＡ／Ｄ変換回路は、比較回路１０、制御部２０、Ｓ／Ｈ（サンプル・ホールド）回路３０、出力部４０、Ｄ／Ａ変換回路ＤＡＣを含む。なお、本実施形態のＡ／Ｄ変換回路は図２の構成に限定されず、その一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば図１２で後述する構成例のように、Ｓ／Ｈ回路３０の構成要素を省略し、Ｄ／Ａ変換回路ＤＡＣに入力信号ＶＩＮのサンプル・ホールド機能を持たせてもよい。

Ｓ／Ｈ回路３０は、Ａ／Ｄ変換の対象となる入力信号ＶＩＮをサンプル・ホールドする回路である。なお電荷再分配型の場合にはＳ／Ｈ回路３０の機能はＤ／Ａ変換回路により実現できる。

Ｄ／Ａ変換回路ＤＡＣは、制御部２０からの逐次比較用データＲＤＡのＤ／Ａ変換を行い、逐次比較用データＲＤＡに対応したアナログ信号のＤ／Ａ出力信号ＤＱを出力する。例えば、Ｄ／Ａ変換回路ＤＡＣは、キャパシターアレイを用いた電荷再分配型であってもよいし、その一部がラダー抵抗型であってもよい。

比較回路１０は、コンパレーターにより実現され、例えば信号ＳＩＮと信号ＤＱの比較処理を行う。例えば、コンパレーターはラッチ型コンパレーターである。比較回路１０は、入力信号ＶＩＮのサンプリング信号ＳＩＮとＤ／Ａ出力信号ＤＱとを比較する処理を行う。具体的には、比較回路１０は、第１の入力端子に入力されるサンプリング信号ＳＩＮと第２の入力端子に入力されるＤ／Ａ出力信号ＤＱを比較する。なお、電荷再分配型（例えば図１２）の場合等では、比較回路１０は、サンプリング信号ＳＩＮとＤ／Ａ出力信号ＤＱの差分信号と、基準信号（例えばグランド電圧）と、を比較する処理を行ってもよい。また、差動型（例えば図１７）の場合には、比較回路１０は、ＳＩＮとＤＱの差分信号の正信号及び負信号を比較する処理を行ってもよい。

制御部２０は、逐次比較レジスターＳＡＲ（Successive Approximation Register）を有し、逐次比較用データＲＤＡをＤ／Ａ変換回路ＤＡＣに対して出力する。逐次比較レジスターＳＡＲは、比較回路１０からの比較結果信号ＣＰＱによりそのレジスター値が設定されるレジスターである。例えば比較回路１０が、ＭＳＢのビットからＬＳＢのビットに至るまでの逐次比較処理を行った場合に、各ビットにおける比較処理結果（「１」、「０」）が、逐次比較レジスターＳＡＲの各レジスター値として記憶される。制御部２０は、逐次比較用データＲＤＡのＬＳＢビットまで逐次比較が終了すると、その逐次比較用データＲＤＡを、１４ビット（広義にはｍビット）のＡ／Ｄ変換データＱＤＡとして出力する。

また制御部２０は、Ａ／Ｄ変換回路の各回路ブロックの制御処理を行う。例えば、１回のサンプル・ホールドにつき１６回（広義にはｋ回）のＡ／Ｄ変換動作を行う制御処理を、各回路ブロックに対して行う。あるいは、制御部２０は、Ａ／Ｄ変換動作において、Ｄ／Ａ変換回路ＤＡＣに含まれるスイッチ素子（例えば図１２のスイッチアレイ５１〜５３）のオン・オフ制御を行う。

ここでＡ／Ｄ変換動作とは、逐次比較の開始からＡ／Ｄ変換データＱＤＡの出力までの一連の動作であり、１つのＡ／Ｄ変換データＱＤＡを得る動作が１回のＡ／Ｄ変換動作である。

出力部４０は、１回のサンプル・ホールドに対する１６回のＡ／Ｄ変換動作で得られた１６個のＡ／Ｄ変換データＱＤＡに基づいて、１６ビット（広義にはｍ＋ｊビット）の出力データＤＯＵＴを出力する。具体的には、出力部４０は、１６個のＡ／Ｄ変換データＱＤＡに対して移動平均処理を行い、その移動平均処理の結果を出力データＤＯＵＴとして出力する。

図３に、本実施形態のＡ／Ｄ変換回路の動作を表したタイミングチャートを示す。図３に示すように、制御部２０は、Ｓ／Ｈ回路３０がサンプル・ホールドしたサンプリング信号ＳＩＮ１に対して、１６回のＡ／Ｄ変換動作を行い、１６個のＡ／Ｄ変換データＱＤＡを出力する。

さて、１回のサンプル・ホールドに対して１６回のＡ／Ｄ変換動作を行うので、１６個のＡ／Ｄ変換データＱＤＡの期待値は同一となるはずである。期待値が同一であれば、１６個のＡ／Ｄ変換データＱＤＡの値がほぼ同一となってしまうので、出力データＤＯＵＴ１を１６ビットに拡張しても、ビット数の拡張に伴うＡ／Ｄ変換特性（例えばＳ／Ｎ）の向上は得られないと考えられる。

そこで本実施形態では、制御部２０が、Ｄ／Ａ変換回路ＤＡＣのスイッチ制御を行うための制御信号ＳＳＷを出力し、Ｄ／Ａ変換回路ＤＡＣは、この制御信号ＳＳＷに基づいて、Ａ／Ｄ変換動作の各回で異なるスイッチ制御を行う。即ち、仮にＡ／Ｄ変換動作の各回で同一のＡ／Ｄ変換データＱＤＡが得られる場合であっても、逐次比較におけるＤＡＣのスイッチのオン・オフ動作は、Ａ／Ｄ変換動作の各回で異なったものとなる。例えば本実施形態では、後述するように、ＤＥＭ（Dynamic Element Matching）やコードシフトによりスイッチ制御を変化させている。

出力部４０は、上記のようにして得られた１６個の値が異なるＡ／Ｄ変換データＱＤＡを順次ラッチし、その１６個のＡ／Ｄ変換データＱＤＡの移動平均値を求め、最終的な出力データＤＯＵＴ１を出力する。

本実施形態では、このような疑似的なオーバーサンプリングを行うことにより、オーバーサンプリングを行った場合と同等のＡ／Ｄ変換特性が期待できる。即ち、１つのサンプリング信号ＳＩＮ１に対して、値が異なる１６個のＡ／Ｄ変換データＱＤＡを得ることが可能となり、同一のＡ／Ｄ変換データＱＤＡが得られることを回避できる。また、真値のＡ／Ｄ変換データＱＤＡを中心としてバラツキが生じるようにスイッチ制御を変化させることで、１６個のＡ／Ｄ変換データＱＤＡを平均すると真値に近い値を得ることが可能である。

また、疑似的なオーバーサンプリングで得られた出力データＤＯＵＴ１は、１４ビットのＡ／Ｄ変換回路で１６倍のオーバーサンプリングを行った場合と同等の１６ビットのデータである。これにより、オーバーサンプリングを行った場合と同様の周辺回路をそのまま用いることが可能である。また、後段のデジタルフィルターが不要であるため、群遅延が生じず、ワンショットのＡ／Ｄ変換が可能になる。

３．Ａ／Ｄ変換回路の詳細な構成
図４に、本実施形態のＡ／Ｄ変換回路の詳細な構成例を示す。図４のＡ／Ｄ変換回路は、比較回路１０、制御部２０、Ｓ／Ｈ回路３０、出力部４０、第１のＤ／Ａ変換回路ＤＡＣ１、第２のＤ／Ａ変換回路ＤＡＣ２を含む。なお、図２で説明した構成要素と同一の構成要素については同一の符号を付し、適宜説明を省略する。

ここで、以下ではＡ／Ｄ変換回路がＤＥＭ制御及びコードシフトを行う場合を例に説明するが、本実施形態はこれに限定されず、例えばＤＥＭ制御及びコードシフトのうち一方のみを行ってもよい。コードシフトを行わない場合、コードデータ生成部９０と第２のＤ／Ａ変換回路ＤＡＣ２は省略される。

制御部２０は、逐次比較レジスターＳＡＲと、ＤＥＭのスイッチ制御を行うＤＥＭ制御部８０と、コードシフトを行うためのコードデータを生成するコードデータ生成部９０と、を含む。

ＤＥＭ制御部８０は、Ｄ／Ａ変換回路ＤＡＣ１のスイッチアレイに対して制御信号ＤＭＰを出力する。Ｄ／Ａ変換回路ＤＡＣ１は、ＤＥＭ制御部８０からの制御信号ＤＭＰに基づいて、逐次比較用データＲＤＡの上位側ビットの各ビットに対するキャパシターの割り当てを動的に変化させる。なお、ＤＥＭ制御の詳細については図１４等で後述する。

このようにキャパシターの割り当てを動的に変化させると、ユニットキャパシターの容量バラツキ（例えば製造バラツキ）が動的に分散される。これは、Ａ／Ｄ変換動作の各回で別個のＤ／Ａ変換回路を用いることに相当するため、同一のサンプリング信号ＳＩＮに対して値が異なる複数のＡ／Ｄ変換データＱＤＡを得ることが可能になる。また、ＤＥＭ制御により、Ａ／Ｄ変換回路のＩＮＬ（Integral Non Linearity）特性やＤＮＬ（Differential Non Linearity）特性を向上できる。

コードデータ生成部９０は、Ａ／Ｄ変換動作の各回で異なる値のコードデータＣＤＡを出力する。Ｄ／Ａ変換回路ＤＡＣ２は、コードデータＣＤＡのＤ／Ａ変換を行う。比較回路１０は、サンプリング信号ＳＩＮとコードデータＣＤＡのＤ／Ａ変換信号ＳＣＤとの加算信号ＳＡＤＤと、逐次比較用データＲＤＡのＤ／Ａ変換信号ＤＱとを比較する。Ａ／Ｄ変換信号ＱＤＡは、コードデータＣＤＡの分だけ大きい値となるので、制御部２０は、Ａ／Ｄ変換信号ＱＤＡからコードデータＣＤＡを減算し、最終的なＡ／Ｄ変換信号ＱＣとして出力する。出力部４０は、１６個のＡ／Ｄ変換信号ＱＣの平均値ＤＯＵＴを出力する。なお、コードシフトの詳細については図１１等で後述する。

コードシフトでは、サンプリング信号ＳＩＮに対して意図的にオフセット信号ＳＣＤが加算され、そのオフセット信号ＳＣＤによって逐次比較用データＲＤＡが変化する。このオフセット信号ＳＣＤをＡ／Ｄ変換動作の各回で変えることにより、Ｄ／Ａ変換回路ＤＡＣ１では、Ａ／Ｄ変換動作の各回で異なる逐次比較用データＲＤＡのＤ／Ａ変換を行うことになる。これにより、ＤＡＣ１の入力データに対するＤ／Ａ変換特性をシフトさせることと同等の効果が得られるため、同一のサンプリング信号ＳＩＮに対して値が異なる複数のＡ／Ｄ変換データＱＤＡを得ることが可能になる。また、コードシフトにより、Ａ／Ｄ変換回路のＩＮＬ特性やＤＮＬ特性を向上できる。

図５に、図４のＡ／Ｄ変換回路の動作を表したタイミングチャートを示す。図５に示すように、クロックＣＫ３の立ち上がりに同期してサンプル・ホールド動作が行われ、１６個のクロックＣＫ２の立ち上がりに同期して１６回のＡ／Ｄ変換動作が行われ、１４個のクロックＣＫ１の立ち上がりに同期して１４ビットの逐次比較が行われる。クロックＣＫ１〜ＣＫ３は、例えばシステムから供給されるシステムクロックに基づいて制御部２０が生成する。

具体的には、図５のＡ１に示すように、クロックＣＫ３の立ち上がりでサンプリング信号ＳＩＮ１がサンプル・ホールドされる。Ａ２に示すように、１個目のクロックＣＫ２の立ち上がりは、クロックＣＫ３の立ち上がりと同じタイミングである。この１個目のクロックＣＫ２の立ち上がりで１回目のＡ／Ｄ変換動作が開始され、Ａ３に示すように、ＤＥＭ制御信号ＤＥＭ１がＤ／Ａ変換回路ＤＡＣ１に入力され、Ａ４に示すように、コードデータＣＤＡ１がＤ／Ａ変換回路ＤＡＣ２に入力される。

Ａ５に示すように、１４個のクロックＣＫ１は、クロックＣＫ２の立ち上がりから次のクロックＣＫ２の立ち上がりまでの間に生成される。Ａ６に示すように１４個のクロックＣＫ１の立ち上がりで１４ビットの逐次比較用データＲＤＡが逐次比較される。逐次比較の間、Ｄ／Ａ変換回路ＤＡＣ１はＤＥＭ１に基づいてキャパシターの割り当てを行い、Ｄ／Ａ変換回路ＤＡＣ２はＣＤＡ１をＤ／Ａ変換した信号ＳＣＤを出力する。Ａ７に示すように、逐次比較用データＲＤＡの全ビットの比較が終了すると、１個目のＡ／Ｄ変換データＱＣ１が出力される。Ａ８に示すように、２個目のクロックＣＫ２の立ち上がりでＡ／Ｄ変換データＱＣ１がラッチされる。

以上の動作を、２〜１６個目のクロックＣＫ２の立ち上がりでＤＥＭ制御信号及びコードデータを変化させながら行い、２〜１６個目のＡ／Ｄ変換データＱＣ２〜ＱＣ１６を出力する。Ａ９に示すように、１６個目のＡ／Ｄ変換データＱＣ１６がラッチされるタイミングで、出力データＤＯＵＴ１が出力される。Ａ１０に示すように、クロックＣＫ３の立ち上がりで次のＡ／Ｄ変換動作を開始する。

例えば、図４の出力部４０は、下式（１）で表される移動平均フィルターにより出力データＤＯＵＴ１を求める。下式（１）において、“ｚ^−ｉ”は、クロックＣＫ２のｉ周期前に求められたＡ／Ｄ変換データＱＣを表し、“１”は最新のＡ／Ｄ変換データＱＣを表す。“ｚ^−ｉ”や“１”で表されるデータは、出力部４０の図示しないラッチ回路やレジスターに記憶される。下式（１）では、１６個の１４ビットデータを加算すると最大で１８ビットのデータとなり、それを４で除算（２ビットシフト）するので、１６ビットのＤＯＵＴが求められる。
ＤＯＵＴ＝（１＋ｚ^−１＋ｚ^−２＋・・・＋ｚ^−１５）／４ （１）

図６（Ａ）に、通常のオーバーサンプリングを行った場合のシミュレーション結果を示す。本実施形態の疑似的なオーバーサンプリングと比べるために、本実施形態と同じデータ出力レートにする理想間引きフィルターが後段に設けられると仮定し、本実施形態と同じ帯域となるように帯域制限してＡ／Ｄ変換特性を求めている。また、図６（Ｂ）に、本実施形態の疑似的なオーバーサンプリングを行った場合のシミュレーション結果を示す。

図６（Ａ）、図６（Ｂ）に示すように、通常のオーバーサンプリングに比べて、疑似的なオーバーサンプリングではＳＮＲ（Signal to Noise Ratio）や有効ビット数ＥＮＯＢが若干低下するものの、それほど大きくは低下せず、実用に耐えるレベルである。このように、例えばワンショットのＡ／Ｄ変換など、通常のオーバーサンプリングでは実現できない用途でも、疑似的なオーバーサンプリングを行うことにより実用的なＡ／Ｄ変換特性を得ることができる。

以上の実施形態によれば、図４に示すように、Ａ／Ｄ変換回路は、逐次比較における比較動作を行う比較回路１０と、逐次比較により更新される逐次比較用データＲＤＡを記憶する逐次比較レジスターＳＡＲを有する制御部２０と、逐次比較の結果（Ａ／Ｄ変換データＱＣ）に基づいて、出力データＤＯＵＴを出力する出力部４０と、を含む。図５で説明したように、制御部２０は、Ａ２に示すサンプリング動作からＡ１０に示す次のサンプリング動作までの間に、Ａ５〜Ａ７に示すｍビット（ｍは２以上の自然数。例えばｍ＝１４）のＡ／Ｄ変換動作を、複数回（例えば１６回）行う制御処理を行う。出力部４０は、複数回のＡ／Ｄ変換動作により得られた複数のｍビットデータＱＣ１〜ＱＣ１６に基づいて、ｍ＋ｊビット（ｊは自然数。例えばｍ＋ｊ＝１６）の出力データＤＯＵＴを出力する。

このようにすれば、疑似的なオーバーサンプリングを行うことが可能になり、後段のデジタルフィルターを省略できる。即ち、１回のサンプル・ホールドに対して得た複数のＡ／Ｄ変換データから、通常のオーバーサンプリングを行った場合と同一ビット数の出力データを得ることができる。これにより、ユーザーは、出力データを、通常のオーバーサンプリングを行った場合と同様に扱うことができ、利便性を低下させることがない。また、１回のサンプル・ホールドだけで１つの出力データを取得するワンショットのオーバーサンプリングが可能になる。

例えば、図３等で説明したように、制御信号ＳＳＷ（例えば図４のＤＭＰ、ＣＤＡ）によりＤ／Ａ変換回路のスイッチ制御を異ならせながら複数回のＡ／Ｄ変換動作を行うことで、同一サンプリング信号ＳＩＮに対して、値が異なる複数のＡ／Ｄ変換データを得ることができる。これにより、図６等で説明したように、通常のオーバーサンプリングに近いＡ／Ｄ変換特性を達成できる。

また本実施形態では、図４に示すように、Ａ／Ｄ変換回路は、逐次比較用データＲＤＡのＤ／Ａ変換を行うＤ／Ａ変換回路ＤＡＣ１を含む。Ｄ／Ａ変換回路ＤＡＣ１は、比較回路１０の比較ノード（後述する図１２の比較ノードＮＣ）に接続される。Ｄ／Ａ変換回路ＤＡＣ１は、キャパシターアレイ部（図１２のキャパシターアレイ部４１）とスイッチアレイ部（図１２のスイッチアレイ部５１）とを有する。図４等で説明したように、制御部２０は、複数回のＡ／Ｄ変換動作において、逐次比較用データＲＤＡの各ビット（後述する図１４〜図１６（Ｂ）のビット５〜ビット１０の各ビット）に対するキャパシターアレイ部のキャパシターの割り当てを動的に変化させる制御（即ちＤＥＭ制御）を、スイッチアレイ部に対して行う。

このようにすれば、逐次比較用データＲＤＡの同一コードに対するキャパシター（図１４のユニットキャパシター１Ｃ１〜１Ｃ１５、３Ｃ１〜３Ｃ１６）の割り当てを、Ａ／Ｄ変換動作の各回で変化させることができる。図４等で説明したように、ユニットキャパシターの容量値は、製造誤差等によりバラツキがあるため、同一サンプリング信号ＳＩＮに対して、値が異なる複数のＡ／Ｄ変換データを得ることができる。

また本実施形態では、図４に示すように、Ａ／Ｄ変換回路は第２のＤ／Ａ変換回路ＤＡＣ２を含む。第２のＤ／Ａ変換回路ＤＡＣ２は、比較回路１０の比較ノード（後述する図１２の比較ノードＮＣ）に接続され、キャパシターアレイ部（図１２のキャパシターアレイ部４３）とスイッチアレイ部（図１２のスイッチアレイ部５３）とを有する。図４等で説明したように、制御部２０は、複数回のＡ／Ｄ変換動作の各回で異なるスイッチ制御を、第２のＤ／Ａ変換回路ＤＡＣ２のスイッチアレイ部に対して行う。

具体的には、図４に示すように、制御部２０は、複数回のＡ／Ｄ変換動作の各回で異なるコードデータＣＤＡを生成するコードデータ生成部９０を有する。制御部２０は、コードデータＣＤＡに基づいて第２スイッチアレイ部（図１２のスイッチアレイ部５３）のスイッチ制御を行う。第２のＤ／Ａ変換回路ＤＡＣ２は、制御部２０によるスイッチ制御によりコードデータＣＤＡのＤ／Ａ変換を行う。

このようにすれば、図４等で説明したように、コードデータＣＤＡのＤ／Ａ変換信号ＳＣＤが変化するため、逐次比較用データＲＤＡ（比較コード）の値をＡ／Ｄ変換動作の各回で変化させることができる。比較動作を行うアナログ回路（Ｄ／Ａ変換回路ＤＡＣ１、比較回路１０）は静的な非線形性を有するため、比較コードが変化することにより、同一サンプリング信号ＳＩＮに対して、値が異なる複数のＡ／Ｄ変換データを得ることが可能になる。

４．変換予測処理
次に、本実施形態のＡ／Ｄ変換回路が行う変換予測処理について説明する。

通常の逐次比較シーケンスでは、毎回、フルスケールで逐次比較を行う。即ち、逐次比較用データＲＤＡのＭＳＢからＬＳＢまで全ビットについて順次比較していく。一方、本実施形態では、１つのサンプリング信号に対して１６回のＡ／Ｄ変換を行うため、２回目以降のＡ／Ｄ変換データの値を予測することが可能である。そこで、２回目以降の逐次比較シーケンスでは、フルスケールで変換を行わず、予測値に基づいた変換予測範囲で変換を行う。

具体的には、図７に示すように、入力電圧（入力信号）のフルスケールＶ_ＦＳに対して、Ａ／Ｄ変換データのフルスケール０〜１６３８３（２^１４−１）が対応している。１回目の逐次比較を行った結果、データＱＤ１（図４のＱＤＡに対応する）が得られたとする。データＱＤ１はコードデータＣＳ１だけコードシフトされており、２回目の逐次比較ではコードデータＣＳ２だけシフトされたデータが得られる。そのため、２回目の逐次比較で得られるデータを、ＱＤ２’＝ＱＤ１＋ＣＳ２−ＣＳ１であると予測する。この予測値ＱＤ２’に対して±ＥＳＴＲＮＧ（例えばＥＳＴＲＮＧ＝１６）の範囲を持たせ、ＱＤ２’−ＥＳＴＲＮＧ〜ＱＤ２’＋ＥＳＴＲＮＧの変換予測範囲で、２回目の逐次比較を行う。３〜１６回目の逐次比較についても、同様にして変換予測範囲を設定し、逐次比較を行う。

このような変換予測処理を行うことで、逐次比較を行うデータ範囲を限定できるので、逐次比較用データＲＤＡの一部のビットについて比較を行えばよくなり、逐次比較シーケンスを短縮できる。これにより、Ａ／Ｄ変換の効率化や、Ａ／Ｄ変換の高速化を図ることができる。

図８に、変換予測処理を行う場合のＡ／Ｄ変換動作のフローチャートを示す。図８に示す処理が開始されると、変換予測範囲の上限値を格納する比較上限値レジスターと、変換予測範囲の下限値を格納する比較下限値レジスターを初期化する（ステップＳ１）。即ち、比較上限値レジスターに上限値１４ｂ１１＿１１１１＿１１１１＿１１１１を設定し、比較下限値レジスターに下限値１４ｂ００＿００００＿００００＿００００を設定する。

次に、疑似オーバーサンプリング動作を開始し（ステップＳ２）、逐次比較動作を開始する（ステップＳ３）。逐次比較動作を開始すると、上限値と下限値から比較コードｕ（逐次比較用データ）を生成する（ステップＳ４）。具体的には、上限値と下限値の各ビットをＭＳＢ側から比較していき、同一データのビットまでは、そのデータを比較コードｕの対応ビットに代入する。最初にデータが異なるビットでは、比較コードｕの対応ビットに“１”を代入し、それ以降の比較コードｕのビットには“０”を代入する。上限値１４ｂ１１＿１１１１＿１１１１＿１１１１、下限値１４ｂ００＿００００＿００００＿００００の場合、最初にデータが異なるビットはＭＳＢなので、比較コードｕ＝１４ｂ１０＿００００＿００００＿００００となる。

次に、Ｄ／Ａ変換回路に比較コードｕを入力し（ステップＳ５）、Ｓ／Ｈ回路とＤ／Ａ変換回路とコンパレーターで構成されるアナログ回路が比較動作を行う（ステップＳ６）。次に、コンパレーター出力がＨレベル／Ｌレベルのいずれであるかを判定する（ステップＳ７）。コンパレーター出力がＨレベルの場合、比較コードｕをＤ／Ａ変換した信号レベルよりもサンプリング信号のレベルが小さいので、上限値をｕ−１に更新する（ステップＳ８、Ｓ９）。比較コードｕ＝１４ｂ１０＿００００＿００００＿００００の場合、上限値１４ｂ０１＿１１１１＿１１１１＿１１１１、下限値１４ｂ００＿００００＿００００＿００００となる。この場合、次の比較コードはｕ＝１４ｂ０１＿００００＿００００＿００００となる。一方、コンパレーター出力がＬレベルの場合、比較コードｕをＤ／Ａ変換した信号レベルよりもサンプリング信号のレベルが大きいので、下限値をｕに更新する（ステップＳ１０）。比較コードｕ＝１４ｂ１０＿００００＿００００＿００００の場合、上限値１４ｂ１１＿１１１１＿１１１１＿１１１１、下限値１４ｂ１０＿００００＿００００＿００００となる。この場合、次の比較コードはｕ＝１４ｂ１１＿００００＿００００＿００００となる。

次に、上限値と下限値が一致するか否かを判定し（ステップＳ１１）、一致しない場合には、ステップＳ３〜Ｓ１１の逐次比較動作を行う。一方、一致した場合には、逐次比較動作を終了する。１回目の逐次比較動作では、上記のように１４ビットデータをＭＳＢから全ビットについて逐次比較するので、ステップＳ３〜Ｓ１１を１４回繰り返すことになる。逐次比較動作を終了すると、比較コードｕからコードデータＣＳ（ｎ）を減算したｕ−ＣＳ（ｎ）を、移動平均フィルターに格納する（ステップＳ１２、Ｓ１３）。移動平均フィルターには、ｕ−ＣＳ（ｎ）をデータ“１”として格納し、過去１５回分の変換データ“ｚ^−１”〜“ｚ^−１５”と移動平均して、出力データを出力する（ステップＳ１４）。

次に、変換データ（比較コードｕ）を使って上限値及び下限値を更新する（ステップＳ１５）。即ち、ｎ＋１回目（次回）の逐次比較動作に用いるコードデータＣＳ（ｎ＋１）と、１回目の逐次比較動作に用いたコードデータＣＳ（１）とから、変換予測範囲の上限値をｕ＋ＣＳ（ｎ＋１）−ＣＳ（１）＋ＥＳＴＲＮＧに設定する（ステップＳ１６）。また、変換予測範囲の下限値をｕ＋ＣＳ（ｎ＋１）−ＣＳ（１）−ＥＳＴＲＮＧに設定する（ステップＳ１７）。次に、ｎ＝１６であるか否かを判定し（ステップＳ１８）、ｎ＝１６でない場合にはステップＳ２〜Ｓ１８の疑似オーバーサンプリング動作を行い、ｎ＝１６である場合には、処理を終了する。

ｎ＝２〜１６における逐次比較動作では、±ＥＳＴＲＮＧの幅の変換予測範囲において逐次比較が行われることになる。例えば、ステップＳ１６、Ｓ１７において、上限値１４ｂ１０＿００１０＿１１１１＿１１１１、下限値１４ｂ１０＿００１０＿００００＿１０１１が設定されたとする。ＭＳＢ側から見て最初にデータが異なるのは７ビット目なので、次にステップＳ４を実行するとき、ＭＳＢから６ビット目までがスルーされ、ＭＳＢから８ビット目以降が“０”に設定され、比較コードｕ＝１４ｂ１０＿００１０＿１０００＿００００が生成される。この場合、少なくとも上位６ビットについては逐次比較を行う必要がないため、最大でも下位８ビットの逐次比較を行えばよいことになる。このように、ｎ＝２〜１６における逐次比較動作では、ステップＳ３〜Ｓ１１のループ回数が１４回よりも小さくなり、逐次比較シーケンスが短縮される。

図９に、変換予測処理を行う場合のＡ／Ｄ変換動作のタイミングチャートを示す。図９のＢ１に示すように、サンプル・ホールドが行われると１６回のＡ／Ｄ変換動作が開始される。Ｂ２に示すように２回目のＡ／Ｄ変換動作では、１４ビットよりも少ないビット数（例えば８ビット）の比較を行うだけで逐次比較が終了する。この場合、クロックＣＫ１のクロック数は、比較を行うビット数と同数（例えば８個）である。そのため、２〜１６回目のＡ／Ｄ変換動作では、クロックＣＫ２の周期（例えばＢ３の立ち上がりからＢ４の立ち上がりまで）が短縮される。この短縮によって、Ｂ５に示すクロックＣＫ３の立ち上がりよりも前に、Ｂ６に示す出力データＤＯＵＴ１を出力することができる。Ｂ６に示す出力データＤＯＵＴ１の出力から、Ｂ５に示すクロックＣＫ３の立ち上がり（次のサンプリング動作）までの期間ＴＬＰでは、Ａ／Ｄ変換動作を行う必要がないので、Ａ／Ｄ変換回路をディセーブル状態又は低消費電力モードに設定する。このようにして、変換予測処理によりＡ／Ｄ変換動作の低消費電力化を実現できる。

図１０に、変換予測範囲の幅ＥＳＴＲＮＧに対する、逐次比較のサイクル数の特性を示す。逐次比較のサイクル数は、１回のサンプル・ホールドに対して行われる逐次比較のサイクル数であり、図８においてｎ＝１〜１６のＡ／Ｄ変換動作で実行されるステップＳ３〜Ｓ１１のループ回数の合計である。図１０のＤ１には、サイクル数の最大値を示し、Ｄ２には、サイクル数の平均値を示す。

図１０に示すように、ＥＳＴＲＮＧを小さくするほどサイクル数が減少し、逐次比較シーケンスが短縮される。例えばＥＳＴＲＮＧ＝１６に設定した場合、サイクル数の最大値は１１０サイクルである。変換予測を行わない場合には、１４ビット×１６回＝２２４サイクルが必要なので、変換予測を行わない場合よりも半分程度の時間でＡ／Ｄ変換動作を終了できることになる。なお、ＥＳＴＲＮＧを小さくしすぎると、変換データが変換予測範囲に入らない可能性があるため、回路特性等を考慮して変換データが変換予測範囲に入る適切なＥＳＴＲＮＧを設定すればよい。

以上の実施形態によれば、図８等で説明したように、制御部２０は、逐次比較を行うデータ範囲（変換予測範囲）を決める上限値及び下限値を、ｎ回目のＡ／Ｄ変換動作により得られたデータ（比較コードｕ）に基づいて更新する（ステップＳ１５〜Ｓ１７）。制御部２０は、ｎ＋１回目（次回）のＡ／Ｄ変換動作（ステップＳ２〜Ｓ１８）において、その更新したデータ範囲で逐次比較（ステップＳ３〜Ｓ１１）を行う。

具体的には、図８等で説明したように、制御部２０は、次のＡ／Ｄ変換動作により得られるデータの予測値［ｕ＋ＣＳ（ｎ＋１）−ＣＳ（１）］を含むデータ範囲の、上限値［ｕ＋ＣＳ（ｎ＋１）−ＣＳ（１）＋ＥＳＴＲＮＧ］及び下限値［ｕ＋ＣＳ（ｎ＋１）−ＣＳ（１）−ＥＳＴＲＮＧ］を設定する（ステップＳ１６、Ｓ１７）。

より具体的には、制御部２０は、Ａ／Ｄ変換動作により得られたデータ（比較コードｕ）と、Ａ／Ｄ変換動作におけるコードデータＣＳ（ｎ）と、次のＡ／Ｄ変換動作におけるコードデータＣＳ（ｎ＋１）とに基づいて、予測値［ｕ＋ＣＳ（ｎ＋１）−ＣＳ（１）］を求める。

このように、疑似的なオーバーサンプリングでは変換予測を行うことができる。即ち、同一のサンプリング信号ＳＩＮに対して得られる２回目以降のＡ／Ｄ変換データを、１回目のＡ／Ｄ変換データから予測することができるため、その予測値を用いて２回目以降の逐次比較を行うデータ範囲を狭めることができる。これにより、Ａ／Ｄ変換動作の開始から出力データを得るまで（図９のＢ１からＢ６まで）の時間を短縮できる。

また本実施形態では、図９等で説明したように、Ｂ６に示すように出力データＤＯＵＴを出力してから、Ｂ５に示す次のサンプリング動作までの間（期間ＴＬＰ）、Ａ／Ｄ変換回路がディセーブル状態又は低消費電力モードに設定される。

ここで、ディセーブル状態とは、Ａ／Ｄ変換回路の構成要素が非動作状態に設定された状態のことであり、例えば、システムから制御部２０に供給されるディセーブル信号により設定される。あるいは、制御部２０がクロック生成回路を有し、そのクロック生成回路が、システムから供給されるクロックに基づいてクロックＣＫ１〜ＣＫ３を生成してもよい。この場合、クロック生成回路が、クロックＣＫ１〜ＣＫ３の供給を停止（マスク）することで、Ａ／Ｄ変換回路の構成要素が非動作状態に設定されてもよい。また、低消費電力モードとは、Ａ／Ｄ変換回路が動作しているときの消費電力よりも、小さい消費電力となるモードのことである。例えば、Ａ／Ｄ変換回路を構成するアナログ回路に電力が供給されない（又は低下する）モードである。

このようにすれば、Ａ／Ｄ変換動作の開始から出力データを得るまでの時間が短縮されたことにより空いた時間に、Ａ／Ｄ変換回路の消費電力を低下させることができる。即ち、疑似的なオーバーサンプリングでは変換予測処理により低消費電力化を行うことができる。

５．コードシフト手法
本実施形態が行うコードシフトの詳細について、Ａ／Ｄ変換のビット数が８ビットである場合を例にとり説明する。図１１（Ａ）には、本実施形態の比較例として、Ａ／Ｄ変換回路がコードシフトを行わない場合のＤＮＬ特性及びＩＮＬ特性を示す。図１１（Ａ）に示すように、例えばＤＮＬの誤差等が原因で特定のコードでミッシングコードが発生する。例えばＤＮＬが１ＬＳＢを超えると、出力コードが存在しないコードが発生するというミッシングコードの現象が生じる。

この点、本実施形態によれば、図４等で説明したように、時間的に変化するコードデータＣＤＡのＤ／Ａ変換信号ＳＣＤを、サンプリング信号ＳＩＮに加算することで、図１１（Ｂ）に示すようなコードシフトが行われる。なお図１１（Ｂ）の実線はコードシフト後の特性を表すものであり、破線はコードシフト前の特性を表すものである。

即ち、本実施形態では、１又は複数回のＡ／Ｄ変換タイミング毎にコードデータＣＤＡを異なった値にすることで、図１１（Ｂ）に示すように、ミッシングコードが発生するコードの場所が1又は複数回のＡ／Ｄ変換タイミング毎に変化する。例えば０００１００００のコードでミッシングコードが発生したとしても、その場所が、０００１０００１や０００１００１０や００００１１１１の場所にシフトする。この結果、長い時間範囲で見ると、図１１（Ｃ）に示すようにＤＮＬやＩＮＬが改善され、ミッシングコードの現象が生じない良好な特性を得ることができる。即ち、ある特定のコードで発生していたＤＮＬ特性の悪化（ミッシングコード）を、時間的に変化するコードデータＣＤＡにより周囲のコードに拡散させることで、特性の改善を図っている。

つまり、図１１（Ａ）に示すようにミッシングコードが発生している状態で、入力電圧に意図的にオフセット電圧を加えた場合を考える。その時のＤＮＬ、ＩＮＬ特性は、図１１（Ｂ）に示すように、あたかも加えたオフセット電圧に相当するコードだけシフトしたようになる。この場合に、Ａ／Ｄ変換回路で変換されたデジタルデータは、オフセット電圧に相当するコードが加えられているので、オフセット電圧に相当するコードを減算することで最終結果が得られる。本実施形態のコードシフト手法は、この特性を利用し、入力電圧に毎回異なるオフセット電圧を加える。これを行うことで、図１１（Ｃ）に示す特性のＡ／Ｄ変換回路で、見かけ上、変換を行っていることになる。

例えば、ミッシングコードが発生しているコードに対応する電圧をＡ／Ｄ変換する場合を考える。コードシフトを行わない場合、この入力電圧周辺では非線形な変換が行われてしまう。これに対して、ある値だけコードシフトを行った場合、上記の入力電圧周辺では、線形性が良い変換が行われる。つまり、さまざまな値でコードシフトさせることで、あるコードシフト値では非線形であるが、大半のコードシフト値では線形な変換が行われる。最終的に、コードシフトを行うことで、本来ミッシングコードが発生している入力電圧においても比較的線形な変換が行われるようになる。

以上のように、本実施形態によれば、コードデータＣＤＡを発生して加算するという簡素な処理により、ミッシングコードの発生を防止し、Ａ／Ｄ変換回路のＤＮＬやＩＮＬの特性を改善することに成功している。

６．Ｄ／Ａ変換回路
図１２に本実施形態のＤ／Ａ変換回路の詳細な構成例を示す。図１２は、Ａ／Ｄ変換のビット数が８ビットである場合の構成例であり、図４のＤＡＣ１、ＤＡＣ２、比較回路１０の詳細な構成例を示すものである。ＤＡＣ１、ＤＡＣ２は電荷再分配型のＤ／Ａ変換回路により構成される。

具体的には第１のＤ／Ａ変換回路ＤＡＣ１は、第１のキャパシターアレイ部４１と第１のスイッチアレイ部５１を含む。また比較ノードＮＣと第１のノードＮ１との間に設けられる第１の直列キャパシターＣＳ１を含む。またＤＡＣ１は、第２のキャパシターアレイ部４２と第２のスイッチアレイ部５２を含む。またサンプリング期間において、ノードＮＣ、Ｎ１をＧＮＤ（ＡＧＮＤ）に設定するためのスイッチ素子ＳＳ１を含む。

ＤＡＣ１の第１のキャパシターアレイ部４１は、複数のキャパシターＣＡ１〜ＣＡ４を含む。これらのキャパシターＣＡ１〜ＣＡ４は、その一端が比較回路１０の比較ノードＮＣに接続される。ここで比較ノードＮＣ（サンプリングノード）は、比較回路１０の第１の入力端子（反転入力端子）に接続されるノードであり、比較回路１０の第２の入力端子（非反転入力端子）はＧＮＤに設定される。またキャパシターＣＡ１〜ＣＡ４はバイナリーで重み付けされており、例えばＣＡ１、ＣＡ２、ＣＡ３、ＣＡ４の容量値は、４ビットの場合にはＣ、２Ｃ、４Ｃ、８Ｃになっている。また第１のキャパシターアレイ部４１は、ダミーキャパシターＣＤＭも含む。

ＤＡＣ１の第１のスイッチアレイ部５１は、複数のスイッチ素子ＳＡ１〜ＳＡ４を含む。これらのスイッチ素子ＳＡ１〜ＳＡ４は、第１のキャパシターアレイ部４１のキャパシターＣＡ１〜ＣＡ４の他端に接続される。そしてスイッチ素子ＳＡ１〜ＳＡ４は、逐次比較用データＲＤＡの上位ビットのデータ（例えばＲＤＡが８ビットの場合には上位の４ビットのデータ）に基づきスイッチ制御される。

ＤＡＣ１の第２のキャパシターアレイ部４２は、複数のキャパシターＣＢ１〜ＣＢ４を含む。これらのキャパシターＣＢ１〜ＣＢ４は、その一端が第１のノードＮ１に接続される。ここで第１のノードＮ１は、一端が比較ノードＮＣに接続される直列キャパシターＣＳ１の他端側のノードである。またキャパシターＣＢ１〜ＣＢ４はバイナリーで重み付けされており、例えばＣＢ１、ＣＢ２、ＣＢ３、ＣＢ４の容量値は、４ビットの場合にはＣ、２Ｃ、４Ｃ、８Ｃになっている。

ＤＡＣ１の第２のスイッチアレイ部５２は、複数のスイッチ素子ＳＢ１〜ＳＢ４を含む。これらのスイッチ素子ＳＢ１〜ＳＢ４は、第２のキャパシターアレイ部４２のキャパシターＣＢ１〜ＣＢ４の他端に接続される。そしてスイッチ素子ＳＢ１〜ＳＢ４は、逐次比較用データＲＤＡの下位ビットのデータ（例えばＲＤＡが８ビットの場合には下位の４ビットのデータ）に基づきスイッチ制御される。

第２のＤ／Ａ変換回路ＤＡＣ２は、比較ノードＮＣと第２のノードＮ２との間に設けられる第２の直列キャパシターＣＳ２を含む。また第３のキャパシターアレイ部４３と第３のスイッチアレイ部５３を含む。

ＤＡＣ２の第３のキャパシターアレイ部４３は、複数のキャパシターＣＣ１〜ＣＣ４を含む。これらのキャパシターＣＣ１〜ＣＣ４は、その一端が第２のノードＮ２に接続される。ここで第２のノードＮ２は、一端が比較ノードＮＣに接続される直列キャパシターＣＳ２の他端側のノードである。またキャパシターＣＣ１〜ＣＣ４はバイナリーで重み付けされており、例えばＣＣ１、ＣＣ２、ＣＣ３、ＣＣ４の容量値は、４ビットの場合にはＣ、２Ｃ、４Ｃ、８Ｃになっている。

ＤＡＣ２の第３のスイッチアレイ部５３は、複数のスイッチ素子ＳＣ１〜ＳＣ４を含む。これらのスイッチ素子ＳＣ１〜ＳＣ４は、第３のキャパシターアレイ部４３のキャパシターＣＣ１〜ＣＣ４の他端に接続される。そしてスイッチ素子ＳＣ１〜ＳＣ４は、コードデータＣＤＡに基づきスイッチ制御される。

即ち図４のコードデータ生成部９０は、Ｄ／Ａ変換回路ＤＡＣ２に対してコードデータＣＤＡを出力し、このコードデータＣＤＡに基づいてスイッチ素子ＳＣ１〜ＳＣ４はスイッチ制御される。例えばコードデータ生成部９０は、逐次比較用データＲＤＡの下位ビットデータのデータ範囲内において、1又は複数回のＡ／Ｄ変換タイミング毎に異なった値になるデータを、コードデータＣＤＡとして出力する。

具体的には図１２の８ビットのＡ／Ｄ変換の場合には、逐次比較用データＲＤＡの下位の４ビットのデータ範囲内において、コードデータＣＤＡを変化させる。例えば００００〜１１１１のデータ範囲内（或いは００００〜１１１１よりも狭いデータ範囲内）においてコードデータＣＤＡをランダムに変化させて、Ｄ／Ａ変換回路ＤＡＣ２のスイッチアレイ部５３のスイッチ素子ＳＣ１〜ＳＣ４をスイッチ制御する。このときＤ／Ａ変換回路ＤＡＣ１のスイッチアレイ部５２のスイッチ素子ＳＢ１〜ＳＢ４も、逐次比較用データＲＤＡの下位の４ビットのデータによりスイッチ制御される。このように、コードデータＣＤＡを変化させる範囲を、ＤＡＣ１のスイッチ素子ＳＢ１〜ＳＢ４をスイッチ制御する逐次比較用データＲＤＡのデータ範囲内に設定することで、ミッシングコードの発生を効果的に防止できる。

なお、Ｄ／Ａ変換回路ＤＡＣ１の最小分解能（ＬＳＢに相当する電圧、量子化電圧）をＲＳ１とし、Ｄ／Ａ変換回路ＤＡＣ２の最小分解能をＲＳ２としたとする。この場合に図１１ではＲＳ２＝ＲＳ１になっている。具体的には例えば直列キャパシターＣＳ１とＣＳ２の容量値は同一（ほぼ同一）になっており、ＤＡＣ１のＬＳＢに相当するキャパシターＣＢ１の容量値と、ＤＡＣ２のＬＳＢに相当するキャパシターＣＣ１の容量値も同一（ほぼ同一）になっている。即ちＤＡＣ２は、ＤＡＣ１の最小分解能ＲＳ１（ＬＳＢ）未満のノイズ電圧ではなく、ノイズ電圧よりも大きなコード電圧を出力している。このようにすることで図１１（Ｂ）に示すようなコードシフトを実現できる。なおＲＳ２＝ＲＳ１には限定されず、ＲＳ２≧ＲＳ１であってもよい。

次に、図１３を用いて本実施形態の動作について詳細に説明する。図１３に示すように、入力信号ＶＩＮのサンプリング期間では、メインのＤ／Ａ変換回路ＤＡＣ１のスイッチ素子ＳＳ１がオンになり、ノードＮＣ、Ｎ１がＧＮＤに設定される。またＤ／Ａ変換回路ＤＡＣ１のスイッチ素子ＳＡ１〜ＳＡ４、ＳＢ１〜ＳＢ４を介して、キャパシターＣＡ１〜ＣＡ４、ＣＢ１〜ＣＢ４の他端がＶＩＮの電圧レベルに設定される。

これにより入力信号ＶＩＮのサンプリングが行われる。そしてスイッチ素子ＳＡ１〜ＳＡ４、ＳＢ１〜ＳＢ４がオフすると、そのタイミングでの入力信号ＶＩＮの電圧がホールドされる。なおサンプリング期間では、ダミーキャパシター用のスイッチ素子ＳＤＭを介して、ダミーキャパシターＣＤＭの他端がＶＩＮの電圧レベルに設定される。

またサンプリング期間では、コードシフト用のＤ／Ａ変換回路ＤＡＣ２のスイッチ素子ＳＣ１〜ＳＣ４を介して、キャパシターＣＣ１〜ＣＣ４の他端がＧＮＤに設定される。これによりキャパシターＣＣ１〜ＣＣ４の両端がＧＮＤに設定され、電荷が蓄積されない状態になる。

次に、Ａ／Ｄ変換の逐次比較期間になると、メインのＤ／Ａ変換回路ＤＡＣ１のスイッチ素子ＳＳ１がオフになる。またダミーキャパシター用のスイッチ素子ＳＤＭの他端はＧＮＤに設定される。

そして、逐次比較用データＲＤＡの各ビットに基づいて、ＤＡＣ１のスイッチ素子ＳＡ１〜ＳＡ４、ＳＢ１〜ＳＢ４がスイッチ制御され、キャパシターＣＡ１〜ＣＡ４、ＣＢ１〜ＣＢ４の他端はＶＲＥＦ又はＧＮＤに設定される。

例えば逐次比較用データがＲＤＡ＝１０００００００である場合には、ＲＤＡのＭＳＢに対応するキャパシターＣＡ４の他端は基準電圧ＶＲＥＦに設定される。また、他のキャパシターＣＡ３〜ＣＡ１、ＣＢ４〜ＣＢ１の他端はＧＮＤに設定される。

また逐次比較用データがＲＤＡ＝１０００１０００である場合には、キャパシターＣＡ４とＣＢ４の他端はＶＲＥＦに設定される。また、他のキャパシターＣＡ３〜ＣＡ１、ＣＢ３〜ＣＢ１の他端はＧＮＤに設定される。

またＡ／Ｄ変換の逐次比較期間になると、コードデータＣＤＡの各ビットに基づいて、コードシフト用のＤ／Ａ変換回路ＤＡＣ２のスイッチ素子ＳＣ１〜ＳＣ４がスイッチ制御され、キャパシターＣＣ１〜ＣＣ４の他端はＶＲＥＦ又はＧＮＤに設定される。

例えばコードデータがＣＤＡ＝１０００である場合には、キャパシターＣＣ４の他端はＶＲＥＦに設定され、他のキャパシターＣＣ３〜ＣＣ１の他端はＧＮＤに設定される。またコードデータがＣＤＡ＝１１００である場合には、キャパシターＣＣ４、ＣＣ３の他端はＶＲＥＦに設定され、他のキャパシターＣＣ２、ＣＣ１の他端はＧＮＤに設定される。

この場合にコードデータＣＤＡは、図１３に示す１回のＡ／Ｄ変換タイミング毎に変化する。即ちサンプリング期間及び逐次比較期間により構成される１回のＡ／Ｄ変換期間毎にコードデータＣＤＡは変化する。なお複数回のＡ／Ｄ変換タイミング毎にコードデータＣＤＡを変化させてもよい。

７．ＤＥＭ手法
次に本実施形態のＤＥＭ（ダイナミック・エレメント・マッチング）手法の詳細について説明する。図１４に、図１２の上位ビット側の第１のキャパシターアレイ部４１、第１のスイッチアレイ部５１と、図４のＤＥＭ制御部８０の詳細な構成例を示す。

キャパシターアレイ部４１は、第１型キャパシター１Ｃ１〜１Ｃ１５と、第２型キャパシター３Ｃ１〜３Ｃ１６を有する。第２型キャパシター３Ｃ１〜３Ｃ１６は、第１型キャパシター１Ｃ１〜１Ｃ１５とは容量値が異なっており、例えば第１型キャパシター１Ｃ１〜１Ｃ１５の３倍（広義には整数倍）の容量値になっている。そして第１型キャパシター１Ｃ１〜１Ｃ１５、第２型キャパシター３Ｃ１〜３Ｃ１６の一端は出力ノードＮＣに接続される。

スイッチアレイ部５１は、スイッチ素子ＳＷＸ１〜ＳＷＸ１５、ＳＷＹ１〜ＳＷＹ１６を有する。これらのスイッチ素子ＳＷＸ１〜ＳＷＸ１５、ＳＷＹ１〜ＳＷＹ１６は、第１型キャパシター１Ｃ１〜１Ｃ１５、第２型キャパシター３Ｃ１〜３Ｃ１６の他端に接続される。そして、スイッチ素子ＳＷＸ１〜ＳＷＸ１５、ＳＷＹ１〜ＳＷＹ１６は、入力デジタルデータの上位ビット側（ビット５〜ビット１０）であるＤ４〜Ｄ９により生成された信号ＤＸ１〜ＤＸ１５、ＤＹ１〜ＤＹ１６に基づいて、スイッチ制御される。

具体的にはスイッチ素子ＳＷＸ１〜ＳＷＸ１５、ＳＷＹ１〜ＳＷＹ１６は、サンプリング期間においては、第１型キャパシター１Ｃ１〜１Ｃ１５、第２型キャパシター３Ｃ１〜３Ｃ１６の他端を、入力信号ＶＩＮに接続する。

またスイッチ素子ＳＷＸ１〜ＳＷＸ１５、ＳＷＹ１〜ＳＷＹ１６は、逐次比較期間（変換期間（変換期間）においては、第１型キャパシター１Ｃ１〜１Ｃ１５、第２型キャパシター３Ｃ１〜３Ｃ１６の他端を、ＶＲＥＦ又はＧＮＤに接続する。例えば信号ＤＸ１〜ＤＸ１５、ＤＹ１〜ＤＹ１６の論理レベルが「１」である場合には基準電圧ＶＲＥＦに接続し、信号ＤＸ１〜ＤＸ１５、ＤＹ１〜ＤＹ１６の論理レベルが「０」である場合にはＧＮＤに接続する。

ＤＥＭ制御部８０は、第１、第２の割り当て決定回路２１、２２と、第１、第２のカウンター２３、２４を含む。

第１のカウンター２３は、カウント処理を行って、第１のカウント値ＣＴＸを第１の割り当て決定回路２１に出力する。第１の割り当て決定回路２１は、第１のカウンター２３からの第１のカウント値ＣＴＸに基づいて、入力デジタルデータＤ４〜Ｄ９の各ビット（ビット５〜ビット１０）に対する第１型キャパシター１Ｃ１〜１Ｃ１５の割り当てを決定する処理を行う。

第２のカウンター２４は、カウント処理を行って、第２のカウント値ＣＴＹを第２の割り当て決定回路２２に出力する。第２の割り当て決定回路２２は、第２のカウンター２４からの第２のカウント値ＣＴＹに基づいて、入力デジタルデータＤ４〜Ｄ９の各ビット（ビット５〜ビット１０）に対する第２型キャパシター３Ｃ１〜３Ｃ１６の割り当てを決定する処理を行う。

このように第１、第２の割り当て決定回路２１、２２が、入力デジタルデータの各ビットへの第１型キャパシター１Ｃ１〜１Ｃ１５、第２型キャパシター３Ｃ１〜３Ｃ１６の割り当て決定処理を行うことで、キャパシターアレイ部４１のキャパシターのＤＥＭが実現される。これらの第１、第２の割り当て決定回路２１、２２による割り当て決定処理は、例えば入力デジタルデータＤ４〜Ｄ９を用いたビットローテーション処理により実現できる。

なお、第１のカウンター２３の総カウント数を第１の総カウント数とし、第２のカウンター２４の総カウント数を第２の総カウント数とした場合に、第１、第２のカウンター２３、２４は、第１、第２の総カウント数が異なるカウンターである。具体的には、第１、第２のカウンター２３、２４は、第１、第２の総カウント数の最大公約数が１となるカウンターである。例えば第１のカウンター２３の第１の総カウント数は１５であり、第２のカウンター２４の第２の総カウント数は１６である。そして、第１の総カウント数＝１５と第２の総カウント数＝１６は、その最大公約数が１になっている。なお、第１、第２の総カウント数は１５、１６には限定されず、少なくとも異なる総カウント数であればよく、望ましくはその最大公約数が１になる総カウント数であればよい。

次に、本実施形態のＤＥＭ手法について図１５（Ａ）〜図１６（Ｂ）を用いて詳細に説明する。なお以下では、第１型キャパシター１Ｃ１〜１Ｃ１５を、適宜、「１Ｃ」と総称し、第２型キャパシター３Ｃ１〜３Ｃ１６を、適宜、「３Ｃ」と総称する。

図１５（Ａ）に、入力デジタルデータの各ビット５〜１０への第１型キャパシター１Ｃ、第２型キャパシター３Ｃの割り当て数の例を示す。前述したように、第２型キャパシター３Ｃの容量値は、第１型キャパシター１Ｃの容量値の３倍になっている。

例えば入力デジタルデータのビット５（Ｄ４）には、１個の第１型キャパシター１Ｃが割り当てられる。同様に、ビット６、７（Ｄ５、Ｄ６）には、各々、２個、４個の第１型キャパシター１Ｃが割り当てられる。これにより、１：２：４というようにバイナリーに重み付けされた図２のキャパシターＣＡ１、ＣＡ２、ＣＡ３が実現される。即ち、キャパシターＣＡ１、ＣＡ２、ＣＡ３は、図１５（Ａ）のビット５、６、７に対応し、各々、１個、２個、４個の第１型キャパシター１Ｃにより実現される。

入力デジタルデータのビット８（Ｄ７）には、２個の第１型キャパシター１Ｃと２個の第２型キャパシター３Ｃが割り当てられる。同様にビット９（Ｄ８）には、４個の第１型キャパシター１Ｃと４個の第２型キャパシター３Ｃが割り当てられ、ビット１０（Ｄ９）には、２個の第１型キャパシター１Ｃと１０個の第２型キャパシター３Ｃが割り当てられる。これにより、８：１６：３２というようにバイナリーに重み付けされたキャパシターＣＡ４、ＣＡ５、ＣＡ６が実現される。即ち、キャパシターＣＡ４、ＣＡ５、ＣＡ６は、各々、図１５（Ａ）のビット８、９、１０に対応し、ＣＡ４、ＣＡ５、ＣＡ６の各キャパシターは、２個と２個、４個と４個、２個と１０個というような第１型キャパシター１Ｃと第２型キャパシター３Ｃのペアーにより実現される。

なお図１５（Ａ）では、第２型キャパシター３Ｃが第１型キャパシター１Ｃの３倍の容量値を有するキャパシターである場合について示したが、本実施形態はこれに限定されない。例えば図９（Ｂ）では、第２型キャパシター６Ｃは第１型キャパシター１Ｃの６倍の容量値を有するキャパシターになっており、図１５（Ｂ）には、この場合の入力デジタルデータの各ビット５〜１０への第１型キャパシター１Ｃ、第２型キャパシター６Ｃの割り当て数の例が示されている。図１５（Ｂ）の割り当てによっても、１：２：４：８：１６：３２というようにバイナリーに重み付けされたキャパシターアレイ部４１のキャパシターＣＡ１、ＣＡ２、ＣＡ３、ＣＡ４、ＣＡ５、ＣＡ６を実現できる。

図１６（Ａ）は、図１４の第１の割り当て決定回路２１の動作を説明する図である。第１の割り当て決定回路２１は、０、１、２・・・１４というように順次インクリメントされる第１のカウンター２３からのカウント値ＣＴＸに基づいて、信号ＤＸ１〜ＤＸ１５を生成して、スイッチアレイ部５１に出力する。

例えばカウント値ＣＴＸ＝０の場合には、信号ＤＸ１によって、図１４の第１型キャパシター１Ｃ１は、図１６（Ａ）に示すように入力デジタルデータのビット５（Ｄ４）に割り当てられる。具体的には、信号ＤＸ１により制御されるスイッチ素子ＳＷＸ１は、入力デジタルデータのビット５が「１」である場合には第１型キャパシター１Ｃ１の他端に基準電圧ＶＲＥＦを接続し、「０」である場合には１Ｃ１の他端にＧＮＤを接続する。

またカウント値ＣＴＸ＝０の場合に、信号ＤＸ２、ＤＸ３によって、図１４の第１型キャパシター１Ｃ２、１Ｃ３は、図１６（Ａ）に示すように入力デジタルデータのビット６（Ｄ５）に割り当てられる。具体的には、信号ＤＸ２、ＤＸ３により制御されるスイッチ素子ＳＷＸ２、ＳＷＸ３は、入力デジタルデータのビット６が「１」である場合には１Ｃ２、１Ｃ３の他端にＶＲＥＦを接続し、「０」である場合には１Ｃ２、１Ｃ３の他端にＧＮＤを接続する。

同様に、カウント値ＣＴＸ＝０の場合に、信号ＤＸ４〜ＤＸ７、ＤＸ８〜ＤＸ９、ＤＸ１０〜ＤＸ１３、ＤＸ１４〜ＤＸ１５によって、第１型キャパシター１Ｃ４〜１Ｃ７、１Ｃ８〜１Ｃ９、１Ｃ１０〜１Ｃ１３、１Ｃ１４〜１Ｃ１５は、各々、入力デジタルデータのビット７、８、９、１０に割り当てられる。

以上のようにすることで、図１５（Ａ）に示すようなビット５〜１０への第１型キャパシター１Ｃの割り当てが実現される。

そして、カウント値ＣＴＸがインクリメントされると、入力デジタルデータの各ビットに対する第１型キャパシター１Ｃの割り当て状態が変化する。即ち図１６（Ａ）に示すように、カウント値ＣＴＸがインクリメントされるごとに、ＤＸ１〜ＤＸ１５による各ビットへの第１型キャパシター１Ｃの割り当て状態（ＤＸ１〜ＤＸ１５の信号状態）が、順次左方向にシフトして行き、これにより入力デジタルデータの各ビットに対する第１型キャパシター１Ｃの割り当てが動的に変化するようになる。

例えば図１６（Ａ）に示すようにカウント値ＣＴＸ＝１の場合には、信号ＤＸ１、ＤＸ２によって、第１型キャパシター１Ｃ１、１Ｃ２は入力デジタルデータのビット６に割り当てられる。即ちカウント値ＣＴＸ＝０の場合には、１Ｃ１はビット５に割り当てられていたが、カウント値がＣＴＸ＝１にインクリメントされると、１Ｃ１はビット６に割り当てられるようになる。

またカウント値ＣＴＸ＝１の場合には、信号ＤＸ３〜ＤＸ６によって、第１型キャパシター１Ｃ３〜１Ｃ６は入力デジタルデータのビット７に割り当てられる。即ちカウント値ＣＴＸ＝０の場合には、１Ｃ３はビット６に割り当てられていたが、カウント値がＣＴＸ＝１にインクリメントされると、１Ｃ３はビット７に割り当てられるようになる。

そして、カウント値がＣＴＸ＝１からＣＴＸ１＝２にインクリメントされると、今度は、信号ＤＸ１によって１Ｃ１がビット６に割り当てられ、信号ＤＸ２〜ＤＸ５によって１Ｃ２〜１Ｃ５がビット７に割り当てられるようになる。従って、入力デジタルデータの各ビットに対する第１型キャパシター１Ｃの割り当てが動的に変化し、ＤＥＭが実現されるようになる。即ち、第１型キャパシター１Ｃ１〜１Ｃ１５が入力デジタルデータの上位側のビット５〜１０に対して均等に使用されるようになるため、見かけ上の容量比精度を向上できる。

図１６（Ｂ）は、図１４の第２の割り当て決定回路２２の動作を説明する図である。第２の割り当て決定回路２２は、０、１、２・・・１５というように順次インクリメントされる第２のカウンター２４からのカウント値ＣＴＹに基づいて、信号ＤＹ１〜ＤＹ１６を生成して、スイッチアレイ部５１に出力する。

例えばカウント値ＣＴＹ＝０の場合には、信号ＤＹ１、ＤＹ２によって、第２型キャパシター３Ｃ１、３Ｃ２は入力デジタルデータのビット８に割り当てられる。具体的には、信号ＤＹ１、ＤＹ２により制御されるスイッチ素子ＳＷＹ１、ＳＷＹ２は、入力デジタルデータのビット８が「１」である場合には第２型キャパシター３Ｃ１、３Ｃ２の他端に基準電圧ＶＲＥＦを接続し、「０」である場合には３Ｃ１、３Ｃ２の他端にＧＮＤを接続する。

そして、カウント値ＣＴＹがインクリメントされると、入力デジタルデータの各ビットに対する第２型キャパシター３Ｃの割り当て状態が変化する。即ち図１６（Ｂ）に示すように、カウント値ＣＴＹがインクリメントされるごとに、ＤＹ１〜ＤＹ１６による各ビットへの第２型キャパシター３Ｃの割り当て状態（ＤＹ１〜ＤＸ１６の信号状態）が、順次左方向にシフトして行き、これにより入力デジタルデータの各ビットに対する第２型キャパシター３Ｃの割り当てが動的に変化するようになる。

例えば図１６（Ｂ）に示すようにカウント値ＣＴＹ＝１の場合には、信号ＤＹ１によって第２型キャパシター３Ｃ１はビット８に割り当てれ、信号ＤＹ２〜ＤＹ５によって、第２型キャパシター３Ｃ２〜３Ｃ５はビット９に割り当てられる。即ちカウント値ＣＴＹ＝０の場合には、３Ｃ２はビット８に割り当てられていたが、カウント値がＣＴＹ＝１にインクリメントされると、３Ｃ２はビット９に割り当てられるようになる。従って、入力デジタルデータの各ビットに対する第２型キャパシター３Ｃの割り当てが動的に変化し、ＤＥＭが実現されるようになる。

８．全差動型Ｄ／Ａ変換回路
図１７に全差動型のＤ／Ａ変換回路の詳細な構成例を示す。図１７は、Ａ／Ｄ変換のビット数が８ビットである場合の構成例であり、図４のＤＡＣ１、ＤＡＣ２、比較回路１０の詳細な構成例を示すものである。図１７のＤ／Ａ変換回路は、比較回路１０の非反転入力端子に接続されるメインのＤ／Ａ変換回路ＤＡＣ１Ｐと、反転入力端子に接続されるメインのＤ／Ａ変換回路ＤＡＣ１Ｎを含む。また、比較回路１０の非反転入力端子に接続されるコードシフト用のＤ／Ａ変換回路ＤＡＣ２Ｐと、反転入力端子に接続されるコードシフト用のＤ／Ａ変換回路ＤＡＣ２Ｎを含む。

非反転側（正側）のメインのＤＡＣ１Ｐ及び反転側（負側）のメインのＤＡＣ１Ｎの構成は、図１１のメインのＤＡＣ１と同様に、キャパシターアレイ部とスイッチアレイ部を含む。そしてＤＡＣ１Ｐには、差動信号を構成する非反転側（正側）の入力信号ＰＩＮが入力され、ＤＡＣ１Ｎには、差動信号を構成する反転側（負側）の入力信号ＮＩＮが入力される。

そしてサンプリング期間では、ＤＡＣ１ＰのノードＮＣＰ、Ｎ１Ｐは、スイッチ素子ＳＳ１Ｐ、ＳＳ２Ｐによりコモン電圧（中間電圧）ＶＣＭに設定される。またＤＡＣ１ＮのノードＮＣＮ、Ｎ１Ｎは、スイッチ素子ＳＳ１Ｎ、ＳＳ２Ｎによりコモン電圧ＶＣＭに設定される。

またサンプリング期間では、ＤＡＣ１Ｐのスイッチ素子ＳＡ１Ｐ〜ＳＡ４Ｐ、ＳＢ１Ｐ〜ＳＢ４Ｐの一端は、差動信号の非反転側の信号ＰＩＮに接続され、ＤＡＣ１Ｎのスイッチ素子ＳＡ１Ｎ〜ＳＡ４Ｎ、ＳＢ１Ｎ〜ＳＢ４Ｎの一端は、差動信号の反転側の信号ＮＩＮに接続される。

一方、逐次比較期間では、ＤＡＣ１Ｐのスイッチ素子ＳＡ１Ｐ〜ＳＡ４Ｐ、ＳＢ１Ｐ〜ＳＢ４Ｐの一端は、逐次比較用データの対応するビットが「１」である場合にはＶＲＥＦに接続され、「０」である場合にはＧＮＤに接続される。

これに対して、ＤＡＣ１Ｎのスイッチ素子ＳＡ１Ｎ〜ＳＡ４Ｎ、ＳＢ１Ｎ〜ＳＢ４Ｎの一端は、逐次比較用データの対応するビットが「１」である場合にはＧＮＤに接続され、「０」である場合にはＶＲＥＦに接続される。

非反転側のコードシフト用のＤＡＣ２Ｐ及び反転側のコードシフト用のＤＡＣ２Ｎは、図１１のコードシフト用のＤＡＣ２と同様に、キャパシターアレイ部とスイッチアレイ部を含む。

そしてサンプリング期間では、ＤＡＣ２ＰのノードＮ２Ｐは、スイッチ素子ＳＳ３ＰによりＶＣＭに設定される。またＤＡＣ２ＮのノードＮ２Ｎは、スイッチ素子ＳＳ３ＮによりＶＣＭに設定される。またＤＡＣ２Ｐのスイッチ素子ＳＣ１Ｐ〜ＳＣ４Ｐ及びＤＡＣ２Ｎのスイッチ素子ＳＣ１Ｎ〜ＳＣ４Ｎの一端はＶＣＭに接続される。

一方、逐次比較期間では、ＤＡＣ２Ｐのスイッチ素子ＳＣ１Ｐ〜ＳＣ４Ｐの一端は、コードデータの対応するビットが「１」である場合にはＶＲＥＦに接続され、「０」である場合にはＧＮＤに接続される。これに対して、ＤＡＣ２Ｎのスイッチ素子ＳＣ１Ｎ〜ＳＣ４Ｎの一端は、コードデータの対応するビットが「１」である場合にはＧＮＤに接続され、「０」である場合にはＶＲＥＦに接続される。

図１７の構成によっても、コードシフト手法により、Ａ／Ｄ変換回路のＤＮＬやＩＮＬを改善し、ミッシングコード等の発生を防止できる。また全差動型でＡ／Ｄ変換回路を構成することで、振幅を大きく取ることができ、Ｓ／Ｎ比を向上できると共に、コモンモードノイズの影響を低減できる。

９．電子機器
図１８に本実施形態のＡ／Ｄ変換回路（Ｄ／Ａ変換回路）を含む電子機器の構成例を示す。この電子機器は、センサー５１０、検出回路５２０、Ａ／Ｄ変換回路５３０（Ｄ／Ａ変換回路）、処理部５４０を含む。なおこれらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば検出回路５２０、Ａ／Ｄ変換回路５３０、処理部５４０は集積回路装置により実現できる。

図１８の電子機器としては、例えば生体計測機器（脈拍計、歩数計等）、携帯型情報端末、映像機器（デジタルカメラ、ビデオカメラ）、時計などの種々の機器を想定できる。

センサー５１０は、ジャイロセンサー、加速度センサー、フォトセンサー、圧力センサー等であって、電子機器の用途に応じた様々なセンサーが用いられる。検出回路５２０はセンサー５１０から出力されるセンサー信号を増幅して、所望信号を抽出する。またＡ／Ｄ変換回路５３０は検出回路５２０からの検出信号（所望信号）をデジタルデータに変換して、処理部５４０へ出力する。

処理部５４０は、Ａ／Ｄ変換回路５３０からのデジタルデータに対して必要なデジタル信号処理を実行する。また処理部５４０は、検出回路５２０のゲイン制御等を行ってもよい。ここで処理部５４０で行われるデジタル信号処理としては、センサー信号から適正な所望信号を抽出するための高速フーリエ変換等の種々の処理を想定できる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。またＤ／Ａ変換回路、Ａ／Ｄ変換回路、電子機器の構成・動作や、Ｄ／Ａ変換手法、Ａ／Ｄ変換手法、ＤＥＭ手法、コードシフト手法等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０ 比較回路、２０ 制御部、２１，２２ 第１，第２の割り当て決定回路、
２３，２４ 第１，第２のカウンター、３０ Ｓ／Ｈ回路、４０ 出力部、
４１〜４３ 第１〜第３のキャパシターアレイ部、
５１〜５３ 第１〜第３のスイッチアレイ部、８０ ＤＥＭ制御部、
９０ コードデータ生成部、５１０ センサー、５２０ 検出回路、
５３０ Ａ／Ｄ変換回路、５４０ 処理部、
ＣＡ１〜ＣＡ４，ＣＢ１〜ＣＢ４，ＣＣ１〜ＣＣ４ キャパシター、
ＣＤＡ コードデータ、ＣＤＭ ダミーキャパシター、
ＣＫ１〜ＣＫ３ 第１〜第３クロック、ＣＰＱ 比較結果信号、
ＣＳ（ｎ） コードデータ、ＣＴＸ，ＣＴＹ カウント値、
ＤＡＣ１，ＤＡＣ２ 第１、第２のＤ／Ａ変換回路、ＤＭＰ ＤＥＭ制御信号、
ＤＯＵＴ 出力データ、ＥＮＯＢ 有効ビット数、
ＥＳＴＲＮＧ 変換予測範囲の幅、ＮＣ 比較ノード、
ＱＣ Ａ／Ｄ変換データ、ＲＤＡ 逐次比較用データ、
ＳＡ１〜ＳＡ４，ＳＢ１〜ＳＢ４，ＳＣ１〜ＳＣ４， スイッチ素子、
ＳＡＤＤ 加算信号、ＳＡＲ 逐次比較レジスター、
ＳＣＤ コードデータのＤ／Ａ変換信号、ＳＤＭ スイッチ素子、
ＳＩＮ サンプリング信号、ＳＳＷ スイッチ制御信号、ｕ 比較コード

Claims (9)

1. 逐次比較における比較動作を行う比較回路と、
   前記逐次比較により更新される逐次比較用データを記憶する逐次比較レジスターを有する制御部と、
   前記逐次比較の結果に基づいて、出力データを出力する出力部と、
   を含み、
   前記制御部は、
   サンプリング動作から前記サンプリング動作の次のサンプリング動作までの間に、ｍビット（ｍは２以上の自然数）のＡ／Ｄ変換動作を複数回行う制御処理を行い、
   前記出力部は、
   前記複数回のＡ／Ｄ変換動作により得られた複数のｍビットデータに基づいて、ｍ＋ｊビット（ｊは自然数）の前記出力データを出力することを特徴とするＡ／Ｄ変換回路。
2. 請求項１において、
   前記比較回路の比較ノードに接続され、前記逐次比較用データのＤ／Ａ変換を行うＤ／Ａ変換回路を含み、
   前記Ｄ／Ａ変換回路は、
   キャパシターアレイ部とスイッチアレイ部とを有し、
   前記制御部は、
   前記逐次比較用データの各ビットに対する前記キャパシターアレイ部のキャパシターの割り当てを、前記複数回のＡ／Ｄ変換動作の各回で変化させる制御を、前記スイッチアレイ部に対して行うことを特徴とするＡ／Ｄ変換回路。
3. 請求項１又は２において、
   前記比較回路の比較ノードに接続され、前記逐次比較用データのＤ／Ａ変換を行うＤ／Ａ変換回路と、
   前記比較ノードに接続され、キャパシターアレイ部とスイッチアレイ部とを有する第２のＤ／Ａ変換回路と、
   を含み、
   前記制御部は、
   前記複数回のＡ／Ｄ変換動作の各回で異なるスイッチ制御を、前記第２のＤ／Ａ変換回路のスイッチアレイ部に対して行うことを特徴とするＡ／Ｄ変換回路。
4. 請求項３において、
   前記制御部は、
   前記複数回のＡ／Ｄ変換動作の各回で異なるコードデータを生成するコードデータ生成部を有し、
   前記コードデータに基づいて、前記第２のＤ／Ａ変換回路のスイッチアレイ部に対するスイッチ制御を行い、
   前記第２のＤ／Ａ変換回路は、
   前記制御部によるスイッチ制御により前記コードデータのＤ／Ａ変換を行うことを特徴とするＡ／Ｄ変換回路。
5. 請求項１乃至４のいずれかにおいて、
   前記制御部は、
   前記逐次比較を行うデータ範囲を決める上限値及び下限値を、前記Ａ／Ｄ変換動作により得られたデータに基づいて更新することを特徴とするＡ／Ｄ変換回路。
6. 請求項５において、
   前記制御部は、
   前記次のＡ／Ｄ変換動作により得られるデータの予測値を含むデータ範囲の、前記上限値及び前記下限値を設定することを特徴とするＡ／Ｄ変換回路。
7. 請求項６において、
   前記比較回路の比較ノードに接続され、前記逐次比較用データのＤ／Ａ変換を行うＤ／Ａ変換回路と、
   前記比較ノードに接続され、前記複数回のＡ／Ｄ変換動作の各回で異なるコードデータのＤ／Ａ変換を行う第２のＤ／Ａ変換回路と、
   を含み、
   前記制御部は、
   前記コードデータを生成するコードデータ生成部を有し、
   前記Ａ／Ｄ変換動作により得られたデータと、前記Ａ／Ｄ変換動作における前記コードデータと、前記次のＡ／Ｄ変換動作における前記コードデータとに基づいて、前記予測値を求めることを特徴とするＡ／Ｄ変換回路。
8. 請求項５乃至７のいずれかにおいて、
   前記出力データを出力してから、前記次のサンプリング動作までの間、ディセーブル状態又は低消費電力モードに設定されることを特徴とするＡ／Ｄ変換回路。
9. 請求項１乃至８のいずれかに記載されたＡ／Ｄ変換回路を含むことを特徴とする電子機器。

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