TWI559687B - 逐次逼進型類比至數位轉換器 - Google Patents

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Description

逐次逼進型類比至數位轉換器
本發明是有關於一種類比至數位轉換器，且特別是有關於一種逐次逼進型類比至數位轉換器(successive approximation analog-to-digital converter，SAR ADC)。
眾所周知，類比至數位轉換器(ADC)可以將類比的電壓(或電流)的振幅轉換成為數位的數值。再者，ADC有許多的結構運用於各種用途。舉例來說，快閃型類比至數位轉換器(flash ADC)、管線式類比至數位轉換器(pipeline ADC)以及逐次逼進型類比至數位轉換器(SAR ADC)。
基本上，快閃型類比至數位轉換器(flash ADC)的速度最快，但是其結構複雜且成本較高。而逐次逼進型類比至數位轉換器(SAR ADC)的速度較慢，但是結構相對簡單，設計成本較低。
本發明係為一種逐次逼進型類比至數位轉換器，包含：一第一電容器組，具有j個電容器，每一該j個電容器的一第一端連接至一節點a；一第二電容器組，具有(i+1)個電容器，每一該(i+1)個電容器的一第一端連接至一節點b；一橋接電容器，連接於該節點a與該節點b之間；一開關組，具有(i+1)個開關且每一該(i+1)個開關的一第一端對應地連接至該第二電容器 組中每一該(i+1)個電容器的一第二端，以及具有j個開關且每一該j個開關的一第一端對應地連接至該第一電容器組中每一該j個電容器的一第二端；一比較器，具有一第一端連接至該節點a，一第二端接收該中間準位，一輸出端產生一比較信號；一逐次逼進暫存器邏輯電路，根據一時脈信號來接收該比較信號，用以產生該開關信號來控制該開關組，並產生一數位資料信號；該開關組更包括一取樣開關受控於該開關信號，且該取樣開關具有一第一端接收該中間準位，具有一第二端連接至該節點a。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
100、200‧‧‧逐次逼進型類比至數位轉換器
110、210‧‧‧第一電容器組
120、220‧‧‧第二電容器組
130、230‧‧‧比較器
140、240‧‧‧逐次逼進暫存器邏輯電路
150、250‧‧‧開關組
第1圖所繪示為本發明逐次逼進型類比至數位轉換器示意圖。
第2A圖所繪示為本發明逐次逼進型類比至數位轉換器示意圖。
第2B圖所繪示為逐次逼進型類比至數位轉換器中的SAR邏輯電路的動作時序示意圖。
請參照第1圖，其所繪示為本發明逐次逼進型類比至數位轉換器示意圖。逐次逼進型類比至數位轉換器100包括：一第一電容器組110、一第二電容器組120、一比較器130、一逐次逼進暫存器邏輯電路(successive approximation register logic circuit，以下簡稱SAR邏輯電路)140、一開關組150以及一橋接電容器(bridge capacitor)Cb。
根據本發明的實施例，第二電容器組120中有(i+1)個電容器C0~Ci。每一個電容器C0~Ci的第一端連接至節點b； 每一個電容器C0~Ci的第二端連接至開關組150中對應開關S0~Si的第一端。再者，第二電容器組120中，電容器C0的電容值為c(一單位的電容值)，其他電容器C1~Ci之間的電容值係以2的冪次方倍數增加。亦即，Ck=c×2(k-1)，k大於等於1，且小於等於i。換言之，C1的電容值為c、C2的電容值為2c、...、Ci的電容值為c×2(i-1)。
再者，第一電容器組110中有j個電容器Ci+1~Ci+j。每一個電容器Ci+1~Ci+j的第一端連接至節點a；每一個電容器Ci+1~Ci+j的第二端連接至開關組150中對應開關Si+1~Si+j的第一端。再者，第一電容器組110中，電容器Ci+1~Ci+j的電容值係以2的冪次方倍數增加。亦即，電容器Ci+x=c×2(x-1)，x大於等於1，且小於等於j。換言之，Ci+1的電容值為c、Ci+2的電容值為2c、...、Ci+j的電容值為c×2(j-1)。
開關組150連接至一輸入準位Vin、一低參考準位Vrb、一高參考準位Vrt、與一中間準位Vcm。其中，高參考準位Vrt減去低參考準位Vrb即為參考電壓(Vref)，並且中間準位Vcm介於低參考準位Vrb與高參考準位Vrt之間，例如Vcm=(Vrb+Vrt)/2。
開關組150受控於開關信號Sw。其中，開關S0的第二端可選擇性地切換至低參考準位Vrb或高參考準位Vrt；其他開關S1~Si與Si+1~Si+j的第二端可選擇性地切換至輸入準位Vin、低參考準位Vrb、高參考準位Vrt與中間準位Vcm其中之一。另外，開關組150中更包括一取樣開關Ss，連接於中間準位Vcm與節點a之間。
再者，橋接電容器Cb連接於節點a與節點b之間。比較器130的第一端(例如正輸入端)連接至節點a，比較器130的第二端(例如負輸入端)接收一中間準位Vcm，比較器130的輸出端產生一比較信號Out。
SAR邏輯電路140中接收比較信號Out，並根據比 較信號來逐次改變開關信號Sw，使得開關組150逐次改變開關S0~Si與Si+1~Si+j的切換位置。當開關組150中所有的開關S0~Si與Si+1~Si+j依序切換完成，即可產生一數位資料信號Dout。
根據本發明的實施例，逐次逼進型類比至數位轉換器100更可包括一補償電容器(compensation capacitor)Cc與一補償開關Sc。補償電容器Cc的第一端連接於節點b，第二端連接至補償開關Sc的一第一端。再者，補償開關Sc受控於開關信號Sw，且補償開關Sc的第二端可選擇性地切換至低參考準位Vrb或高參考準位Vrt。
再者，根據本發明的具體實施例，橋接電容器Cb與補償電容器Cc係經過設計，使得第二電容器組120與補償電容器Cc並聯之後再串聯橋接電容器Cb後的等效電容器Cth具有電容值c。
以下以i等於4且j等於5為例來說明本發明之逐次逼進型類比至數位轉換器，及其運作方式。
請參照第2A圖，其所繪示為本發明逐次逼進型類比至數位轉換器示意圖。逐次逼進型類比至數位轉換器200包括：一第一電容器組210、一第二電容器組220、一比較器230、一逐次逼進暫存器邏輯電路240、一開關組250以及一橋接電容器Cb。當然，本發明更可包括一補償電容器Cc與一補償開關Sc。
再者，第二電容器組220中有5個電容器C0~C4。每一個電容器C0~C4的第一端連接至節點b；每一個電容器C0~C4的第二端連接至開關組250中對應開關S0~S4的第一端。再者，第二電容器組220中，電容器C0的電容值為c，電容器C1的電容值為c，而其他電容器C2~C4的電容值以2的冪次方倍數增加。亦即，C1的電容值為c、C2的電容值為2c、C3的電容值為4c、C4的電容值為8c。
再者，第一電容器組210中有5個電容器C5~C9。每一個電容器C5~C9的第一端連接至節點a；每一個電容器 C5~C9的第二端連接至開關組250中對應開關S5~S9的第一端。再者，第一電容器組210中，電容器C5的電容值為c，而電容器C6~C9的電容值以2的冪次方倍數增加。亦即，電容器C5的電容值為c、電容器C6的電容值為2c、電容器C7的電容值為4c、電容器C8的電容值為8c、電容器C9的電容值為16c。
開關組250連接至一輸入準位Vin、一低參考準位Vrb、一高參考準位Vrt、與一中間準位Vcm。其中，低參考準位Vrb減去高參考準位Vrt即為參考電壓，並且中間準位Vcm介於低參考準位Vrb與高參考準位Vrt之間，例如Vcm=(Vrb+Vrt)/2。
開關組250受控於開關信號Sw。其中，開關S0的第二端可選擇性地切換至低參考準位Vrb或高參考準位Vrt；其他開關S1~S9的第二端可選擇性地切換至輸入準位Vin、低參考準位Vrb、高參考準位Vrt與中間準位Vcm其中之一。另外，開關組250中更包括一取樣開關Ss，連接於中間準位Vcm與節點a之間。再者，補償開關Sc亦受控於開關信號Sw，且補償開關Sc的第二端可選擇性地切換至低參考準位Vrb或高參考準位Vrt。
再者，橋接電容器Cb連接於節點a與節點b之間。比較器230的第一端(例如正輸入端)連接至節點a，比較器230的第二端(例如負輸入端)接收一中間準位Vcm，比較器230的輸出端產生一比較信號Out。
SAR邏輯電路240中接收比較信號Out，並根據比較信號來逐次改變開關信號Sw，使得開關組250逐次改變開關S0~S9的切換位置。當開關組250中的開關S0~S9依序切換完成，即可產生一數位資料信號Dout。
請參照第2B圖，其所繪示為逐次逼進型類比至數位轉換器中的SAR邏輯電路240的動作時序示意圖。如第2B圖所示，時間點t0至時間點t1為取樣期間(sampling period)。在此期間，開關組250中的取樣開關Ss連接至中間準位Vcm，開關S1~S9皆切換至輸入準位Vin，開關S0與補償開關Sc切換至切 換至低參考準位Vrb。換言之，於時間點t1時，輸入準位Vin上的電壓值及被取樣至電容器C1~C9。
於取樣期間之後，亦即時間點t1時，開關組250中的取樣開關Ss不連接至中間準位Vcm，開關S1~S9皆切換至中間準位Vcm，開關S0與補償補償開關Sc可具實際需求切換至低參考準位Vrb或者高參考準位Vrt。接著，進入轉換期間(converting period)。
在時間點t1至時間點t3的轉換期間，至少有10個(亦即i+j+1)時脈周期(clock cycle)，作為10個比較周期(comparing cycle)。在每個比較周期，比較器230會比較節點a上的電壓以及中間準位Vcm，並產生比較信號Out。而SAR邏輯電路240即根據比較信號Out來更改開關信號Sw，並進入下一個比較周期。再者，開關組250更根據開關信號Sw，由最高編號開關S9至最低編號開關S1來逐次進行切換。亦即，在一個比較周期中，開關信號Sw會變更一個開關的切換位置，而比較器230也會對應的改變比較信號Out。
換句話說，於時間點t1至時間點t3的轉換期間，SAR邏輯電路240會根據時脈信號CLK來接收比較信號Out，並據以更改開關信號Sw用以控制開關S1~S9。亦即，更改D9~D1來進一步控制開關S9~S1的切換位置。
首先，於第一個比較周期中，根據節點a上的電壓以及中間準位Vcm，使得比較器230產生比較信號Out，以決定數位資料信號Dout的最高位元(MSB)，亦即D9，的邏輯準位。
舉例來說，假設節點a上的電壓小於中間準位Vcm，則比較信號Out輸出第一邏輯準位(例如邏輯“1”)，並進一步確認數位資料信號Dout的最高位元(MSB)，亦即D9，為“1”，接著改變開關信號Sw以控制最大編號開關S9切換至高參考準位Vrt。反之，假設節點a上的電壓大於中間準位Vcm，則比較信號Out輸出第二邏輯準位(例如邏輯“0”)，並進一步確認數位資料信 號Dout的最高位元(MSB)，亦即D9，為“0”，並且改變開關信號Sw以控制最大編號開關S9切換至低參考準位Vrb。
相同的原理，於後續的比較周期中，當前一編號的開關Sx切換完成後，根據節點a上的電壓以及中間準位Vcm，使得比較器230產生比較信號Out用以決定下一位元的Dx-1邏輯準位，並用以控制開關Sx-1。在第2A圖之實施例中，x係由9逐次遞減至1。假設節點a上的電壓小於中間準位Vcm，則比較信號Out輸出第一邏輯準位(例如邏輯“1”)，並進一步確認數位資料信號Dout的下一個位元“1”，並且改變開關信號Sw以控制下一個編號開關切換至高參考準位Vrt。反之，假設節點a上的電壓大於中間準位Vcm，則比較信號Out輸出第二邏輯準位(例如邏輯“0”)，並進一步確認數位資料信號Dout的下一個位元為“0”，並且改變開關信號Sw以控制下一個編號開關切換至低參考準位Vrb。
最後，當開關S1切換完成之後，根據節點a上的電壓以及中間準位Vcm，比較器230即可產生比較信號Out用以決定最低位元(LSB)，亦即D0，的邏輯準位。
換言之，根據時脈信號CLK的變化，當開關S9~S1根據開關信號依序切換完成後，即可以獲得數位資料信號Dout的最高位元(MSB)至最低位元(LSB)的邏輯準位，亦即D9~D0的邏輯準位，並於時間點t2輸出該次取樣的數位資料信號Dout。
由以上的說明可知，本發明之逐次逼進型類比至數位轉換器200，在開關S9~S1逐次切換時，其變化係由中間準位Vcm切換至高參考準位Vrt，或者由中間準位Vcm切換至低參考準位Vrb。所以電壓擺程(voltage swing)僅有參考電壓(Vref)的一半振幅，可以降低電能的損耗。
另外，第2A圖之逐次逼進型類比至數位轉換器也可以利用以下的操作方式來運作，說明如下。
首先，於第一個比較周期中，根據節點a上的電壓 以及中間準位Vcm，使得比較器230產生比較信號Out，以決定數位資料信號Dout的最高位元(MSB)，亦即D9，的邏輯準位。
舉例來說，假設節點a上的電壓小於中間準位Vcm，則比較信號Out輸出第一邏輯準位(例如邏輯“1”)，並進一步確認數位資料信號Dout的最高位元(MSB)，亦即D9，為“1”，接著改變開關信號Sw以控制最大編號開關S9切換至高參考準位Vrt。反之，假設節點a上的電壓大於中間準位Vcm，則比較信號Out輸出第二邏輯準位(例如邏輯“0”)，並進一步確認數位資料信號Dout的最高位元(MSB)，亦即D9，為“0”，並且改變開關信號Sw以控制最大編號開關S9切換至低參考準位Vrb。
於數位資料信號Dout的D9為第一邏輯準位(例如邏輯“1”)的狀況下。於後續的比較周期中，其他的開關S8~S1會根據比較信號Out的準位，切換於高參考準位Vrt或中間準位Vcm。舉例來說，當前一編號的開關Sx切換完成後，假設節點a上的電壓小於中間準位Vcm，則比較信號Out輸出第一邏輯準位(例如邏輯“1”)，並進一步確認數位資料信號Dout的下一個位元“1”，並且改變開關信號Sw以控制下一個編號開關切換至高參考準位Vrt。反之，假設節點a上的電壓大於中間準位Vcm，則比較信號Out輸出第二邏輯準位(例如邏輯“0”)，並進一步確認數位資料信號Dout的下一個位元為“0”，並且改變開關信號Sw以維持下一個編號開關在中間準位Vcm。同理，x係由9逐次遞減至1。
另外，於數位資料信號Dout的D9為第二邏輯準位(例如邏輯“0”)的狀況下。於後續的比較周期中，其他的開關S8~S1會根據比較信號Out的準位，切換於低參考準位Vrb或中間準位Vcm。舉例來說，當前一編號的開關Sx切換完成後，假設節點a上的電壓小於中間準位Vcm，則比較信號Out輸出第一邏輯準位(例如邏輯“1”)，並進一步確認數位資料信號Dout的下一個位元“1”，並且改變開關信號Sw以維持下一個編號開關在中間準位Vcm。反之，假設節點a上的電壓大於中間準位Vcm，則比較信 號Out輸出第二邏輯準位(例如邏輯“0”)，並進一步確認數位資料信號Dout的下一個位元為“0”，並且改變開關信號Sw以控制下一個編號開關切換至低參考準位Vrb。同理，x係由9逐次遞減至1。
最後，當開關S1切換完成之後，根據節點a上的電壓以及中間準位Vcm，比較器230即可產生比較信號Out用以決定最低位元(LSB)，亦即D0，的邏輯準位。
根據本發明的實施例，由於逐次逼進型類比至數位轉換器200中設計二個電容器組210、220，並且利用橋接電容器Cb連接。因此，可以有效地降低電容器的電容值，亦即降低電容器的佈局尺寸(layout size)。另外，第2A圖之逐次逼進型類比至數位轉換器200係以i為4，j為5為例來作說明。實際上，本發明並未限定i與j的數值，而在(j-i)大於等於1時，會獲得較佳的轉換效果。
再者，於本發明中開關S0與補償開關Sc係根據開關信號Sw切換於低參考準位Vrb與高參考準位Vrt其中之一。但是於實際的設計上，也將開關S0與補償開關Sc的第二端設計成為可切換於低參考準位Vrb、高參考準位Vrt、輸入準位Vin、與中間準位Vcm其中之一，而利用切換信號SW來控制開關S0與補償開關Sc僅切換於低參考準位Vrb與高參考準位Vrt其中之一。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200‧‧‧逐次逼進型類比至數位轉換器
210‧‧‧第一電容器組
220‧‧‧第二電容器組
230‧‧‧比較器
240‧‧‧逐次逼進暫存器邏輯電路
250‧‧‧開關組

Claims (18)

  1. 一種逐次逼進型類比至數位轉換器，包含：一第一電容器組，具有j個電容器，每一該j個電容器的一第一端連接至一節點a；一第二電容器組，具有(i+1)個電容器，每一該(i+1)個電容器的一第一端連接至一節點b；一橋接電容器，連接於該節點a與該節點b之間；一開關組，具有(i+1)個開關且每一該(i+1)個開關的一第一端對應地連接至該第二電容器組中每一該(i+1)個電容器的一第二端，以及具有j個開關且每一該j個開關的一第一端對應地連接至該第一電容器組中每一該j個電容器的一第二端，其中該(i+j+1)個開關受控於一開關信號，使得每一該(i+j+1)個開關的一第二端各別地切換至一低參考準位、一高參考準位、一輸入準位與一中間準位其中之一；一比較器，具有一第一端連接至該節點a，一第二端接收該中間準位，一輸出端產生一比較信號；以及一逐次逼進暫存器邏輯電路，根據一時脈信號來接收該比較信號，用以產生該開關信號來控制該開關組，並產生一數位資料信號；其中，該開關組更包括一取樣開關受控於該開關信號，且該取樣開關具有一第一端接收該中間準位，具有一第二端連接至該節點a；其中，於一取樣期間，該開關組中的該取樣開關連接至該中間準位，該第二電容器組中的一第零電容器所對應的一第一開關切換至該低參考準位，以及該開關組中的其他(i+j)個開關切換至該輸入準位。
  2. 如申請專利範圍第1項所述之逐次逼進型類比至數位轉換 器，其中該第二電容器組中包括一第一電容器具有一單位電容值，並且其他該i個電容器所對應之i個電容值，係由該一單位電容值開始依序以2的冪次方倍數增加。
  3. 如申請專利範圍第2項所述之逐次逼進型類比至數位轉換器，其中該第一電容器組中的該j個電容器對應之j個電容值，係由該一單位電容值開始依序以2的冪次方倍數增加。
  4. 如申請專利範圍第2項所述之逐次逼進型類比至數位轉換器，更包括一補償電容器，具有一第一端連接於該節點b，且該開關組更包括一補償開關，具有一第一端連接至該補償電容的一第二端，且根據該開關信號使得該補償開關的一第二端切換至該低參考準位與該高參考準位其中之一。
  5. 如申請專利範圍第4項所述之逐次逼進型類比至數位轉換器，其中該補償電容器、該第二電容器組與該橋接電容器組成的一等效電容器具有該一單位的電容值。
  6. 如申請專利範圍第1項所述之逐次逼進型類比至數位轉換器，其中於該取樣期間結束時，該開關組中的該取樣開關不連接至該中間準位，該第二電容器組中的該第一電容器所對應的該第一開關切換至該低參考準位或該高參考準位，以及該開關組中的其他該(i+j)個開關切換至該中間準位。
  7. 如申請專利範圍第6項所述之逐次逼進型類比至數位轉換器，其中於該取樣期間之後的一轉換期間，根據該比較信號來改變該開關信號用以逐次切換該開關組中的該(i+j)個開關，並於完成該開關組中的該(i+j)個開關的切換後產生該數位資料信號。
  8. 如申請專利範圍第6項所述之逐次逼進型類比至數位轉換器，其中該轉換期間中包括(i+j+1)個比較周期，用以產生(i+j+1)位元的該數位資料信號。
  9. 如申請專利範圍第8項所述之逐次逼進型類比至數位轉換器，其中於一第一個比較周期時，該比較器比較該中間準位與該節點a上之電壓，產生該數位資料信號的一最高位元，並據以改變該開關信號，用以切換該開關組中的一第(i+j)開關。
  10. 如申請專利範圍第9項所述之逐次逼進型類比至數位轉換器，其中於該第一個比較周期時，當該中間準位大於該節點a上之電壓時，該數位資料信號的該最高位元為一第一邏輯準位且該第(i+j)開關切換至該高參考準位，以及該中間準位小於該節點a上之電壓時，該最高位元為一第二邏輯準位且該第(i+j)開關切換至該低參考準位。
  11. 如申請專利範圍第10項所述之逐次逼進型類比至數位轉換器，其中於第m個比較周期時，該比較器比較該中間準位與該節點a上之電壓，產生該數位資料信號的一第(i+j+1-m)位元，並據以改變該開關信號，用以切換該開關組中的一第(i+j+1-m)開關，其中，m為大於等於2且小於等於(i+j)之正整數。
  12. 如申請專利範圍第11項所述之逐次逼進型類比至數位轉換器，其中於該第m個比較周期時，當該中間準位大於該節點a上之電壓時，該數位資料信號的該第(i+j+1-m)位元為該第一邏輯準位且該第(i+j+1-m)開關切換至該高參考準位，以及該中間準位小於該節點a上之電壓時，該數位資料信號的該第(i+j+1-m)位元為該第二邏輯準位且該第(i+j+1-m)開關切換至該低參考準位。
  13. 如申請專利範圍第9項所述之逐次逼進型類比至數位轉換器，其中於該最高位元為該第一邏輯準位時，於第m個比較周期時，該比較器比較該中間準位與該節點a上之電壓，產生該數位資料信號的一第(i+j+1-m)位元，並據以改變該開關信號，用以切換該開關組中的一第(i+j+1-m)開關，其中，m為大於等於2且小於等於(i+j)之正整數。
  14. 如申請專利範圍第13項所述之逐次逼進型類比至數位轉換器，其中於該第m個比較周期時，當該中間準位大於該節點a上之電壓時，該數位資料信號的該第(i+j+1-m)位元為該第一邏輯準位且該第(i+j+1-m)開關切換至該高參考準位，以及該中間準位小於該節點a上之電壓時，該數位資料信號的該第(i+j+1-m)位元為該第二邏輯準位且該第(i+j+1-m)開關維持在該中間準位。
  15. 如申請專利範圍第9項所述之逐次逼進型類比至數位轉換器，其中於該最高位元為該第二邏輯準位時，於第m個比較周期時，該比較器比較該中間準位與該節點a上之電壓，產生該數位資料信號的一第(i+j+1-m)位元，並據以改變該開關信號，用以改變該開關組中的一第(i+j+1-m)開關，其中，m為大於等於2且小於等於(i+j)之正整數。
  16. 如申請專利範圍第15項所述之逐次逼進型類比至數位轉換器，其中於該第m個比較周期時，當該中間準位大於該節點a上之電壓時，該數位資料信號的該第(i+j+1-m)位元為該第一邏輯準位且該第(i+j+1-m)開關維持在該中間準位，以及該中間準位小於該節點a上之電壓時，該數位資料信號的該第(i+j+1-m)位元為該第二邏輯準位且該第(i+j+1-m)開關切換至該低參考準位。
  17. 如申請專利範圍第9項所述之逐次逼進型類比至數位轉換器，其中於該第(i+j+1)個比較周期時，當該中間準位大於該節點a上之電壓時，該數位資料信號的一最低位元為該第一邏輯準位，以及該中間準位小於該節點a上之電壓時，該最低位元為該第二邏輯準位。
  18. 一種逐次逼進型類比至數位轉換器，包含：一第一電容器組，具有j個電容器，每一該j個電容器的一第一端連接至一節點a；一第二電容器組，具有(i+1)個電容器，每一該(i+1)個電容器的一第一端連接至一節點b；一橋接電容器，連接於該節點a與該節點b之間；一開關組，具有(i+1)個開關且每一該(i+1)個開關的一第一端對應地連接至該第二電容器組中每一該(i+1)個電容器的一第二端，以及具有j個開關且每一該j個開關的一第一端對應地連接至該第一電容器組中每一該j個電容器的一第二端，其中該(i+j+1)個開關受控於一開關信號，使得每一該(i+j+1)個開關的一第二端各別地切換至一低參考準位、一高參考準位、一輸入準位與一中間準位其中之一；一比較器，具有一第一端連接至該節點a，一第二端接收該中間準位，一輸出端產生一比較信號；一逐次逼進暫存器邏輯電路，根據一時脈信號來接收該比較信號，用以產生該開關信號來控制該開關組，並產生一數位資料信號；以及一補償電容器，具有一第一端連接於該節點b；其中，該開關組更包括一補償開關，具有一第一端連接至該補償電容的一第二端，且根據該開關信號使得該補償開關的一第二端切換至該低參考準位與該高參考準位其中之一；其中，該開關組更包括一取樣開關受控於該開關信號，且該 取樣開關具有一第一端接收該中間準位，具有一第二端連接至該節點a。
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