JP6514454B2 - 逐次比較ad変換器及び逐次比較ad変換方法 - Google Patents
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Description
この種の逐次比較アナログデジタル変換器(A/D変換器)は,比較的単純な回路構成で実現することができ、CMOSプロセスとの整合性が高く、比較的安価に製造可能であり、さらに,比較的高速な変換時間を達成できるという特徴を有している。そのため、様々な用途で広く利用されている。具体的には、逐次比較A/D変換器は、例えば、マイクロコントローラ(MCU)に内蔵されるA/D変換回路として用いられている。
つまり、アナログ値をデジタル値に変換するAD変換器(ADC)の1つとして、例えば、非特許文献1などに示される逐次比較AD変換器(Successive Approximation Resister ADC;SARADC)が知られている。
DACの設計においては、非線形性とエリア・電力はそれぞれトレードオフの関係にある。非線形性を小さく抑えるには、素子サイズを大きく設計する必要がある。しかしながら、素子サイズの増大は、コアサイズ、しいてはチップサイズの増大を招く。また、素子サイズを大きく設計することにより、容量・寄生容量の増大に伴い、消費電力の増大を招く。
入力信号をサンプルホールドした電圧Vinと、DAC54により出力される、SAR53に蓄積されているデジタル出力値Doutに対応した電圧Dとの差分値を比較器52で基準電圧VCMと逐次比較することで入力信号に最も近いデジタル出力値を得る。通常、入力信号の電圧範囲はDAC54の出力電圧範囲と等しく、その電圧範囲の中央値がVCMに選ばれる。例えば、基準電圧Vrefを用いて、信号入力範囲を−Vref〜+Vrefとした時、VCM=0Vに選ばれる。
この変換アルゴリズムは、通常、バイナリに重み付けされた素子群を用いており、Nビット分解能のSARADCの場合、最上位ビットから逐次変換することで、N回の判定サイクルの後、Nビットのデジタル出力値Doutを得る。
電荷再配分型のSARADCは、例えば、非特許文献2などに開示されている図14の構成が代表的な構成である。
図14は、非特許文献2に記載の電荷再配分型のSARADCの基本的な回路構成図である。電荷再配分型のSARADCは、アナログ入力電圧をサンプリングし、このサンプリングしたアナログ入力電圧と電荷再配分型のCDACで生成した比較対象電圧との比較動作を、DACのデジタル入力信号の最上位ビットから最下位ビットまで逐次繰り返す。すなわち、CDACは、図13におけるサンプルホールド回路51とDAC54の両方の機能を有する。
また、上述した特許文献1に示される結合容量を使用した構成でも、高分解能を実現するためには、DACの線形性確保のための制御回路が必要となり、面積増大が避けられない。
また、例えば、特許文献2に記載のものは、無線通信における受信機をはじめとし、オーディオ機器や医療計測器等の信号処理系に応用されるΔΣ変調技術に基づくΔΣAD(アナログデジタル)変換器及び信号処理システムに関するもので、フィードバック系において内部AD変換器の出力コードに対してデータ加重平均化(DWA)処理を行い、処理後のデータを内部DA変換器に出力するDWA処理回路を備えたものである。
また、上述した特許文献2に記載したものはA/D変換が完了してからポインタが動くため、バイナリに重み付けされたA/D変換結果が逐次発行される逐次比較A/D変換にそのまま流用することはできない。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、低非線形性なA/D変換を実現できる、SARADCにおけるデルタシグマ変調を実現した逐次比較AD変換器及び逐次比較AD変換方法を提供することにある。
また、請求項3に記載の発明は、請求項1又は2に記載の発明において、前記比較器(32,42)に接続され、容量素子(Cf)を有し、量子化誤差を電荷として前記容量素子(Cf)に保存し、保存した電荷を次の逐次比較動作時に入力信号に応じ前記容量DA変換器(34,44a,44b,134)の各容量素子(C0乃至C2(N-1))にサンプリングされた電荷と加算する誤差帰還部(36,46)と、を備えていることを特徴とする。(実施形態3,4/実施例2,3;図7乃至図9,図12)
また、請求項6に記載の発明は、請求項4に記載の発明において、前記演算増幅器(36a,46a)の前記入力端子と前記出力端子とを接続可能とする第3スイッチ(SWa)を更に備えていること特徴とする。(実施例3;図12)
また、請求項7に記載の発明は、容量DA変換器を備えた電荷再分配型の逐次比較AD変換器において、入力信号をサンプルホールドした信号を生成するサンプルホールド回路と、該サンプルホールド回路に接続され、前記サンプルホールドした信号に応じた電荷を蓄える複数の容量素子を含み、該複数の容量素子の接続を切り換えることにより比較信号を生成する容量DA変換器と、前記容量DA変換器に接続され、前記比較信号と基準電圧とを比較する比較器と、該比較器からの出力信号を逐次蓄積する逐次比較レジスタと、該逐次比較レジスタに接続され、前記複数の容量素子の接続を切り換えるDWA処理回路と、前記比較器に接続され、容量素子を有し、量子化誤差を電荷として前記容量素子に保存し、保存した電荷を次の逐次比較動作時に入力信号に応じ前記容量DA変換器の各容量素子にサンプリングされた電荷と加算する誤差帰還部と、を備え、前記誤差帰還部は、入力端子が前記容量DA変換器の各容量素子の一端に接続される演算増幅器と、前記容量DA変換器の各容量素子の一端と基準電圧端子との間に前記容量素子を接続可能とする第1スイッチと、前記演算増幅器の前記入力端子と出力端子との間に前記容量素子を接続可能とする第2スイッチと、前記演算増幅器の前記入力端子と前記出力端子とを接続可能とする第3スイッチと、を備えていること特徴とする。
[実施形態1]
図1は、本発明に係る逐次比較AD変換器の実施形態1を説明するための回路構成図で、AD変換器のシングルエンド構成における回路構成図である。図中符号10は逐次比較AD変換器、11はサンプルホールド回路(S/H)、12は比較器、13は逐次比較レジスタ(SAR)、14はデジタルアナログ変換器(DAC)、15はDWA(Data Weighted Averaging;データ重み付け平均化)処理回路を示している。
なお、DAC14としては、容量DA変換器(CDAC)を用いる電荷再配分型のSARADCが主流であるので、以下、CDACを用いるSARADCについて説明する。
具体的には、以下のような構成を備えている。
サンプルホールド回路11は、入力アナログ信号をサンプルホールドした信号Vinを生成する。また、容量DA変換器14は、サンプルホールド回路11に接続され、サンプルホールドした信号Vinに応じた電荷を蓄える複数の容量素子(図4のCs)を含み、この複数の容量素子(図4のCs)の接続を切り換えることにより比較信号を生成する。
また、比較器12は、容量DA変換器14に接続され、比較信号と基準電圧VCMとを比較する。また、逐次比較レジスタ(SAR)13は、比較器12の出力信号を逐次蓄積して出力信号Doutを出力する。
つまり、DWA処理回路15は、入力アナログ信号Vinを基準電圧VCMと比較した出力信号を逐次蓄積する逐次比較レジスタ13に接続され、容量DA変換器14の複数の容量素子(図4のCs)の接続を切り換えるように構成されている。
また、DWA処理回路15は、逐次比較レジスタ13からの1ビットごとの信号に基づきポインタを進め、このポインタに従って複数の容量素子(図4のCs)の接続を切り換えるように構成されている。また、ポインタの進み値は、1ビットごとに重みづけされていることが好ましい。
本実施形態1の逐次比較AD変換器10は、上述した逐次比較動作により、入力電圧Vinとデジタル出力値Doutに対応した電圧値Dとの差分値を基準電圧VCMに近づけていくことでAD変換を行う。即ち、VCMを基準とすれば(VCM=0とすれば)、入力電圧Vinと電圧値Dを一致させるようにSAR13はDAC14を制御する。この時、SARADCの量子化誤差Eを用いると、入力電圧Vinと電圧値Dの関係は、次式(1)で示される。
Vin+E=D ・・・(1)
また、比較器12の入力電圧ノードVxは、次式(2)
Vx=Vin−D=−E ・・・(2)
と表される。
nビットのデジタル出力Doutのビットごとに重みづけされたポインタ進み値が設定されており、D[n−k](k=1,2,・・・,n)のポインタ進み値は2(n−k)である。図1中の逐次比較レジスタ(SAR)13のビットごとに設定されたポインタ進み値分のスイッチ(図4のSWg)が駆動されることを特徴としている。また、逐次比較動作の判定ごとに発行される1ビットごとにポインタが進み、該スイッチ(図4のSWg)が駆動されることを特徴としている。
本実施形態1のDWA処理回路15により、逐次比較AD変換を実現した逐次比較AD変換器において、電荷を蓄える複数の容量素子(図4のCs)の各バラつきによる非線形ノイズに対して1次のハイパスのノイズシェーピング効果が得られることとなる。
図3は、本発明に係る逐次比較AD変換器の実施形態2を説明するための回路構成図で、逐次比較AD変換器の全差動構成における回路構成図である。図中符号20は逐次比較AD変換器、21はサンプルホールド回路(S/H)、22は比較器、23は逐次比較レジスタ(SAR)、24a,24bはデジタルアナログ変換器(DAC)、25はDWA(Data Weighted Averaging;データ重み付け平均化)処理回路を示している。
本実施形態2の逐次比較AD変換器20は、容量DA変換器24a,24bを備えた電荷再分配型の逐次比較AD変換器である。
サンプルホールド回路21は、入力信号をサンプルホールドした信号Vinを生成する。また、容量DA変換器24a,24bは、サンプルホールド回路21に接続され、サンプルホールドした信号Vinに応じた電荷を蓄える複数の容量素子(図4のCs)を含み、複数の容量素子(図4のCs)の接続を切り換えることにより比較信号を生成する。
また、比較器22は、容量DA変換器24a,24bに接続され、比較信号と基準電圧VCMとを比較する。また、逐次比較レジスタ23は、比較器22の出力信号を逐次蓄積して出力信号Doutを出力する。
つまり、DWA処理回路25は、入力アナログ信号Vinを基準電圧VCMと比較した出力信号を逐次蓄積する逐次比較レジスタ23に接続され、容量DA変換器24a,24bの複数の容量素子(図4のCs)の接続を切り換えるように構成されている。
また、DWA処理回路25は、逐次比較レジスタ23からの1ビットごとの信号に基づきポインタを進め、このポインタに従って複数の容量素子(図4のCs)の接続を切り換えるように構成されている。
このように、上述した図1においてはシングルエンド構成で示したが、図3に示すように全差動構成に拡張することも容易に実現できる。
基準電圧VCM=0とすると、サンプルホールド回路21の2つの出力電圧が+Vinと−VinというようにVCM=0に対して対称の値であれば、回路の対称性より、図3に示した構成は、図1に示した構成と同等と見なせる。したがって、図3に示した構成においても、逐次比較A/D変換を実現できる。
本実施例1の逐次比較AD変換器10は、図1に示した実施形態1におけるDAC14として容量DA変換器(CDAC)114を備えた電荷再分配型の逐次比較AD変換器である。
容量DA変換器114は、サンプルホールド回路として、サンプルホールドした信号Vinに応じた電荷を蓄える複数の容量素子Csを含み、この複数の容量素子Csの接続を切り換えることにより比較信号を生成する。
また、比較器12は、容量DA変換器114に接続され、比較信号と基準電圧VCMとを比較する。また、逐次比較レジスタ13は、比較器12の出力信号を逐次蓄積して出力信号Doutを出力する。
つまり、図4に示した逐次比較AD変換器10は、容量C0〜C2(N−1)を有する容量群Csと、スイッチ群SWgとを有するCDAC114と、スイッチSWsと、容量群Csの共通端子Vxを閾値電圧である基準電圧VCM(例えば、0V)と比較する比較器12と、この比較器12の出力を逐次蓄積して複数ビットのデジタル出力信号Doutを出力するSAR13と、DWA処理回路15とを備えている。
スイッチSWsは、一端を基準電圧VCMに、他端をノードVx(CDACの共通端子)に接続している。また、スイッチ群SWgは、一端が容量群Csにそれぞれ接続されており、SAR13が出力する制御信号により、DAW処理回路15を介して、他端を高基準電圧VRH、低基準電圧VRL、アナログ入力電圧Vinのいずれかに接続されている。
逐次比較AD変換器のデータ出力周波数をFs[Hz]と示すと、1サイクルの動作時間は1/Fs=Ts[s]となる。逐次比較AD変換器の1サイクルの動作は、サンプリングフェーズφs、逐次比較フェーズφcの2つのフェーズに分割される。図5に示すように、時間区分は、例えば、φsがTs/2、φcがTs/2のように、その合計がTsとなるように分割される。なお、これらのフェーズに重なりが無いようにノンオーバーラップ区間φNOがそれぞれ存在するが、1サイクル全体の時間に対して微小なため、以下ではφNOの時間は無視して説明を行う。
まず、図5におけるサンプリングフェーズφsでは、図4においてスイッチ群SWgを全てアナログ入力電圧Vinの端子に接続する。これにより、容量群Csには、Csを容量C0〜C2(N−1)の容量値の総和とした時、次式(3)
Qs1=Cs(VCM−Vin)=−Vin・Cs ・・・(3)
の電荷がVxノード側に蓄積される。すなわち、アナログ入力電圧VinがCDAC114の容量群Csにサンプリングされる。
Q1=Qs1=−Vin・Cs
Q1=−Vin・Cs ・・・(4)
の電荷が蓄積されており、容量群Csに対して、Vinの電圧をサンプリングすることと等価の電荷が蓄積されている。
Q2=(Cs/2)・(Vx2−VRH)+(Cs/2)・(Vx2−VRL)
Q2=Cs・Vx2 ・・・(5)
となる。
上記式(4)と(5)の電荷は、電荷保存則により等しいので、Q1=Q2を解くと、次式(6)
Vx2=−Vin ・・・(6)
を得る。
この時、ノードVxにおいて変化する電圧ΔVxpは、次式(7)
ΔVxp=(1/2)・VREF ・・・(7)
であるので、この時のノードVxの電圧Vx3は、
Vx3=Vx2+ΔVxp=−(Vin−(1/2)・VREF)
・・・(8)
と表される。
この時、ノードVxにおいて変化する電圧ΔVxnは、次式(9)
ΔVxp=−(1/2)・VREF ・・・(9)
であるので、この時のノードVxの電圧Vx3は、次式(10)
Vx3=Vx2+ΔVxp=−(Vin+(1/2)・VREF)
・・・(10)
と表される。
このデジタル出力値Doutは、−VREF〜VREFの電圧範囲を2N等分に量子化した電圧値Dに対応し、次式(11)
D=−VREF+δ1VREF+δ2(VREF/2)
+・・・+δN(VREF/2N−1) ・・・(11)
と表すことができる。
時刻t1,t2,t3は、逐次比較フェーズφcの開始時刻を基準としており、それぞれ1ビット目、2ビット目、3ビット目の判定時刻を示す。また、各容量におけるセトリング時間は十分に確保されているとする。
まず、サンプリングフェーズφsの終了時、VCM=0であったノードVxの電圧は、スイッチ群SWgの中で、DWA処理回路15によって選択された2(3−1)=8個のキャパシタのスイッチのうち、4つのキャパシタのスイッチが高基準電圧VRH側に接続され、それ以外のキャパシタのスイッチが低基準電圧VRL側に接続される。この時、容量群Csの各スイッチ側のノードにおける、平均電圧はVCM=0となるので、式(3)より、Vxは、−Vin=(1.6/4)・Vref(>0)の電圧値となるので、1ビット目は0であり、δ1=0と決定される。
以上の動作により、Dout=(0,1,0)と決定され、Doutに対応する電圧Dは、次式(12)
D=−VREF+0・VREF+1・(VREF/2)
+0・(VREF/22)=−VREF/2 ・・・(12)
となるため、式(8)より量子化誤差Eは、E=−(0.4/4)・Vrefと求められる。
なお、本構成では、CDAC114として図1のような構成を示したが、逐次比較動作によってADCの量子化誤差Eに相当する電荷が残渣として残ればよく、例えば、上述した特許文献1のようなCDACの構成でも問題ない。
本発明の実施例1に対応する逐次比較AD変換方法は、容量DA変換器(CDAC)114を備えた電荷再分配型の逐次比較AD変換器における逐次比較AD変換方法である。
まず、入力信号Vinを容量DA変換器114の各容量素子(図4のCs)にサンプリングする。
次に、比較結果により各容量素子(図4のCs)に高基準電圧又は低基準電圧を接続する動作を、データ重み付け平均化(DWA)処理を用いて逐次行う。
また、容量DA変換器を全差動構成にすることも可能である。
このようにして、SARADCを実現した逐次比較AD変換方法を実現することができる。
図7は、本発明に係る逐次比較AD変換器の実施形態3を説明するための回路構成図で、AD変換器のシングルエンド構成における回路構成図である。図中符号30は逐次比較AD変換器、31はサンプルホールド回路(S/H)、32は比較器、33は逐次比較レジスタ(SAR)、34はデジタルアナログ変換器(DAC)、35はDWA(Data Weighted Averaging;データ重み付け平均化)処理回路、36は誤差帰還部、36aは演算増幅器、36bは容量素子、36c−1,36c−2は第1及び第2のスイッチを示している。
図7に示すAD変換器30は、サンプルホールド回路(S/H)31と比較器32と逐次比較レジスタ(SAR)33とDAC34及びDWA処理回路35に加えて、誤差帰還部36により構成されている。すなわち、図13に示した従来のSARADCの構成にDWA処理回路35と誤差帰還部36を追加した構成である。したがって、DWA処理回路35と誤差帰還部36以外の動作は、図13に記載の逐次比較AD変換器と同様である。
サンプルホールド回路31は、入力アナログ信号をサンプルホールドした信号Vinを生成する。また、容量DA変換器34は、サンプルホールド回路31に接続され、サンプルホールドした信号Vinに応じた電荷を蓄える複数の容量素子(図9のCs)を含み、この複数の容量素子(図9のCs)の接続を切り換えることにより比較信号を生成する。
DWA処理回路35は、逐次比較レジスタ(SAR)33の出力信号を入力して、逐次比較動作の判定ごとに発行される1ビットごとにポインタを進め、ポインタに従いスイッチ(図9のSWg)が駆動されるよう、出力信号を容量DA変換器34に出力する。
また、DWA処理回路35は、逐次比較レジスタ33からの1ビットごとの信号に基づきポインタを進め、このポインタに従って複数の容量素子(図9のCs)の接続を切り換えるように構成されている。
初期状態として、誤差帰還部36の出力は、基準電圧VCMと同電位を出力しているとする。まず、上述した逐次比較動作により、入力電圧Vinとデジタル出力値Doutに対応した電圧値Dとの差分値を基準電圧VCMに近づけていくことでAD変換を行う。即ち、VCMを基準とすれば(VCM=0とすれば)、入力電圧Vinと電圧値Dを一致させるようにSAR33はDAC34を制御する。この時、SARADCの量子化誤差Eを用いると、入力電圧Vinと電圧値Dの関係は、次式(13)で示される。
Vin+E=D ・・・(13)
即ち、比較器32の入力電圧ノードVxは、次式(14)
Vx=Vin−D=−E ・・・(14)
と表される。
Vin+(−EZ−1)+E=D
Vin+(1−Z−1)E=D ・・・(15)
と表される。また、この時、比較器32の入力電圧ノードVxは、次式(16)
Vx=Vin+(−EZ−1)−D=−E ・・・(16)
となり、式(14)と同じく−Eの電圧となっている。したがって、この残渣電圧を誤差帰還部36に保存し、次回AD変換時に入力電圧Vinに加算した後にAD変換を行うという変換サイクルにおいて、式(15)は定常的に成立する。この式(15)は、一次デルタシグマ変調を示す式として知られており、周波数領域において、量子化誤差Eは低域で抑えられ、高域で増大するノイズシェーピング特性を示すことを表している。
本実施形態3のDWA処理回路35により、電荷を蓄える複数の容量素子(図9のCs)の各バラつきによる非線形ノイズに対し1次のハイパスのノイズシェーピング効果が得られることとなる。
図8は、本発明に係る逐次比較AD変換器の実施形態4を説明するための回路構成図で、逐次比較AD変換器の全差動構成における回路構成図である。図中符号40は逐次比較AD変換器、41はサンプルホールド回路(S/H)、42は比較器、43は逐次比較レジスタ(SAR)、44a,44bはデジタルアナログ変換器(DAC)、45はDWA処理回路、46は誤差帰還部、46aは演算増幅器、46b−1,46b−2は容量素子、46c−1a,46c−1bは第1のスイッチ、46c−2a,46c−2bは第2のスイッチを示している。
サンプルホールド回路41は、入力信号をサンプルホールドした信号Vinを生成する。また、容量DA変換器44a,44bは、サンプルホールド回路41に接続され、サンプルホールドした信号Vinに応じた電荷を蓄える複数の容量素子(図9のCs)を含み、複数の容量素子(図9のCs)の接続を切り換えることにより比較信号を生成する。
DWA処理回路45は、逐次比較レジスタ(SAR)43の出力信号を入力して、逐次比較動作の判定ごとに発行される1ビットごとにポインタを進め、ポインタに従いスイッチ(図9のSWg)が駆動されるよう、出力信号を容量DA変換器44a,44bに出力する。
また、DWA処理回路45は、逐次比較レジスタ43からの1ビットごとの信号に基づきポインタを進め、このポインタに従って複数の容量素子(図9のCs)の接続を切り換えるように構成されている。
このように、図7においてはシングルエンド構成で示したが、図8に示すように全差動構成に拡張することも容易に実現できる。
基準電圧VCM=0とすると、サンプルホールド回路41の2つの出力電圧が+Vinと−VinというようにVCM=0に対して対称の値であれば、回路の対称性より、図8に示した構成は、図7に示した構成と同等と見なせる。したがって、図8に示した構成においても、誤差帰還型のデルタシグマ変調を実現できる。
本実施例2の逐次比較AD変換器30は、図7に示した実施形態3におけるDAC34として容量DA変換器(CDAC)134を備えた電荷再分配型の逐次比較AD変換器である。誤差帰還部36は、容量素子(Cf)36bを有し、量子化誤差を電荷として容量素子36bに保存し、保存した電荷を次の逐次比較動作時に入力信号に応じ容量DA変換器134の各容量素子Csにサンプリングされた電荷と加算するように構成されている。
容量DA変換器134は、サンプルホールド回路として、サンプルホールドした信号Vinに応じた電荷を蓄える複数の容量素子Csを含み、この複数の容量素子Csの接続を切り換えることにより比較信号を生成する。
また、比較器32は、容量DA変換器134に接続され、比較信号と基準電圧VCMとを比較する。また、誤差帰還部36は、比較器32に接続されている。また、逐次比較レジスタ33は、比較器32の出力信号を逐次蓄積して出力信号Doutを出力する。
また、DWA処理回路35は、逐次比較レジスタ(SAR)33の出力信号を入力して、逐次比較動作の判定ごとに発行される1ビットごとにポインタを進め、ポインタに従いスイッチSWgが駆動されるよう、出力信号を容量DA変換器134に出力する。
また、誤差帰還部36は、容量素子Cfを有し、量子化誤差を電荷として容量素子Cfに保存し、保存した電荷を次の逐次比較動作時に入力信号に応じ容量DA変換器134の各容量素子(C0乃至C2(N−1))にサンプリングされた電荷と加算するように構成されている。
また、DWA処理回路35は、逐次比較レジスタ33からの1ビットごとの信号に基づきポインタを進め、このポインタに従って複数の容量素子Csの接続を切り換えるように構成されている。
この例では、デジタル出力信号Doutは、Nビット(Nは1以上の整数)であり、この逐次比較AD変換器30は、アナログ入力電圧VINを2N階調のデジタル信号に変換する。そして、容量群Csの容量C0〜C2(N−1)の値は、図中に示されるとおり、全て1Cであって、バイナリに重み付けされていない。ここで、Cは単位容量値を意味する。
スイッチSWsは、一端を基準電圧VCMに、他端をノードVx(CDACの共通端子)に接続している。スイッチSWcは、一端を基準電圧VCMに、他端をノードVyに接続しており、スイッチSWtは、一端をノードVyに、他端を演算増幅器43の出力ノードVoに接続している。また、スイッチ群SWgは、一端が容量群Csにそれぞれ接続されており、SARが出力する制御信号により、DWA処理回路35を介して、他端を高基準電圧VRH、低基準電圧VRL、アナログ入力電圧Vinのいずれかに接続されている。
逐次比較AD変換器のデータ出力周波数をFs[Hz]と示すと、1サイクルの動作時間は1/Fs=Ts[s]となる。AD変換器の1サイクルの動作は、サンプリングフェーズφs、逐次比較フェーズφc、誤差転送フェーズφtの3つのフェーズに分割される。図10に示すように、時間区分は、例えば、φsがTs/2、φcが2Ts/5、φtがTs/10のように、その合計がTsとなるように分割される。なお、これらのフェーズに重なりが無いようにノンオーバーラップ区間φNOがそれぞれ存在するが、1サイクル全体の時間に対して微小なため、以下ではφNOの時間は無視して説明を行う。
まず、図10におけるサンプリングフェーズφsでは、図9においてスイッチ群SWgを全てアナログ入力電圧Vinの端子に接続し、スイッチSWsを導通状態にしてノードVxに基準電圧VCMを接続する。このときスイッチSWt及びSWcは非導通状態である。これにより、容量群Csには、容量C0〜CNの容量値の総和とした時、次式(17)
Qs1=Cs(VCM−Vin)=−Vin・Cs ・・・(17)
の電荷がVxノード側に蓄積される。すなわち、アナログ入力電圧VinがCDAC134の容量群Csにサンプリングされる。
Qf1=Cf(VCM−Vf)=−Vf・Cf ・・・(18)
の電荷がノードVx側に蓄積されているとする。
したがって、サンプリングフェーズφsでは、ノードVx側に合計で、次式(19)
Q1=Qs1+Qf1=−Vin・Cs−Vf・Cf
Q1=−(Vin+(Cf/Cs)・Vf)・Cs ・・・(19)
の電荷が蓄積されており、容量群Csに対して、{Vin+(Cf/Cs)・Vf}の電圧をサンプリングすることと等価の電荷が蓄積されている。
Q2=(Cs/2)・(Vx2−VRH)
+(Cs/2)・(Vx2−VRL)+Cf(Vx2−VCM)
Q2=(Cs+Cf)・Vx2 ・・・(20)
となる。
上記式(19)と(20)の電荷は、電荷保存則により等しいので、Q1=Q2を解くと、次式(21)
Vx2=−Cs/(Cs+Cf)・(Vin+(Cf/Cs)・Vf)
・・・(21)
を得る。
ΔVxp=(Cs/4)/(Cs+Cf)・(VREF−(−VREF))=(VREF/2)・Cs/(Cs+Cf) ・・・(22)
であるので、この時のノードVxの電圧Vx3は、
Vx3=Vx2+ΔVxp=−Cs/(Cs+Cf)・(Vin+(Cf/Cs)・Vf)+(VREF/2)・Cs/(Cs+Cf)
Vx3=−Cs/(Cs+Cf)・(Vin+(Cf/Cs)・Vf−VREF/2)・・・(23)
と表される。
この時、ノードVxにおいて変化する電圧ΔVxnは、次式(24)
ΔVxn=(Cs/2)/(Cs+Cf)・(−VREF−VREF)+(Cs/4)/(Cs+Cf)・(VREF−(−VREF))
=−(VREF/2)・Cs/(Cs+Cf) ・・・(24)
であるので、この時のノードVxの電圧Vx3は、次式(25)
Vx3=Vx2+ΔVxn=−Cs/(Cs+Cf)・(Vin+(Cf/Cs)・Vf)−(VREF/2)・Cs/(Cs+Cf)
Vx3=−Cs/(Cs+Cf)・(Vin+(Cf/Cs)・Vf+VREF/2)・・・(25)
と表される。
このデジタル出力値Doutは、−VREF〜VREFの電圧範囲を2N等分に量子化した電圧値Dに対応し、次式(26)
D=―VREF+δ1VREF+δ2(VREF/2)
+・・・+δN(VREF/2N−1) ・・・(26)
と表すことができる。
(Vin+(Cf/Cs)・Vf)+E=D ・・・(27)
の関係として示せる。
したがって、Nビット判定後、ノードVxの電圧Vx4は、次式(28)
Vx4=−(Cs/(Cs+Cf))・(Vin+(Cf/Cs)・Vf−D)=(Cs/(Cs+Cf))・E ・・・(28)
と表される。
Q4=Cs(Vx4−D)+Cf(Vx4−VCM)
Q4=(Cs+Cf)Vx4−Cs・D ・・・(29)
となり、式(29)に式(28)を代入すると、次式(30)
Q4=Cs(E−D) ・・・(30)
と示すことができる。
この時の、ノードVxにおける電荷保存則を考えると、次式(31)
Cs(0−D)+Cf(0−V0)=Q4=Cs(E−D)
V0=−(Cs/Cf)・E ・・・(31)
となり、容量CfにはノードVx側にCf・(0−Vo)=Cs・Eの電荷が保存されている。
次に、逐次比較フェーズφcが開始すると、同様に、まず、スイッチSWsが非導通状態となる。続いて、スイッチSWcが導通状態となるのと同時に、スイッチ群SWgの中で、DWA処理回路46によって選択された2(N−1)個のキャパシタのスイッチのうち、C0〜CN−1のスイッチは、高基準電圧VRH側又は低基準電圧VRL側に接続される。このとき、誤差転送フェーズφtで容量Cfに量子化誤差Eとして保存された電荷は、容量群Csにサンプリングした電荷と加算される。
Vf=V0・Z−1
(Cf/Cs)Vf=(Cf/Cs)V0・Z−1=−E・Z−1
・・・(32)
の関係がある。したがって、式(27)は、式(32)を用いれば、次式(33)
(Vin−E・Z−1)+E=D
Vin+(1−Z−1)E=D ・・・(33)
となる。この式(33)は、一次デルタシグマ変調を示す式として知られており、周波数領域において、量子化誤差Eは低域で抑えられ、高域で増大するノイズシェーピング特性を示すことを表している。このため、量子化誤差電力の大きい高周波側(例えば、Fs/32以上の周波数領域)をデジタル低域通過フィルタにより除去すれば、従来のSARADCに比べ高い分解能でAD変換が実現できる。
時刻t1,t2,t3は、逐次比較フェーズφcの開始時刻を基準としており、それぞれ1ビット目、2ビット目、3ビット目の判定時刻を示す。また、各容量におけるセトリング時間は十分に確保されているとする。
まず、サンプリングフェーズφsの終了時、VCM=0であったノードVxの電圧は、スイッチ群SWgの中で、DWA処理回路35によって選択された2(3−1)=8個のキャパシタのスイッチのうち、4つのキャパシタのスイッチが高基準電圧VRH側に接続され、それ以外のキャパシタのスイッチが低基準電圧VRL側に接続される。この時、容量群Csの各スイッチ側のノードにおける、平均電圧はVCM=0となるので、β=Cs/(Cs+Cf)と表すと、式(17)より、Vxは、−β・{Vin+(Cf/Cs)・Vf}=(1.6/4)・β・Vref(>0)の電圧値となるので、1ビット目は0であり、δ1=0と決定される。
以上の動作により、Dout=(0,1,0)と決定され、Doutに対応する電圧Dは、次式(34)
D=−VREF+0・VREF+1・(VREF/2)+0・VREF/22=−VREF/2・・・(34)
となるため、式(23)より量子化誤差Eは、E=−(0.4/4)・Vrefと求められる。
なお、本発明のおけるADCでは、SARADCのAD変換における量子化誤差Eを電荷として容量Cfに一旦保存した後、次のAD変換時に入力電圧Vinを容量群Csにサンプリングした電荷と加算することで、量子化誤差に時間的な相関を持たせ、デルタシグマ変調を実現している。量子化誤差Eを電荷として次回判定に転送するため、容量Cfは容量群Csとの容量比に不感であり、その面積は相対誤差精度に制限されない。
また、本構成では、一次デルタシグマ変調を実現する構成を示したが、n次デルタシグマ変調(nは2以上)を実現する構成とすることもできる。
さらに、本発明は、DWA処理回路により、電荷を蓄える複数の容量素子(図9のCs)の各バラつきによる非線形ノイズに対し1次のハイパスのノイズシェーピング効果が得られることとなり、容量の相対誤差の影響を低減する構成で逐次比較AD変換を実現した逐次比較AD変換器を実現することができる。
本発明の逐次比較AD変換方法は、容量DA変換器(CDAC)を備えた電荷再分配型のAD変換器における誤差帰還型のデルタシグマ変調を実現した逐次比較AD変換方法である。
まず、入力信号Vinを容量DA変換器34の各容量素子(図9のCs)にサンプリングする。
次に、比較結果により各容量素子(図9のCs)に高基準電圧又は低基準電圧を接続する動作を、データ重み付け平均化(DWA)処理を用いて逐次行う。
次に、演算増幅器36aの入力端子と出力端子との間に接続可能な容量素子36bに量子化誤差を電荷として保存する。
また、容量DA変換器及び誤差帰還部を全差動構成にすることも可能である。
このようにして、容量の相対誤差の影響を低減する構成でSARADCにおける誤差帰還型のデルタシグマ変調を実現した逐次比較AD変換方法を実現することができる。
本実施例3の逐次比較AD変換器30は、演算増幅器36aの入力端子と出力端子とを接続可能とする第3スイッチSWaを更に備えた構成である。
図12で示した逐次比較AD変換器の動作タイミング図は、図5の動作タイミング図と同じである。以下、図5及び図12を用いて、本発明の実施例3に係る逐次比較AD変換器の概略動作を説明する。簡単のため、VCM=0、VRH=VREF、VRL=−VREFとする。本実施例3と上述した実施例2との相違は、演算増幅器36aがオフセット及びフリッカノイズなどの低域ノイズVoffを有するときに、出力デジタル値として影響を低減する効果を有する点である。
V0=VCM+Voff=Voff ・・・(35)
となる。したがって、容量群Csには、容量C0〜CNの容量値の総和とした時、次式(36)
Qs1a=Cs(VCM+Voff−Vin)=(−Vin+Voff)・Cs ・・・(36)
の電荷がノードVx側に蓄積される。すなわち、アナログ入力電圧Vinと入力換算雑音電圧Voffの差分値がCDAC134の容量群Csにサンプリングされる。
Qf1a=Cf(VCM−Vf)=−Vf・Cf ・・・(37)
の電荷がノードVx側に蓄積されているとする。
したがって、サンプリングフェーズφsでは、ノードVx側に合計で、次式(38)
Q1a=Qs1a+Qf1a=(−Vin+Voff)・Cs−Vf・Cf
Q1a=−(Vin+(Cf/Cs)・Vf−Voff)・Cs
・・・(38)
の電荷が蓄積されており、容量群Csに対して、{Vin+(Cf/Cs)・Vf−Voff}の電圧をサンプリングすることと等価の電荷が蓄積されている。
これにより、ノードVxの電圧をVx2aとすると、ノードVx側の総電荷Q2aは、次式(39)
Q2a=(Cs/2)・(Vx2a−VRH)+(Cs/2)・(Vx2a−VRL)+Cf(Vx2a−VCM)
Q2=(Cs+Cf)Vx2a ・・・(39)
となる。
Vx2a=−(Cs/(Cs+Cf))・(Vin+(Cf/Cs)・Vf−Voff) ・・・(40)
を得る。
この電圧Vx2aは、Vc=0に対して比較器32によって比較され、その結果に応じて、SAR33によりスイッチ群SWgが操作される。比較結果がVx2a<0の場合、{Vin+(Cf/Cs)・Vf−Voff}>0であるので、MSBは1と決定され、最上位の容量CN−1のスイッチは高基準電圧VRH側に接続したまま、容量CN−2(容量値2(N−1)C=Cs/4)を高基準電圧VRH側に接続し、次ビットの判定を行う。
このデジタル出力値Doutは−VREF〜VREFの電圧範囲を2N等分に量子化した電圧値Dに対応し、次式(41)
D=―VREF+δ1VREF+δ2(VREF/2)
+・・・+δN(VREF/2N−1) ・・・(41)
と表すことができる。
(Vin+(Cf/Cs)・Vf−Voff)+E=D ・・・(42)
の関係として示せる。
したがって、Nビット判定後、ノードVxの電圧Vx4aは、次式(43)
Vx4a=−(Cs/(Cs+Cf))・(Vin+(Cf/Cs)・Vf−Voff)=(Cs/(Cs+Cf))E ・・・(43)
と表される。
Q4a=Cs(Vx4−D)+Cf(Vx4a−VCM)
Q4a=(Cs+Cf)Vx4a−Cs・D ・・・(44)
となり、式(44)に式(43)を代入すると、次式(45)
Q4a=Cs(E−D) ・・・(45)
と示すことができる。
この時の、ノードVxにおける電荷保存則を考えると、次式(46)
Cs(Voff−D)+Cf(Voff−Voa)=Cs(E−D)
Voa=−(Cs/Cf)E+((Cs+Cf)/Cf)Voff
Voa−Voff=−(Cs/Cf)・(E−Voff) ・・・(46)
となり、容量CfにはノードVx側にCf・(Voff−Voa)=Cs・(E−Voff)の電荷が保存されている。式(42)において、Vfはサンプリングフェーズφs開始時に容量Cfに保存されていた電荷による電位であるので、周期Ts[s]に対応する遅延演算子Z−1と周期Ts/2[s]に対応する遅延演算子Z−1/2を用いると、式(46)におけるEはE・Z−1、VoffはVoff・Z−1/2と変換されることに注意すると、Vfは次式(47)
Vf=−(Cs/Cf)・(EZ−1−Voff・Z−1/2) ・・・(47)
と表すことができる。したがって、式(42)は、式(47)を用いれば、次式(48)
(Vin+(Cf/Cs)・Vf−Voff)+E=D
Vf+(1-Z−1)・E−(1−Z−1/2)・Voff=D ・・・(48)
となる。したがって、以上の動作により量子化誤差Eに対して1次デルタシグマ変調がなされたうえに、演算増幅器36aに由来するオフセット及びフリッカノイズなどの低域ノイズ(入力換算雑音電圧Voff)もまた抑制される。量子化誤差Eは低域で抑えられ、高域で増大するノイズシェーピング特性を示すため、量子化誤差電力の大きい高周波側(例えば、Fs/32以上の周波数領域)をデジタル低域通過フィルタにより除去すれば、従来のSARADCに比べ高い分解能でAD変換が実現できることを意味する。
また、本構成では、一次デルタシグマ変調を実現する構成を示したが、n次デルタシグマ変調(nは2以上)を実現する構成とすることもできる。
以上より本発明によれば、演算増幅器36aに由来するオフセット及びフリッカノイズなどの低域ノイズ、及び容量の相対誤差の影響を低減する構成でSARADCにおけるデルタシグマ変調を実現し、高分解能で小面積の逐次比較AD変換器を実現することができる。
本発明の逐次比較AD変換方法は、容量DA変換器(CDAC)を備えた電荷再分配型のAD変換器における誤差帰還型のデルタシグマ変調を実現した逐次比較AD変換方法で、入力信号を容量DA変換器の各容量素子にサンプリングするときに、第3のスイッチ36c−3(SWa)を用いて演算増幅器の入力端子と出力端子を短絡するものである。
これにより、演算増幅器36aに由来するオフセット及びフリッカノイズなどの低域ノイズ、及び容量の相対誤差の影響を低減する構成でSARADCにおけるデルタシグマ変調を実現し、高分解能で小面積の逐次比較AD変換方法を実現することができる。
11,21,31,41 サンプルホールド回路(S/H)
12,22,32,42 比較器
13,23,33,43 逐次比較レジスタ(SAR)
14,24a,24b,34,44a,44b デジタルアナログ変換器(DAC)
15,25,35,45 DWA(データ重み付け平均化)処理回路
36,46 誤差帰還部
36a,46a 演算増幅器
36b,46b−1,46b−2 容量素子
36c−1,46c−1a,46c−1b 第1のスイッチ
36c−2,46c−2a,46c−2b 第2のスイッチ
36c−3 第3のスイッチ
50 逐次比較AD変換器
51 サンプルホールド回路
52 比較器
53 逐次比較レジスタ(SAR)
54 DA変換器(DAC)
114,134 容量デジタルアナログ変換器(CDAC)
Claims (8)
- 容量DA変換器を備えた電荷再分配型の逐次比較AD変換器において、
入力信号をサンプルホールドした信号を生成するサンプルホールド回路と、
該サンプルホールド回路に接続され、前記サンプルホールドした信号に応じた電荷を蓄える複数の容量素子を含み、該複数の容量素子の接続を切り換えることにより比較信号を生成する容量DA変換器と、
前記容量DA変換器に接続され、前記比較信号と基準電圧とを比較する比較器と、
該比較器からの出力信号を逐次蓄積してデジタル出力信号を出力する逐次比較レジスタと、
該逐次比較レジスタに接続され、前記複数の容量素子の接続を切り換えるDWA処理回路と、
を備え、
前記DWA処理回路は、前記逐次比較レジスタからの逐次比較動作の判定ごとに発行される1ビットごとの前記デジタル出力信号に基づきポインタを進め、該ポインタに従って前記複数の容量素子の接続を切り換えることを特徴とする逐次比較AD変換器。 - 前記ポインタの進み値は、1ビットごとに重みづけされていることを特徴とする請求項1に記載の逐次比較AD変換器。
- 前記比較器に接続され、容量素子を有し、量子化誤差を電荷として前記容量素子に保存し、保存した電荷を次の逐次比較動作時に入力信号に応じ前記容量DA変換器の各容量素子にサンプリングされた電荷と加算する誤差帰還部と、
を備えていることを特徴とする請求項1又は2に記載の逐次比較AD変換器。 - 前記誤差帰還部は、
入力端子が前記容量DA変換器の各容量素子の一端に接続される演算増幅器と、
前記容量DA変換器の各容量素子の一端と基準電圧端子との間に前記容量素子を接続可能とする第1スイッチと、
前記演算増幅器の前記入力端子と出力端子との間に前記容量素子を接続可能とする第2スイッチと、
を備えていること特徴とする請求項3に記載の逐次比較AD変換器。 - 前記容量DA変換器及び前記誤差帰還部を全差動構成にしたこと特徴とする請求項3又は4に記載の逐次比較AD変換器。
- 前記演算増幅器の前記入力端子と前記出力端子とを接続可能とする第3スイッチを更に備えていること特徴とする請求項4に記載の逐次比較AD変換器。
- 容量DA変換器を備えた電荷再分配型の逐次比較AD変換器において、
入力信号をサンプルホールドした信号を生成するサンプルホールド回路と、
該サンプルホールド回路に接続され、前記サンプルホールドした信号に応じた電荷を蓄える複数の容量素子を含み、該複数の容量素子の接続を切り換えることにより比較信号を生成する容量DA変換器と、
前記容量DA変換器に接続され、前記比較信号と基準電圧とを比較する比較器と、
該比較器からの出力信号を逐次蓄積する逐次比較レジスタと、
該逐次比較レジスタに接続され、前記複数の容量素子の接続を切り換えるDWA処理回路と、
前記比較器に接続され、容量素子を有し、量子化誤差を電荷として前記容量素子に保存し、保存した電荷を次の逐次比較動作時に入力信号に応じ前記容量DA変換器の各容量素子にサンプリングされた電荷と加算する誤差帰還部と、
を備え、
前記誤差帰還部は、
入力端子が前記容量DA変換器の各容量素子の一端に接続される演算増幅器と、
前記容量DA変換器の各容量素子の一端と基準電圧端子との間に前記容量素子を接続可能とする第1スイッチと、
前記演算増幅器の前記入力端子と出力端子との間に前記容量素子を接続可能とする第2スイッチと、
前記演算増幅器の前記入力端子と前記出力端子とを接続可能とする第3スイッチと、
を備えていること特徴とする逐次比較AD変換器。 - 容量DA変換器を備えた電荷再分配型の逐次比較AD変換器における逐次比較AD変換方法において、
入力信号を前記容量DA変換器の各容量素子にサンプリングし、
前記容量DA変換器の各容量素子にサンプリングされた電荷による電圧と基準電圧とを比較し、比較結果により前記各容量素子に高基準電圧又は低基準電圧を接続する動作を、データ重み付け平均化処理を用いて逐次行い、
演算増幅器の入力端子と出力端子との間に接続可能な容量素子に量子化誤差を電荷として保存し、逐次比較動作をするときに、前記保存した電荷を前記容量DA変換器の各容量素子にサンプリングされた電荷に加算し、
前記入力信号を前記容量DA変換器の各容量素子にサンプリングするときに、前記演算増幅器の前記入力端子と前記出力端子を短絡することを特徴とする逐次比較AD変換方法。
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