CN111756380A - 一种共享桥接电容阵列的两步式逐次逼近型模数转换器 - Google Patents

Abstract

本发明属于集成电路技术领域，具体为一种共享桥接电容阵列的两步式逐次逼近型模数转换器。本发明的模数转换器包括：一个粗精度子模数转换器，一个细精度子模数转换器，两者共享桥接电容阵列；粗精度子模数转换器在完成自身功能的同时，还被共享复用为细精度模数转换器的一部分。采用桥接电容结构，可节省大量面积；本发明将桥接电容的模数转换器和两步式模数转换器结合，将桥接电容阵列同时用作两步式模数转换器的粗精度DAC和细精度DAC，使结构带来高速、比较器功耗低等益处的同时，不需要增加额外的面积。

Description

一种共享桥接电容阵列的两步式逐次逼近型模数转换器

技术领域

本发明属于集成电路技术领域，具体涉及一种共享桥接电容阵列的两步式逐次逼近型模数转换器。

背景技术

模数混合信号集成电路是无线通讯系统的关键技术，而第五代无线通讯技术中万物互联的目标也对模数转换器提出了更丰富的需求：无线基站的性能在一定程度上受到模数转换器的带宽、速度、精度、可靠性等指标的制约，而终端节点往往对模数转换器的能效、成本等指标更敏感。本发明的内容主要针对于低功耗、高能效的应用场景。

不同的模数转换器架构具有不同的特点，如全并行模数转换器速度快，而逐次逼近型（SAR）模数转换器高能效、低功耗。逐次逼近型模数转换器的结构如图1所示。在每个转换周期中，输入信号V_in经过采样保持电路后输出信号V_S&H，时钟信号Φ_S&H控制采样保持电路，信号V_S&H连接比较器的正输入端，比较器的负输入端连接数模转换器（DAC）的输出V_DAC，比较器使能后，得到输出比较结果，逻辑控制电路通过比较结果得到输出码并控制DAC，使其不断接近输入信号的大小，直至得到比较器的最后一个输出结果，时钟信号Φ_DAC控制数模转换器。逐次逼近型模数转换器中不包含运算放大器等高能耗单元，且实现主要功能的逻辑部分为数字电路，在集成电路制造工艺不断升级过程中，其能效不断提高。

逐次逼近型模数转换器中，常见的DAC主要分为三类：电流舵型、电阻型、电容型，其中电容型最为常用，因为在工作过程中没有静态电流，只有电荷转移过程中产生功耗，且一般耗费能量很低。基本的电容DAC（CDAC）为二进制型，如图2所示，单位电容的大小为C，以一个8位的电容型DAC为例，包括1个值为C的哑元电容C_D，8个不同大小的由单位电容组成的电容C₀-C₇，大小分别为C、2C、4C、8C、16C、32C、64C、128C，每位电容的上极板连接在一起，下极板连接各自的控制信号。该阵列中电容的大小呈二进制规律。随着精度的提高，二进制型CDAC容值和面积呈指数增加，这将不利于控制模数转换器的成本。

而图3中的CDAC则能够很好地控制电容阵列的面积，这种DAC被称为桥接型CDAC。该电容阵列包括1个值为C的哑元电容C_D，4个低位电容C₀-C₃，大小分别为C、2C、4C、8C，低位电容的上极板连接在一起；4个高位电容C₄-C₇，大小分别为C、2C、4C、8C，高位电容的上极板连接在一起，1个跨接在高低位之间的大小为16/15C的桥接电容C_B；各位电容的下极板连接各自的控制信号。

另外，对于高精度的逐次逼近型模数转换器，由于其电容阵列中高位电容较大，在CDAC数据输入端发生变化时，进行信号重建所需时间较长，这将限制高精度模数转换器的速度。两步式SARADC的提出，就是为了缓解这个问题，其架构如图4所示。

图4中，输入信号经采样开关采样后把得到的信号输至粗精度子ADC和细精度子ADC中。M位的CDAC、粗精度比较器和粗精度逻辑控制电路构成粗精度子ADC；输入信号经M位的CDAC转化后连接粗比较器的输入端，粗精度控制逻辑根据粗比较器的输出结果控制M位CDAC，同时延时电路控制比较器以调节延时需求。（M+N）位CDAC，与细精度比较器和细精度逻辑控制电路构成细精度子ADC。粗精度逻辑输出的M位数字码经过M位跳过逻辑输入到M位MSBCDAC中，同时其结果输入到细精度逻辑中。细精度逻辑根据细比较器的结果控制N位CDAC，并将转化结果输至细比较器的输入端，同时延时电路控制比较器以调节延时需求。模数转换器工作时，粗精度子ADC先工作，得到高M位的数字码，将其传至细精度子ADC，然后细精度子ADC进行信号重建，并解析出后续N位的数字码，合并后得到模数转换器的所有（M+N）位数字码。由于在整个过程中，没有大电容充放电及其涉及到的信号重建，能够节省大量时间，所以速度比传统SARADC更快；同时细精度比较器工作的次数减少，由粗精度比较器替代，所以该结构比较器功耗也更低。

为了同时获得上面提到的桥接电容阵列和两步式结构的好处，可以考虑将以上两种结构同时采用。如果直接将两种结构结合，会需要额外的面积，牺牲掉桥接电容阵列结构带来的部分好处。本发明可以克服这个问题。

发明内容

本发明的目的在于提出一种共享桥接电容阵列的两步式逐次逼近型模数转换器（ADC, Analog-to-Digital Converter），使其能够同时拥有桥接电容阵列的小面积和两步式结构的快速、比较器功耗低等优势，并且不需要增加额外的面积。

基于前文的讨论，两步式SARADC中有两个子ADC，包含两个完整的CDAC，而桥接电容阵列也包含桥接电容前后两部分电容阵列，单侧的电容阵列也可以用作CDAC，所以桥接电容阵列可以用作细精度CDAC，而其中一部分也可以粗精度CDAC，如此就可以将两步式SARADC结构和桥接电容结构有机地融合为一体。

本发明提供的共享桥接电容阵列的两步式逐次逼近型模数转换器，其结构如图5所示，包括：一个粗精度子模数转换器（DAC, Digital-to-Analog Converter）、一个细精度子模数转换器；其中：

所述粗精度子模数转换器，包括采样开关、桥接电容型DAC阵列、粗精度控制逻辑、粗比较器、异步逻辑延时控制电路；采样开关用于采集输入信号，即采样到桥接电容两侧的电容阵列上，得到的输入信号经M位LSBCDAC转化后进入粗比较器的输入端，粗精度控制逻辑根据粗比较器的输出结果控制M位CDAC，同时异步逻辑延时控制电路控制粗比较器，以调节延时需求。

所述细精度子模数转换器，包括采样开关、桥接电容型DAC阵列、细精度控制逻辑、细比较器、异步逻辑延时控制电路、M位跳过逻辑；采样开关用于采集输入信号，即采样到桥接电容两侧的电容阵列上；粗精度控制逻辑输出的M位数字码经过M位跳过逻辑输入到M位MSBCDAC中，同时其结果输入到细精度控制逻辑中；细精度控制逻辑根据细比较器的结果控制粗精度子ADC中的M位LSBCDAC，细精度逻辑输出（N+M）位数字码，同时异步逻辑延时控制电路控制细比较器以调节延时需求。

本发明中，所述细精度子模数转换器中的桥接电容型DAC阵列的桥接后阵列，同时构成粗精度子模数转换器的电容型DAC阵列；桥接电容的极板两侧分别连接粗精度子ADC和细精度子ADC；这样，输入信号经过两个采样开关采样后，把得到的信号输入至粗精度子ADC和细精度子ADC中。

本发明具体工作流程为：每个转换周期中，首先，输入信号由采样开关采样到桥接电容两侧的电容阵列上；然后，粗精度子ADC开始工作，得到高M位数字码；然后，粗精度子ADC的CDAC被重置到采样后的状态，同时M位数字码被传递至细精度子ADC的最高M位；在信号重建完成后，细精度子ADC继续求解出桥接CDAC剩余的（M+N）位数字码，得到所有位的输出。

本发明中，模数转换器结构与图4所示模数转换器的最大的区别在于，该结构中存在一个桥接电容，该桥接电容连接了图4中的两个子模数转换器的CDAC，能够得到（2M+N）位输出，相对原始结构多出M位。也就是说细精度子模数转换器的桥接CDAC的低位部分，同时用作粗精度子模数转换器的CDAC。

本发明中，共享桥接电容DAC如图6所示。细精度CDAC由桥接电容连接的高位（M+N）位与低位M位电容构成，其中低位M位电容还用作粗精度CDAC。细精度CDAC由M位MSBCDAC和N位CDAC组成，该电容阵列中每位电容的上极板连接在一起并作为输出，下极板连接各自的控制信号；粗精度CDAC由M位LSBCDAC组成，每位电容的上极板连接在一起，下极板连接各自的控制信号；桥接电容跨接在粗细精度CDAC之间，桥接电容左侧极板连接细精度CDAC的上极板，右侧极板连接粗精度CDAC的上极板。

本发明中，DAC模数转换器中采用桥接电容结构，这种电容阵列相对于传统的二进制电容阵列节省大量面积；两步式模数转换器由粗子转换器和精子转换器构成，粗子转换器的使用能够减少的比较时间，且粗子转换器的动态比较器功耗低，但需要额外的面积。本发明通过将桥接电容的模数转换器和两步式模数转换器结合，将桥接电容阵列同时用作两步式模数转换器的粗精度DAC和细精度DAC，使得设计在拥有两步式结构带来的高速、比较器功耗低等益处的同时，不需要增加额外的面积。本发明提出将桥接电容阵列共享复用作两步式模数转换器的粗精度DAC和细精度DAC的具体设计，并给出了该模数转换器的工作时序。

附图说明

图1为逐次逼近型模数转换器的基本原理框图。

图2为二进制型的电容DAC。

图3为桥接型的电容DAC。

图4为传统的两步式模数转换器的结构图。

图5为本发明的共享桥接电容阵列的两步式逐次逼近型模数转换器结构图。

图6为共享桥接电容DAC的示意图。

图7为共享电容阵列的Coarse-Fine逐次逼近型模数转换器详细示意图。

图8为所用粗细电容阵列示意图。

图9为ADC的时序图。

具体实施方式

下面将结合附图，以100MS/s采样率、12bits精度的共享桥接电容阵列的两步式逐次逼近型ADC为实例，进一步描述本发明。各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。

本发明提供的模数转换器结构，实施目标为应用于100MS/s采样率，12位精度的模数转换器中。该模数转换器的具体实现电路如图7所示，该电路主要的组成模块为：采样开关、两组电容阵列、一个粗精度比较器、一个细精度比较器、一个粗SAR控制逻辑、一个细SAR控制逻辑、两组CDAC控制逻辑以及一个编码器。差分输入信号VIP和VIN被两组采样开关采样后分别连接至正负电容阵列的粗CDAC和细CDAC电容阵列的上极板，采样开关的通断由时钟信号Φ_S控制。两侧的电容阵列结构相同，主要包括：哑元电容C_D，其下极板连接控制开关SW；粗CDAC的电容C₁-C₅，其下极板分别连接控制开关S₁-S₅；细CDAC的电容C₆-C₁₄，其下极板分别连接控制开关S₆-S₁₄；桥接电容CB跨接在粗CDAC和细CDAC电容阵列的上极板两侧。每一位电容的下极板均通过控制开管连接到三个不同的电位：V_REFN、V_REFP和V_CM，具体的连接状态由CDAC控制电路决定。粗比较器的正负输入端分别连接正负电容阵列中粗CDAC的上极板；细比较器的正负输入端分别连接正负电容阵列中细CDAC的上极板；时钟信号Φ_F控制细SAR逻辑，细SAR逻辑根据细比较器的输出产生CDAC的控制信号，同时产生细比较器的时钟信号CK_CF，输出数据B_14-10；CDAC控制电路输出存储数据D_i和使能信号CK<i>；时钟信号Φ_C控制粗SAR逻辑，粗SAR逻辑根据粗比较器的输出产生CDAC的控制信号，同时产生粗比较器的时钟信号CK_CC，输出数据B_9-0；CDAC控制电路输出存储数据D_i和使能信号CK<i>；粗细SAR逻辑产生的信号B_14-10和B_9-0经过编码器处理后得到所需要的输出。

其电容阵列的详细设计如图8所示。根据上述说明，由于该模数转换器的电容阵列中有三位冗余设计，并且采用顶级板采样技术，所以其CDAC一共有14位。图8所示的电容阵列中，所有电容共同构成细精度模数转换器的CDAC，其桥接后的5位LSB电容单元同时用作粗精度模数转换器的CDAC。粗CDAC由5位LSB CDAC组成，包括1个大小为15C的哑元电容C_D，5位电容C₁-C₅，大小分别为C、C、2C、4C、7C；细CDAC由4位CDAC和5位MSBCDAC组成，C₆-C₉的大小分别为C、2C、4C、7C，其中C₉为冗余电容，C₁₀-C₁₄的大小分别为8C、8C、16C、32C、56C。C₆-C₁₄的上极板连接在一起并与桥接电容的左侧极板相连，节点名称为V_X，C₁-C₅的上极板连接在一起并于桥接电容的右侧极板相连。

该模数转换器每个转换周期有四个工作阶段，如图9所示：采样、粗精度模式、高位充电、细精度模式。采样阶段中，Φ_S为高电平时四个采样开关闭合，信号同时被采样到桥接电容两侧的电容顶极板上；粗精度模式中，既Φ_C为高电平时，低五位电容构成粗CDAC电容，粗精度比较器和粗精度逻辑工作，得到最高5位数字码B_14-10；高位充电过程中，5位数字码由粗精度模数转换器传递给细精度模数转换器，然后低5位电容恢复到采样后的状态，细精度CDAC由已得到的数字码进行信号重建；细精度模式中，即Φ_F为高电平时，模数转换器由第6位开始，继续解析出后续的数字码B_9-0，直至转换完成。CK_CC和CK_CF分别为粗细比较器的时钟信号，高电平时有效。SW_Dummy为哑元电容的控制信号，采样阶段和细精度转换阶段时该信号有效。在1.2V电源电压，100MS/s采样率，49.1MHz的输入信号时，得到的信噪失真比SNDR为65.7dB，无杂散动态范围SFDR为77dB，有效位数ENOB为10.6bits，功耗为1.8mW，品质因数FoM为11.6fJ/conv.step。

应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语"包括"、"包含"或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句"包括一个……"限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (4)

1.一种共享桥接电容阵列的两步式逐次逼近型模数转换器，其特征在于，包括：一个粗精度子模数转换器、一个细精度子模数转换器；其中：

所述粗精度子模数转换器，包括采样开关、桥接电容型DAC阵列、粗精度控制逻辑、粗比较器、异步逻辑延时控制电路；采样开关用于采集输入信号，即采样到桥接电容两侧的电容阵列上，得到的输入信号经M位LSBCDAC转化后进入粗比较器的输入端，粗精度控制逻辑根据粗比较器的输出结果控制M位CDAC，同时异步逻辑延时控制电路控制粗比较器，以调节延时需求；

所述细精度子模数转换器，包括采样开关、桥接电容型DAC阵列、细精度控制逻辑、细比较器、异步逻辑延时控制电路、M位跳过逻辑；采样开关用于采集输入信号，即采样到桥接电容两侧的电容阵列上；粗精度控制逻辑输出的M位数字码经过M位跳过逻辑输入到M位MSBCDAC中，同时其结果输入到细精度控制逻辑中；细精度控制逻辑根据细比较器的结果控制粗精度子ADC中的M位LSBCDAC，细精度逻辑输出（N+M）位数字码，同时异步逻辑延时控制电路控制细比较器以调节延时需求；

其中，所述细精度子模数转换器中的桥接电容型DAC阵列的桥接后阵列，同时构成粗精度子模数转换器的电容型DAC阵列；桥接电容的极板两侧分别连接粗精度子ADC和细精度子ADC；这样，输入信号经过两个采样开关采样后，把得到的信号输入至粗精度子ADC和细精度子ADC中。

2.根据权利要求1所述的两步式逐次逼近型模数转换器，其特征在于，工作流程为：每个转换周期中，首先，输入信号由采样开关采样到桥接电容两侧的电容阵列上；然后，粗精度子ADC开始工作，得到高M位数字码；然后，粗精度子ADC的CDAC被重置到采样后的状态，同时M位数字码被传递至细精度子ADC的最高M位；在信号重建完成后，细精度子ADC继续求解出桥接CDAC剩余的（M+N）位数字码，得到所有位的输出。

3.根据权利要求1所述的两步式逐次逼近型模数转换器，其特征在于，组成模块为：两组采样开关、两组电容阵列、一个粗精度比较器、一个细精度比较器、一个粗SAR控制逻辑、一个细SAR控制逻辑、两组CDAC控制逻辑以及一个编码器；差分输入信号VIP和VIN被两组采样开关采样后分别连接至正负电容阵列的粗CDAC和细CDAC电容阵列的上极板，采样开关的通断由时钟信号Φ_S控制；两侧的电容阵列结构相同，主要包括：哑元电容C_D，其下极板连接控制开关SW；粗CDAC的5个电容C₁-C₅，其下极板分别连接5个控制开关S₁-S₅；细CDAC的9个电容C₆-C₁₄，其下极板分别连接9个控制开关S₆-S₁₄；桥接电容CB跨接在粗CDAC和细CDAC电容阵列的上极板两侧；每一位电容的下极板均通过控制开管连接到三个不同的电位：V_REFN、V_REFP和V_CM；粗比较器的正负输入端分别连接正负电容阵列中粗CDAC的上极板；细比较器的正负输入端分别连接正负电容阵列中细CDAC的上极板；时钟信号Φ_F控制细SAR逻辑，细SAR逻辑根据细比较器的输出产生CDAC的控制信号，同时产生细比较器的时钟信号CK_CF，输出数据B_14-10；CDAC控制电路输出存储数据D_i和使能信号CK<i>；时钟信号Φ_C控制粗SAR逻辑，粗SAR逻辑根据粗比较器的输出产生CDAC的控制信号，同时产生粗比较器的时钟信号CK_CC，输出数据B_9-0；CDAC控制电路输出存储数据D_i和使能信号CK<i>；粗细SAR逻辑产生的信号B_14-10和B_9-0经过编码器处理后得到所需要的输出。

4.根据权利要求3所述的两步式逐次逼近型模数转换器，其特征在于，所述CDAC一共有14位，所述电容阵列中所有电容共同构成细精度模数转换器的CDAC，其桥接后的5位LSB电容单元同时用作粗精度模数转换器的CDAC；粗CDAC由5位LSB CDAC组成，包括1个大小为15C的哑元电容C_D，5位电容C₁-C₅，大小分别为C、C、2C、4C、7C；细CDAC由4位CDAC和5位MSBCDAC组成，C₆-C₉的大小分别为C、2C、4C、7C，其中C₉为冗余电容，C₁₀-C₁₄的大小分别为8C、8C、16C、32C、56C；C₆-C₁₄的上极板连接在一起并与桥接电容的左侧极板相连，节点名称为V_X，C₁-C₅的上极板连接在一起并于桥接电容的右侧极板相连。

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