CN113676183A - 一种基于两步式的高精度低功耗sar adc - Google Patents

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Abstract

本发明属于模拟集成电路设计领域，具体涉及一种基于两步式的高精度低功耗SAR ADC。本发明在速度方面，低精度的辅助SAR ADC所需电容面积较小，所需建立时间更短，可以达到较快的转换速度，且主ADC高位无需建立，直接加载辅助ADC的码值，有效的提高了整体ADC的工作速度，从而提高了采样率。在功耗方面，由于辅助ADC提前于主ADC进行量化，不仅减少了主ADC的电容切换次数；同时把主ADC的比较器电源电压从VH降低为VL；此外，主ADC采用Vcm‑based结构，本应使用2N个单位电容降低为2M+1个单位电容的数量级，这些优势大大降低了整体的功耗。使得本发明ADC架构的优值高于其他高精度SAR ADC。

Description

一种基于两步式的高精度低功耗SAR ADC
技术领域
本发明属于模拟集成电路设计领域，具体涉及一种基于两步式的高精度低功耗SAR ADC。
背景技术
模数转换器(ADC)是模拟信号与数字信号沟通的桥梁，使得外界连续的模拟信号转化为计算机可存储并处理的数字信号。是当今数字化世界中不可或缺的一部分。其长期以来被广泛应用于通信、医疗、仪器仪表、图像和音频等领域。随着CMOS工艺尺寸的不断缩小以及通讯信息领域的快速发展，ADC的主要发展方向为追求更高的精度、更快的速度和更低功耗等方面。
然而ADC的速度和精度这两个重要性能指标是相互制约的，需要在设计时折衷考虑。为了适应不同的应用环境，已研究出多种不同性能特点的ADC结构，其类型主要有快闪型(Flash)ADC、流水线(Pipeline)ADC、过采样(Σ-Δ)ADC、逐次逼近(SAR)ADC。其中FlashADC的速度是最快的，但其比较器个数随着分辨率的增加呈指数增长，因此受限于功耗和面积，能达到的分辨率不高；PipelineADC的分辨率高、转换速度快、但是其结构复杂，面积和功耗较大，同时受制于一些非理想因素，影响其性能；Σ-ΔADC可以实现很高的分辨率，但却牺牲了转换速度，一般应用于MHz及以下的信号。
SAR ADC中模拟电路所占的比重非常小，数字电路占较大比例，易于实现，目前很多ADC都采用SAR ADC作为主体部分，混合其他种类ADC实现高速或者高精度的功能。在SARADC中，数模转换器(DAC)是一个重要组成部分，DAC大致有三种类型：电压定标型、电流定标型和电荷定标型(CDAC)。由于MOS工艺中，电容的匹配性较电阻好，再加上CDAC的静态功耗很小，所以电荷定标型的DAC是目前SAR ADC中应用最多的一类DAC，它是利用电容阵列上的电荷存储输入信息，再对该电荷进行逐次重分配完成二进制搜索算法。CDAC不需要额外的S/H电路，因为它本身可以作为一个采样保持电路对输入信号进行采样和保持，并且在相同匹配精度的条件下面积更小。因此，电荷重分布型DAC现已广泛应用于SAR ADC的设计中。然而，实现N位精度的DAC阵列所需的电容为2N，电容面积随精度提高呈指数增长。由于普通二进制的电荷重分配型DAC在高精度SAR ADC中会使总电容过大，所以逐渐发展出了分裂式电容阵列，通过把整个DAC划分为主位与次位来减小所需的电容，如果要各电容仍然满足二进制关系，桥接电容需要设置为分数值，但是分数值电容无法与单位电容形成匹配，误差较大，同时线性度降低。
可见，传统的SAR ADC中，高精度会使DAC中的电容数指数型增加，同时会带来很大的功耗。如何使得传统SAR ADC实现高精度的同时，降低DAC中使用的电容数，并降低功耗成为其发展应用急需解决的问题。
发明内容
针对上述存在问题或不足，为了解决传统SAR ADC不能兼顾高精度、同时降低DAC的电容数、并降低功耗的问题，本发明提供了一种基于两步式的高精度低功耗SAR ADC(基于两步式的预测追踪SAR ADC)，这是一种高精度，低功耗的模数转换器架构。
一种基于两步式的高精度低功耗SAR ADC，包含一个K位的辅助ADC和一个N位的主ADC，K＜N，两者通过各自的SAR logic模块连通；外部输入的模拟信号接辅助ADC和主ADC各自的DAC电容阵列，转化后的N位数字码值通过主ADC的码值输出模块输出。
所述辅助ADC，包含一个辅助DAC电容阵列，一个电源电压VH的比较器，一个辅助SAR logic模块、辅助开关控制模块和码值输出模块。
辅助DAC电容阵列对输入的模拟信号进行采样后，将DAC电容阵列的两个上极板电压输入至比较器；辅助SAR logic模块通过比较器的比较结果得到数字码值，通过码值输出模块输出数字码值至主ADC的SAR logic模块；辅助开关控制模块通过辅助SAR logic模块产生的数字码值控制DAC电容阵列的下极板开关的切换，然后通过电荷重分配原则建立新的辅助DAC上极板电压，送入比较器进行下一次比较，以实现SAR的功能。辅助ADC的K位量化完毕后对应加载到主ADC的最高K位上。
所述主ADC由一个主DAC电容阵列，一个电源电压VL的比较器，一个主SAR logic模块、主开关控制模块和码值输出模块组成，VL＜VH；
主ADC的SAR Logic模块接收辅助ADC量化完毕的K位码值，然后通过开关控制逻辑模块对主DAC电容阵列的最高K位的电容下极板开关进行切换控制，使主DAC电容阵列上极板电压重新建立；最后通过主DAC电容阵列上极板重新建立的电压对剩下的N-K位实施量化，得到N位输出码值。
进一步的，所述辅助DAC电容阵列采用传统二进制的电容排布，采用Vcm-based结构的电容切换方式，以使得电容减少一半，这意味着最大电容的建立时间减半，提高了速度；同时整体电容面积减少。
进一步的，所述主DAC电容阵列使用分段电容，其高位为M位，低位为L位，N＝M+L，以降低主DAC使用电容数，采用Vcm-based结构的电容切换方式，从而主DAC使用电容数减少一半，这意味着最大电容的建立时间减半，提高了速度，同时整体电容面积减少；并且主ADC仅利用高位分段电容阵列进行采样避免引入额外的采样误差。
本发明基于两步式的高精度低功耗SAR ADC的具体工作流程为：
(1)在采样阶段，辅助ADC和主ADC对同一个输入信号进行采样；
(2)采样结束后，首先为K位辅助ADC的预测量化阶段，K位的辅助ADC量化码值将在辅助ADC量化完毕后，全部一起对应加载到主DAC的最高K位电容上，使得主DAC的高K位电容下极板同时切换，主DAC进行电荷重分配，建立新的DAC上极板电压；然后根据主DAC上极板重新建立的电压，继续进行K+1到N位的进一步量化，直到产生所有位的数字码值。
本架构的参考电压为VH，即采样量化的输入信号的最大幅值。辅助ADC电路工作在VH电压域下，主ADC电路工作在VL(VL<VH)电压域下。辅助ADC和主ADC中应用两种电压域VH和VL，原因是输入信号的摆幅为-VH到+VH，辅助ADC从采样到进行高位量化，比较器的输入摆幅为满摆幅，所以需要VH的电压域。由于主ADC的高位已经通过Kbit辅助SAR ADC得到量化结果，因此高精度的主ADC的比较器的输入端摆幅缩减至原来的1/2K，所以主ADC的比较器的电源电压可以使用低电平VL进一步减小了功耗。
而主ADC的精度高，高位电容较大，高位切换时的建立时间比较长，直接由辅助ADC进行高K位的量化则省去了主DAC高位电容的切换和量化过程，直接把辅助ADC的码值给到主ADC对应的权重位上。另一方面，低精度的辅助SAR ADC所需电容面积较小，所需建立时间更短，可以达到较快的转换速度，有效的提高了整体的工作速度，从而提高采样率，同时由于减少了主体ADC的电容切换次数，大大降低了整体的功耗。并且主DAC应用分段式电容结构，使本应该使用2N个单位电容降低为2M+1个单位电容的数量级，大幅减小了使用电容的数量，显著降低了功耗。
综上所述，本发明的ADC架构在实现高精度N位的同时，通过辅助ADC和主ADC两步量化的方式提高了采样速度，并且大幅降低了功耗。在速度方面，低精度的辅助SAR ADC所需电容面积较小，所需建立时间更短，可以达到较快的转换速度，且主ADC高位无需建立，直接加载辅助ADC的码值，有效的提高了整体ADC的工作速度，从而提高了采样率。在功耗方面，由于辅助ADC提前于主ADC进行量化，不仅减少了主ADC的电容切换次数；同时把主ADC的比较器电源电压从VH降低为VL；此外，主ADC采用Vcm-based结构，本应使用2N个单位电容降低为2M+1个单位电容的数量级，这些优势大大降低了整体的功耗。使得本ADC架构的优值高于其他高精度SAR ADC。
附图说明
图1为实施例辅助ADC的全差分形式的整体架构图。
图2为实施例主ADC的全差分形式的整体架构图。
图3为本发明的整体架构模拟框图。
具体实施方式
下面结合附图和实施例对本发明做进一步的详细说明。
图1为实施例辅助ADC的全差分形式的整体架构图。
(1)采样阶段：
在采样阶段，采样开关
Figure BDA0003203055700000043
均闭合，DAC电容阵列的上极板接VCM，电容下极板分别接Vinn和Vinp，则输入差分信号采样至DAC电容的下极板。P端和N端总电容大小为CPtot和CNtot，那么此时上极板的电荷量大小为：
DAC的P端：
QP＝(VCM-Vinp)·CPtot (1)
DAC的N端：
QN＝(VCM-Vinn)·CNtot (2)
之后开关
Figure BDA0003203055700000044
先均断开，之后再断开连接输入信号的下极板，将电容的下极板均接入VCM端，则根据电荷守恒可以得到VDACP和VDACN的值：
DAC的P端：
Figure BDA0003203055700000041
DAC的N端：
Figure BDA0003203055700000042
此时比较器输入端的差分信号为：
VDACN-VDACP＝(2VCM-Vinn)-(2VCM-Vinp)＝(Vinp-Vinn)-0 (5)
由式(5)可以看出，在比较器输入端看到的差分信号同传统SAR ADC比较第一位时的差分信号相同，可见此时在不切换最高位电容的情况下即开始第一位的量化。
(2)量化阶段：
与传统SAR ADC的电容切换方式相比，Vcm-based架构的方式在不切换最高位电容的情况下完成了第一位的比较。所以可以省去传统SAR ADC中最高位的电容，使得总电容大小减少一半。之后与传统SAR ADC采用相同的开关切换方式完成对每位权重电容的切换：若第一位的比较结果为b1＝1，即Vin(Vinp-Vinn)大于0，N端DAC上极板电压大于P端，则P端最高位的电容(大小为2n-2C＝1/2CPtot)下极板从VCM切换到Vref，N端最高位的电容(大小为2n-2C＝1/2CNtot)下极板从VCM切换到gnd。同样由电荷守恒可知：
DAC的P端：
Figure BDA0003203055700000051
DAC的N端：
Figure BDA0003203055700000052
结合6、7两式可知：
Figure BDA0003203055700000053
由式(8)可以看出，此时实现了第二位的比较，因为Vcm等于1/2Vref，则现在开始比较Vin与1/2Vref的值，若第二位的比较结果为b1＝0，即Vin(Vinp-Vinn)小于1/2Vref；N端DAC上极板电压小于P端，则P端次高位的电容(大小为2n-3C＝1/4CPtot)下极板从VCM切换到gnd，N端次高位的电容(大小为2n-3C＝1/4CNtot)下极板从VCM切换到Vref。同样由电荷守恒可知：
DAC的P端：
Figure BDA0003203055700000054
DAC的N端：
Figure BDA0003203055700000055
结合9、10两式可知：
Figure BDA0003203055700000056
以此类推，便可以进行1/4Vref(1/2Vcm)，1/8Vref，1/16Vref…逐次逼近的过程，将输入信号转换为数字码值。其中转换时比较器的当前比较结果，决定着下一次量化时辅助开关控制模块控制DAC电容下极板开关切换至Vref还是gnd，省去了传统SAR ADC猜测的过程，从而避免了电容的“回切”。
图2为本实施例主ADC的全差分形式的整体架构图。
(1)采样阶段：
在采样阶段，采样开关
Figure BDA0003203055700000057
均闭合，DAC电容阵列的上极板接VCM2(VCM2<VCM,避免低电源电压的比较器输入对管被击穿)，电容下极板分别接Vinn和Vinp，则输入信号采样至DAC电容的下极板。P端和N端的总电容大小为CPtot和CNtot，那么此时上极板的电荷量大小为：
DAC的P端：
QP＝(VCM2-Vinp)·CPtot (12)
DAC的N端：
QN＝(VCM2-Vinn)·CNtot (13)
之后开关
Figure BDA0003203055700000063
均断开，再断开连接输入信号的下极板，将电容的下极板均接入VCM端，则根据电荷守恒可以得到VDACP和VDACN的值：
DAC P端：
Figure BDA0003203055700000061
DAC N端：
Figure BDA0003203055700000062
此时比较器输入端的差分信号为：
VDACN-VDACP＝(VCM+VCM2-Vinn)-(VCM+VCM2-Vinp)＝(Vinp-Vinn)-0 (16)
(2)码值加载阶段：
采样阶段完成后不直接进入量化阶段。首先把采样阶段中，辅助ADC的量化完成后的7位码值加载到主ADC中对应高位电容的下极板上，相当于主ADC中高位的7位电容同时进行切换，从而使DAC上极板电压重新建立。
(3)量化阶段：
辅助ADC的7位码值加载完成后，主DAC也相当于进行了7次量化，则下一次的比较结果直接控制第8位的电容C8的切换，之后的量化过程和辅助ADC的量化阶段一致，以此类推，便可以进行Vin和1/128Vref，1/256Vref一直到1/216Vref…的比较。
自此完成整个ADC的量化过程。
综上可见，通过本实施例已证明本发明的两步式SAR ADC通过辅助ADC和主ADC两步量化的方式，在实现高精度的同时，降低DAC阵列中使用的电容数，提高了采样速度，并且大幅降低了功耗。

Claims (4)

1.一种基于两步式的高精度低功耗SAR ADC，其特征在于：
包含一个K位的辅助ADC和一个N位的主ADC，K＜N，两者通过各自的SAR logic模块连通；外部输入的模拟信号接辅助ADC和主ADC各自的DAC电容阵列，转化后的N位数字码值通过主ADC的码值输出模块输出；
所述辅助ADC，包含一个辅助DAC电容阵列，一个电源电压VH的比较器，一个辅助SARlogic模块、辅助开关控制模块和码值输出模块；
辅助DAC电容阵列对输入的模拟信号进行采样后，将DAC电容阵列的两个上极板电压输入至比较器；辅助SAR logic模块通过比较器的比较结果得到数字码值，通过码值输出模块输出数字码值至主ADC的SAR logic模块；辅助开关控制模块通过辅助SAR logic模块产生的数字码值控制DAC电容阵列的下极板开关的切换，然后通过电荷重分配原则建立新的辅助DAC上极板电压，送入比较器进行下一次比较，以实现SAR的功能；
辅助ADC的K位量化完毕后对应加载到主ADC的最高K位上；
所述主ADC由一个主DAC电容阵列，一个电源电压VL的比较器，一个主SAR logic模块、主开关控制模块和码值输出模块组成，VL＜VH；
主ADC的SAR Logic模块接收辅助ADC量化完毕的K位码值，然后通过开关控制逻辑模块对主DAC电容阵列的最高K位的电容下极板开关进行切换控制，使主DAC电容阵列上极板电压重新建立；最后通过主DAC电容阵列上极板重新建立的电压对剩下的N-K位实施量化，得到N位输出码值。
2.如权利要求1所述基于两步式的高精度低功耗SAR ADC，其特征在于：所述辅助DAC电容阵列采用传统二进制的电容排布，采用Vcm-based结构的电容切换方式。
3.如权利要求1所述基于两步式的高精度低功耗SAR ADC，其特征在于：所述主DAC电容阵列使用分段电容，其高位为M位，低位为L位，N＝M+L，以降低主DAC使用电容数，采用Vcm-based结构的电容切换方式。
4.如权利要求1所述基于两步式的高精度低功耗SAR ADC，其特征在于：
具体工作流程为：
(1)在采样阶段，辅助ADC和主ADC对同一个输入信号进行采样；
(2)采样结束后，首先为K位辅助ADC的预测量化阶段，K位的辅助ADC量化码值将在辅助ADC量化完毕后，全部一起对应加载到主DAC的最高K位电容上，使得主DAC的高K位电容下极板同时切换，主DAC进行电荷重分配，建立新的DAC上极板电压；然后根据主DAC上极板重新建立的电压，继续进行K+1到N位的进一步量化，直到产生所有位的数字码值。
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SE01 Entry into force of request for substantive examination
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GR01 Patent grant
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