CN116094521A - 一种基于相关多采样技术的逐次逼近型模数转换器 - Google Patents

Abstract

本发明提供一种基于相关多采样技术的逐次逼近型模数转换器，属于集成电路设计领域。将传统的电容阵列结构换成相关多采样结构可以有效的减少电容总数，由于多采样结构的每个电容容值是相同的，在版图上不需要做匹配。大大减少版图面积与复杂度。相关多采样模块通过简单的开关电容电路实现，不需要额外的电路。

Description

一种基于相关多采样技术的逐次逼近型模数转换器

技术领域

本发明属于集成电路设计领域，具体涉及一种新型的逐次逼近型模数转换器结构。

背景技术

模数转换器(ADC)是模拟信号与数字信号沟通的桥梁，使得外界连续的模拟信号转化为计算机可存储并处理的数字信号。这已是当今数字化世界中不可或缺的一部分。其广泛应用于各种集成电路系统，例如医疗系统、测试装置以及图像和视频系统等。

然而ADC的速度和精度这两个重要性能指标是相互制约的，需要在设计时折衷考虑。最常见的ADC架构包括闪存(Flash)ADC、流水线(Pipeline)ADC以及逐次逼近型数模转换器(SAR)ADC。其中Flash ADC的速度是最快的，但其比较器个数随着分辨率的增加呈指数增长，因此受限于功耗和面积，能达到的分辨率不高；Pipeline ADC的分辨率高、转换速度快、但是其结构复杂，面积和功耗较大，同时受制于一些非理想因素，影响其性能。在实际应用过程中，由于SAR ADC架构具有功耗低，面积小，实现简单的优点，因此，在具备有限的供电电源的系统，例如便携式设备中，通常使用SAR ADC。

在SAR ADC中，数模转换器(DAC)是一个重要组成部分，DAC大致有三种类型：电压定标型、电流定标型和电荷定标型(CDAC)。由于MOS工艺中，电容的匹配性较电阻好，所以电荷定标型DAC是目前SAR ADC中应用最广泛的DAC。它主要利用电容阵列上的电荷存储输入信息，再对该电荷进行逐次重分配完成二进制搜索算法。而且CDAC是不需要额外的采样/保持电路，因为它本身就作为一个采样保持电路对输入信号进行采样和保持，并且在相同匹配精度的条件下面积更小。因此电荷重分配型DAC广泛应用于SAR ADC设计中。

实现N位精度的DAC阵列所需电容为2^N。随着精度的增加，SAR ADC的采样电容总数呈指数形式增加，电容面积也随精度提高也呈现指数增长。比如对于10bit的单端SAR ADC，其中DAC模块的电容总数为1024个单位电容。但是在高频率运行时，更大的电容导致更高的功耗，因此单位电容需要相当小。而单位电容的选取还受到DAC输出电压稳定时间、热噪声、电容匹配和最小设计规则的限制。电容匹配的好坏是ADC精度的保障。由于版图布局，电容阵列的顶板上存在寄生电容，即使采用共质心版图布局规则，匹配性会影响到ADC的性能。大量的单位电容占据了大部分的版图空间，限制了SARADC的精度。

可见，传统的SAR ADC中，高精度会使DAC中的电容数指数型增加，同时会带来很大的功耗。如何使得传统SAR ADC实现高精度的同时，降低DAC中使用的电容数，成为其发展应用急需解决的问题。

本发明提出利用相关多采样结构来实现电荷重分配，进行进一步的比较过程。将传统的电容阵列结构换成相关多采样结构可以有效的减少电容总数，由于多采样结构的每个电容容值是相同的，在版图上不需要做匹配。大大减少版图面积与复杂度。相关多采样模块通过简单的开关电容电路实现，不需要额外的电路。

发明内容

本发明在传统的单端SAR ADC的基础上，引入相关多采样结构，利用开关电容来实现电容阵列中的电荷重分配。相关双采样(CDS)对信号进行两次采样，然后对采样结果做差值处理。CDS不仅减去恒定的复位电平，还降低了复位时间和传输时间的相关噪声，比如闪烁(1/f)噪声。和CDS相比，相关多采样(CMS)结合了CDS和平均值。这样可以有效的降低热噪声。模拟相关多采样通过模拟积分器累计M(M>2)个连续样本实现，但是这会受到动态范围的限制。数字CMS需要多次模数转换，对ADC速度要求高，从而导致更高的功耗。而本发明采用的CMS模块使用无源开关电容结构实现。

实现CMS采取的方案是，模拟相关多采样读出，包括平均部分和减法部分，平均部分分为两个完全相同结构的A区和B区用于平均参考电压，并将平均值存储在电容上；减法器用于将平均部分A区和B区产生的两个平均值相减并获得最终输出值。

这利用了相关多采样的每个电容是相同的优点，还可以降低输入参考电压的1/f噪声和热噪声。采用二进制加权的电容阵列总数为2^N个单位电容，而本发明使用相关多采样模块的电容总数为2N+2个单位电容(N为分辨率)。所以本发明减少电容阵列总数减少，同时由于电容容值相等在版图上不需要做匹配，减少版图面积与复杂度。

提到的相关多采样依赖于使用开关电容进行模拟平均。考虑两个电容C1和C2，每个电容分别保持电压V1和V2，如图1所示。通过闭合连接两个电容的开关S，使两个电容C1和C2进行电荷共享。由于电荷守恒定律，从而得到两个电容器间有共同的电压V，表达式如下：

为达到上述及其他目的，本发明提出一种基于相关多采样技术的逐次逼近型模数转换器，包括CMS、采样保持电路、比较器和SAR逻辑控制模块。首先采样保持电路对输入的模拟信号采样并保持，之后将采样的模拟电压与CMS的电压进行比较。如果CMS的输出电压高于采样电压，则比较器输出为低，SAR逻辑控制电路控制CMS中的采样开关，使CMS电压减小1/2Vref；之后将采样到的模拟电压与DAC的电压再次进行比较；最后根据比较结果，下一个循环CMS将产生3/4Vref或1/4Vref的电压。依次类推，直到完成全部码值的转换。

采用电荷重分配原理的SARADC，其电容DAC基础架构为传统二进制权重电容DAC架构，需要2^N个单位电容(C_u)(N为ADC的分辨率)，并且以[1，1，2，…，2^N-2，2^N-1]的权重进行排布。如图2所示，通过顶极板采样后DAC上的电荷总量为

Q＝(V_in-V_ref)×2^N×C_u，V_x＝V_in

将采样开关断开，将电容权重最大的开关S_n-1接地。因DAC电容阵列电荷守恒，故有，

(V_in-V_ref)×2^N×C_u＝V_x×2^N-1×C_u+(V_x-V_ref)×2^N-1×C_u

解得

V_x＝V_in-Vref/2

若比较器输出结果为0，表示V_in>Vref/2，若比较器输出结果为1，表示V_in<Vref/2。SAR逻辑控制模块根据比较器输出结果控制开关S_n-1和S_n-2关闭和导通。依此类推循环，直到得到N位比较结果。

所述的CMS结构包括平均部分和减法部分，平均部分分为两个完全相同结构的平均部分A区和平均部分B区用于平均参考电压，并将平均值存储在电容上；减法器用于将平均部分A区和平均部分B区产生的两个平均值相减并获得最终输出值。

所述的平均部分A区和平均部分B区均各自包括N+2个相同的电容C₁-C_N+2和2N+3个开关组成S₁-S_2N+3。S₁左侧连接ADC的参考电压Vref，右侧连接C₁的上极板，C₁-C_N+2的下极板均接地；S₂左侧连接C₁的上极板，右侧连接C_out的上极板；S₃左侧连接C₁的上极板，右侧连接C₂的上极板；S₄左侧连接C₂的上极板，右侧连接C_out的上极板；依次规律重复，S_2N+1左侧连接C₁的上极板，右侧连接C_N+1的上极板；S_2N+2左侧连接C_N+1的上极板，右侧连接C_out的上极板。

减法部分由基于SF的缓冲器B1、B2、B3，开关S_a、S_b、S_out1、S_out2和自举电容器C_s组成，B1的输入连接C_outa的上极板，输出连接开关S_a的左侧，开关S_a的右侧连接C_S的上极板；B2的输入连接C_outb的上极板，输出连接另一个开关S_b的左侧，开关S_b的右侧连接C_s的下极板；自举电容器C_s的下极板连接一个开关S_out2，开关的另一侧接地，C_s的上极板还连接一个开关S_out1，开关的另一侧连接B3的输入，B3的输出即是整个模块的输出，即减法器将将平均部分A区和B区最终输出的两个平均值相减并获得最终输出值。

为实现DAC电容阵列通过电荷重分配而产生的1/2Vref、3/4Vref、1/4Vref……，本发明是通过带有CMS功能的电容阵列实现的。进一步地，以8bitSAR ADC为例，CMS部分需要21个单位电容以及42个开关来实现。

与现有技术相比，本发明具有以下有益效果：

(1)电容总数小；

(2)不需要对电容做匹配；

(3)经过N次采样后，电路的随机噪声被降低了

倍。利用相关多采样可以有明显的降噪效果。

附图说明

图1通过两个电容以及一个开关进行模拟平均

图2基于电荷重分配原理的SARADC

图3本发明的SAR ADC结构图。

图4二进制搜索算法波形。

图5本发明的CMS结构。

图6时序图。

具体实施方式

(1)图1是使用两个电容和一个开关根据电荷重分配原理，进行模拟平均。

(2)图2是电容型DAC的SARADC电路框架图。

(3)图3是基于CMS的SAR ADC结构，输入信号经过CMS模块进行处理，然后与参考电压进行比较。比较结构通过SAR逻辑之后再返回到CMS切换开关进行下一步比较；

(4)SAR ADC通常使用二进制搜索算法来量化ADC输入电压。图4为8位SAR ADC二进制搜索算法量化波形示例图。首先，对比采样的输入信号与Vref/2。如果信号高于Vref/2，在下一个循环中，它将与3/4Vref进行比较，否则将与1/4Vref进行比较。在第三个周期时，将根据比较结果在DAC输出电压上添加或减去Vref/8，其余转换周期以此二进制搜索。这也可以通过在输入信号上添加或减去Vref的二进制分数来实现；

(5)图5表示CMS具体结构图，内部包括平均部分和减法部分。

平均部分由N+2个相同的电容C₁-C_N+2和2N+3个开关组成S₁-S_2N+3。本实施例中平均部分A区包括7个相同的电容：C_1a-C_6a、C_outa，还包括13个开关：S_1a-S_12a、S_outa。平均部分B区包括7个相同的电容：C_1b-C_6b、C_outb，还包括13个开关：S_1b-S_12b、S_outb。连接关系以平均部分A区为例：S_1a左侧连接ADC的参考电压Vref，右侧连接C_1a的上极板，C_1a的下极板接地；S_2a左侧连接C_1a的上极板，右侧连接C_ouat的上极板；S_3a左侧连接C_1a的上极板，右侧连接C_2a的上极板；S_4a左侧连接C_2a的上极板，右侧连接C_outa的上极板；以S_3a，C_2a，S_4a的这种连接规律重复，直到S_11a左侧连接C_1a的上极板，右侧连接C_6a的上极板；S_12a左侧连接C_6a的上极板，右侧连接C_outa的上极板。平均部分分A区和B区两个部分，结构完全相同。

减法部分由基于SF的缓冲器B1、B2、B3，开关S_a、S_b、S_out1、S_out2和自举电容器C_s组成，B1的输入连接C_outa的上极板，输出连接开关S_a的左侧，开关S_a的右侧连接C_S的上极板；B2的输入连接C_outb的上极板，输出连接另一个开关S_b的左侧，开关S_b的右侧连接C_s的下极板；自举电容器C_s的下极板连接一个开关S_out2，开关的另一侧接地，C_s的上极板也连接一个开关S_out1，开关的另一侧连接B3的输入，B3的输出即是整个模块的输出，即减法器将将平均部分A区和B区最终输出的两个平均值相减并获得最终输出值。

具体实现如下：

①首先闭合S_1a，在C_1a电容中保持电压Vref；

②闭合S_outa和S_outb，使C_outa和C_outb的电容上极板存储的电荷清空，电容两端电压为零；

③闭合S_2a，为计算平均值，打开是为在C_outa电容上保持电压1/2Vref；闭合S_a和S_out1，输出1/2Vref；

④经过采样/保持的输入信号VIN与1/2Vref进行比较，比较结果经过SAR逻辑控制模块切换CMS模块的开关，开始第二次比较；

⑤产生1/4Vref：第一次比较产生的电压1/2Vref仍保持在C_1a上。先闭合S_outa，让C_outa上存储的电荷清零。再闭合S_2a，连接C_1a和C_outa进行平均；打开S_2a，在C_outa电容上保持电压1/4Vref；闭合S_a和S_out1，输出1/4Vref；

3/4Vref：利用电容C_s上下极板电压不一致做差。上极板通过上述步骤5产生的1/4Vref，下极板通过闭合S_1b、S_2b，在C_outb上保持电压Vref；先闭合S_out2，将C_S电容内存储的电荷清空；闭合S_b，使C_s下极板保持电压Vref。闭合S_out1，使上下极板两侧做差产生3/4Vref。

⑥产生的1/4Vref(或3/4Vref)与VIN进行比较，再将比较结果通过SAR逻辑控制CMS模块，进行下一次比较；

⑦同理可得，1/8Vref产生方法与步骤5相同：先闭合S_outa，让C_outa上极板电荷清零；再再闭合S_2a，连接C_1a和C_outa进行平均。3/8Vref可由平均A区产生的1/8Vref与平均B区产生的1/4Vref，通过减法部分做差得到3/8Vref。

⑧根据步骤1-7，依次类推，不断调整Vref，直至完成全部码值的转换，得到最终输出。

(6)图6为控制CMS模块的开关时序图。

Claims (2)

1.一种基于相关多采样技术的逐次逼近型模数转换器，其特征在于，包括CMS、采样保持电路、比较器和SAR逻辑控制模块；

所述的CMS包括平均部分和减法部分，平均部分分为两个完全相同结构的平均部分A区和平均部分B区用于平均参考电压，并将平均值存储在电容上；减法器用于将平均部分A区和平均部分B区产生的两个平均值相减并获得最终输出值；

所述的平均部分A区和平均部分B区均各自包括N+2个相同的电容C₁-C_N+2和2N+3个开关组成S₁-S_2N+3；S₁左侧连接ADC的参考电压Vref，右侧连接C₁的上极板，C₁-C_N+2的下极板均接地；S₂左侧连接C₁的上极板，右侧连接C_out的上极板；S₃左侧连接C₁的上极板，右侧连接C₂的上极板；S₄左侧连接C₂的上极板，右侧连接C_out的上极板；依次规律重复，S_2N+1左侧连接C₁的上极板，右侧连接C_N+1的上极板；S_2N+2左侧连接C_N+1的上极板，右侧连接C_out的上极板；N为ADC的分辨率；

减法部分由基于SF的缓冲器B1、B2、B3，开关S_a、S_b、S_out1、S_out2和自举电容器C_s组成，B1的输入连接C_outa的上极板，输出连接开关S_a的左侧，开关S_a的右侧连接C_S的上极板；B2的输入连接C_outb的上极板，输出连接另一个开关S_b的左侧，开关S_b的右侧连接C_s的下极板；自举电容器C_s的下极板连接一个开关S_out2，开关的另一侧接地，C_s的上极板还连接一个开关S_out1，开关的另一侧连接B3的输入，B3的输出即是整个模块的输出，即减法器将将平均部分A区和B区最终输出的两个平均值相减并获得最终输出值。

2.根据权利要求1所述的一种基于相关多采样技术的逐次逼近型模数转换器，其特征在于，所述的逐次逼近型模数转换器运行过程：首先采样保持电路对输入的模拟信号采样并保持，之后将采样的模拟电压与CMS的电压进行比较；如果CMS的输出电压高于采样电压，则比较器输出为低，SAR逻辑控制电路控制CMS中的采样开关，使CMS电压减小1/2Vref；之后将采样到的模拟电压与DAC的电压再次进行比较；最后根据比较结果，下一个循环CMS将产生3/4Vref或1/4Vref的电压；依次类推，直到完成全部码值的转换；

采用电荷重分配原理的SARADC，其电容DAC基础架构为传统二进制权重电容DAC架构，需要2^N个单位电容C_u，并且以[1，1，2，…，2^N-2，2^N-1]的权重进行排布，通过顶极板采样后DAC上的电荷总量为Q＝(V_in-V_ref)×2^N×C_u，V_x＝V_in

将采样开关断开，将电容权重最大的开关S_n-1接地；因DAC电容阵列电荷守恒，故有，

(V_in-V_ref)×2^N×C_u＝V_x×2^N-1×2^N-1×C_u+(V_x-V_ref)×2^N-1×C_u

解得

V_x＝V_in-Vref/2

若比较器输出结果为0，表示V_in>Vref/2，若比较器输出结果为1，表示V_in<Vref/2；SAR逻辑控制模块根据比较器输出结果控制开关S_n-1和S_n-2关闭和导通；依此类推循环，直到得到N位比较结果。

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