CN104967451B

CN104967451B - 逐次逼近型模数转换器

Info

Publication number: CN104967451B
Application number: CN201510463301.2A
Authority: CN
Inventors: 杨海钢; 辛福彬; 刘飞; 尹韬; 杨元龙
Original assignee: Institute of Electronics of CAS
Current assignee: Institute of Electronics of CAS
Priority date: 2015-07-31
Filing date: 2015-07-31
Publication date: 2017-09-29
Anticipated expiration: 2035-07-31
Also published as: CN104967451A

Abstract

本发明提供了一种基于比较器逻辑的减小数字逻辑延迟的单通道高速逐次逼近型模数转换器。该逐次逼近型模数转换器利用开关控制逻辑和最低位半参考电平比较技术将传统SAR ADC所需要的单位电容数从2^N降低到2^N‑2，进而可以降低SAR ADC的功耗和芯片面积，同时，其采用一种比较器控制逻辑来去减小反馈环路上的数字延时，进而提高了SARADC的转换速率，并且避免了额外的失调电压校正电路。本发明可应用在传感器信号检测和数据通信系统中，具有电路结构简单、功耗小、面积小、集成度高等优点。

Description

逐次逼近型模数转换器

技术领域

本发明涉及集成电路技术领域，尤其涉及一种基于比较器逻辑减小延迟的逐次逼近型模数转换器。

背景技术

随着现代社会科技日益飞速发展，人们对数字化技术的需求越来越高。更小的面积，更低的功耗以及更高的集成度已经成为现代人们对数字信号处理系统普遍追求的目标。随着集成电路工艺节点的不断进步，这些目标在集成电路的数字信号处理芯片中也被逐步的实现。其中英特尔(Intel)在2015年ISSCC(International Solid-State CircuitsConference)会议上提出的Xeon系列处理器采用22nm的CMOS工艺，工作频率可以到3.8GHz，面积仅为31.9mm×20.8mm，在这么小的芯片面积上集成了55.6亿的管子数目，比起初奔腾II系列的Xeon处理器有了质的飞跃。然而由于较大寄生电容和寄生电感等非理想因素的存在，集成电路外围电路速度的提升并不如其内部电路速度提升的幅度快，且外围电路的功耗效率也相对较低。作为模拟信号到数字信号转换的关键模块，模数转换器(ADC)的功耗和速度直接决定了整个处理器外围电路的功耗效率和所能处理的信号带宽。因此如何实现高速模拟信号到数字信号的转换是现代高速信号处理的关键和挑战。

逐次逼近型模数转换器(SAR ADC)作为奈奎斯特模数转换器的一大分支，因其电路结构简单，功耗小，且易于集成的特点而被广泛应用于移动便携设备、电池供电仪表、工业控制、数据采集系统以及生物医学仪器中。然而传统的SAR ADC因为逐次逼近的工作逻辑而被局限于中低速的应用场合。高速的应用领域则由Flash和流水线类型的ADC所占据。可是随着工艺节点的不断进步，实现具有较好功耗效率，且高性能的流水线或者是Flash类型ADC的难度在不断的增加。与之形成明显对比的是SAR ADC随着工艺节点的进步其性能却在不断的攀升，更小的功耗，更小的芯片面积，以及更高的转换速率。未来逐次逼近类型的ADC大有统领整个奈奎斯特类型ADC应用领域的趋势。

为了实现N位的转换精度，传统的SAR ADC需要2^N个单位电容，大的电容阵列会导致较高的功耗和较低的转换速率。并且传统SAR ADC中比较器的比较结果需要经过一定量的数字控制逻辑再送到二进制电容阵列，这会在ADC的转换过程中引入较大的数字逻辑延迟，进而降低ADC的转换速率。为了解决传统SAR ADC所存在的前述问题，参考文献1提出了一种基于改进反馈环路延时的方法。该方法通过采用多个量化器(MSB-LSB)来实现反馈控制，电路原理图如图1中(a)所示，每一个量化器去控制产生一位二进制位，每一个量化器的控制时钟由前一个量化器完成量化后经一定的延迟(Ready)来产生，该延迟的取值不小于电容阵列DAC建立的延迟时间。由于消除了数字电路的延迟时间，因而整个转换时间仅由6个比较器比较和延迟时间以及采样时间所决定，如图1中(b)所示。

此种传统的逐次逼近型模数转换器存在如下技术缺陷：(1)传统的开关控制逻辑由于需要较多的单位电容而导致较大的功耗和芯片面积；(2)由于工艺误差和失配因素的存在，多个量化器结构会因为量化器之间失调电压的不同而需要额外的校正电路或者是校正时钟相，进而增加系统的功耗或者是降低系统的转换速率；(3)下极板采样会因为额外的电荷再分配相而降低整个转换器的转换速率。

此外，为了减少电容的数目，参考文献2提供了一种低功耗逐次逼近型模数转换器，其开关电容网络包括比输出二进制编码数量少一个的电容对，通过对开关的时序全新安排及在比较过程中引入共模电平Vcm，省去了传统逐次逼近型模数转换器开关电容网络中的补偿电容，达到了N-1个电容对实现分辨率为N位的效果，从而降低了芯片面积和功耗，同时降低了共模抖动。然而，由于每个电容都需要对应的引入一个V_cm的接口，进而需要更多的开关数目，且因为V_cm需要驱动较大的电容负载而会使得V_cm驱动电路的潜在功耗较大。

参考文献1：T.Jiang,W.Liu,F.Y.Zhong,C.Zhong,K.Hu,and P.Y.Chiang,“ASingleChannel,1.25-GS/s,6-bit,6.08-mW Asynchronous Successive-ApproximationADC with Improved Feedback Delay in 40-nm CMOS,”IEEE J.Solid-State Circuits,vol.47,no.10,Oct.2012；

参考文献2：CN 103166644A

发明内容

(一)要解决的技术问题

鉴于上述技术问题，本发明提供了一种逐次逼近型模数转换器，以降低芯片功耗和面积，提高转换效率。

(二)技术方案

本发明逐次逼近型模数转换器包括：开关电容网络、动态比较器和比较器逻辑电路。该开关电容网络包括：正相开关电容网络和反相开关电容网络；正相开关电容网络和反相开关电容网络的结构相同，连接方式对称，均包括N-1个电容；差分输入信号的第一输入端(V_IP)经过正相开关电容网络后，连接至动态比较器的第一输入端。差分输入信号的第二输入端(V_IN)经过反相开关电容网络后，连接至动态比较器的第二输入端。比较器逻辑电路包括N个比较器；该N个比较器的第一输入端共同连接至动态比较器的第一输出端，第二输入端共同连接至动态比较器的第二输入端；其中，由前N-1个比较器的第一输出端输出的信号(D₁、…、D_N-1)作为控制逻辑输出至负相开关电容网络，作为其N-1个电容的开关控制信号；由前N-1个比较器的第二输出端输出的信号(DB₁、…、DB_N-1)作为控制逻辑输出至正相开关电容网络，作为其N-1个电容的开关控制信号。

(三)有益效果

从上述技术方案可以看出，本发明逐次逼近型模数转换器具有以下有益效果：

(1)利用开关控制逻辑和最低位半参考电平比较技术将传统SAR ADC所需要的单位电容数从2^N降低到2^N-2，进而可以降低SAR ADC的功耗和芯片面积；

(2)采用一种比较器控制逻辑来去减小反馈环路上的数字延时，进而提高了SARADC的转换速率，并且避免了额外的失调电压校正电路；

(3)通过采用电容阵列的上极板采样技术，避免了传统SAR ADC中下极板采样所需要的电荷再分配相；

(4)通过采用异步时钟控制逻辑提高了逐次逼近型模数转换器的转换速率；

(5)相比于参考文献2所提供的技术方案，本发明所提出的技术方案通过对电容阵列开关时序的合理控制以及在转换过程中通过最低位引入一半参考电压的比较方式，将传统的逐次逼近型模数转换器的整体电容阵列的大小降低了75％。并且没有增加过多的控制开关数目和相应的驱动电路，进而控制了功耗的增加。

附图说明

图1为现有技术1逐次逼近型模数转换器的电路原理图和时序关系图；

图2为根据本发明实施例逐次逼近型模数转换器的结构示意图；

图3为图2所示逐次逼近型模数转换器中开关电容网络中正相开关电容网络的结构示意图；

图4为图2所示逐次逼近型模数转换器中动态比较器的结构示意图；

图5为图2所示逐次逼近型模数转换器中比较器逻辑电路的结构示意图；

图6为图2所示逐次逼近型模数转换器的工作时序图。

具体实施方式

本发明针对高速模拟信号到数字信号转换的应用场合，提出了一种基于比较器逻辑的减小数字逻辑延迟的单通道高速SAR ADC结构。

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

在本发明的一个示例性实施例中，提供了一种N位精度的逐次逼近型模数转换器。典型地，N＝8或10。图2为根据本发明实施例逐次逼近型模数转换器的结构示意图。如图2所示，本实施例逐次逼近型模数转换器包括：开关电容网络、动态比较器和比较器逻辑电路。

其中，开关电容网络包括：正相开关电容网络和反相开关电容网络。正相开关电容网络和反相开关电容网络的结构相同，连接方式对称，均包括N-1个电容。差分输入信号的第一输入端经过正相开关电容网络后，连接至动态比较器的第一输入端。差分输入信号的第二输入端经过反相开关电容网络后，连接至动态比较器的第二输入端。

比较器逻辑电路包括N个比较器。该N个比较器的第一输入端共同连接至动态比较器的第一输出端，第二输入端共同连接至动态比较器的第二输出端。其中，由前N-1个比较器的第一输出端输出的信号作为控制逻辑输出至负相开关电容网络，作为其N-1个电容的开关控制信号；由前N-1个比较器的第二输出端输出的信号作为控制逻辑输出至正相开关电容网络，作为其N-1个电容的开关控制信号。

以下对本实施例逐次逼近型模数转换器的各组成部分进行详细说明。

本实施例中，正相开关电容网络和反相开关电容网络的结构相同，连接方式对称，组成差分结构，以获得更好共模噪声抑制能力。以下仅对其中之一的正相开关电容网络为例进行详细说明。

图3为图2所示逐次逼近型模数转换器中开关电容网络中正相开关电容网络的结构示意图。请参照图2和图3，该正相开关电容网络包括：电容阵列(Capacitor Array)和开关阵列(Switching Box)。其中，电容阵列包括N-1个电容(C₁、C₂、…、C_i…、C_N﹣2、C_N﹣1)。开关阵列包括：二选一的开关(S₁、S₂、…、S_i…、S_N﹣2、S_N﹣1)。每一个二选一的开关由开关逻辑中相应的位控制，包括：1个PMOS管和一个NMOS管。电容阵列中的电容和开关阵列中的开关一一对应。

在电容阵列中，N-1个电容(C₁、C₂、…、C_i…、C_N-2、C_N-1)对应的电容值的大小按照二进制的方式由高到低排列。设C_N-1和C_N-2的电容值为单位电容C，则其他电容C_i的电容值为2^N ^-i-2C，其中，i＝1、2、…、N-3。例如对于电容C₂来说，其由2^N-4个单位电容C组成，即C₂为2^N-4C。

其中，N-1个电容(C₁、C₂、…、C_i…、C_N-2、C_N-1)总的电容的取值受限于热噪声的大小(KT/C)。电路通过电荷再分配的方式逐步逼近采样得到的模拟电压，进而转换得到相应的数字信号。

请参照图3，N-1个电容(C₁、C₂、…、C_i…、C_N-2、C_N-1)的上极板通过采样开关D_sample连接至差分输入信号V_IN的第一输入端，并同时连接至动态比较器的第一输入端。其中，采样开关D_sample由采样控制时钟Clk_s控制。

对于电容阵列中前N-2个电容(C₁、C₂、…、C_i…、C_N-2)，其下极板分别通过相应的开关可选择地连接至负参考电压V_REFN或正参考电压V_REFP。以电容C_i为例，其下极板在开关逻辑的控制下，通过NMOS管连接至负参考电压V_REFN，或通过PMOS管连接至正参考电压V_REFP。

对于电容阵列中第N-1个电容C_N-1，其下极板在开关逻辑的控制下，通过NMOS管连接至负参考电压V_REFN，或通过PMOS管连接至半参考电平V_CM。其中，V_CM用作实现半参考电平的比较功能，其值为V_CM＝1/2(V_REFP-V_REFN)。

具体开关尺寸的大小取决于所连二进制电容的大小，当开关所连二进制电容的取值为2^N-3个单位电容时，开关的尺寸对应的也取值为2^N-3(单位开关的个数)；而当二进制电容的取值为1(1个单位电容)时，那开关的尺寸也对应的取1。这样可以保证每条支路上都有相同的时间常数，以保证精确的建立到对应的电压值。

本实施例中，正相开关电容网络和反相开关电容网络同时也起到采样输入信号的功能。在采样阶段，电路通过上极板采样的方式将输入信号(图中的V_IN)采样到二进制电容阵列的上极板。采样阶段结束后，电路采用单调的开关控制方式以及最低位的半参考电压比较技术精简了二进制电容阵列的电容个数，可以将二进制电容阵列(单端电路)所需要的单位电容数由传统的2^N精简为2^N-2，进而降低了功耗，减小了芯片面积。

尽管现有技术(CN 103166644A)中存在将半参考电平V_cm引入比较过程进而降低电容阵列的大小的方法，但是由于每个电容都需要对应的引入一个V_cm的接口，进而需要更多的开关数目，且因为V_cm需要驱动较大的电容负载而会使得V_cm驱动电路的潜在功耗较大。

请参照图2，在动态比较器中，其第一输入端连接至正相开关电容网络的输出端，第二输入端连接至负向开关电容网络的输出端，其时钟端连接至控制信号Clk_c。

图4为图2所示逐次逼近型模数转换器中动态比较器的结构示意图。请参照图4，该动态比较器主要包括三个模块：输入对管模块、锁存模块和时钟控制模块，其中：

输入对管模块包括：第一PMOS管M1和第二PMOS管M2。该第一PMOS管M1和第二PMOS管M2为输入对管。其中，第一PMOS管M1，其栅极连接至正相开关电容网络的输出端；第二PMOS管M2，其栅极连接至反相开关电容网络的输出端；

锁存模块包括：第三PMOS管M3、第四PMOS管M4、第五NMOS管M5和第六NMOS管M6。其中，第三PMOS管M3、第四PMOS管M4、第五NMOS管M5和第六NMOS管M6组成交叉反向的锁存。其中，第三PMOS管M3的源极连接至第一PMOS管M1的漏极，第四PMOS管的源极连接至第二PMOS管M2的漏极。第三PMOS管M3的漏极，第五NMOS管M5的漏极，第四PMOS管M4的栅极、第六NMOS管M6的栅极相连，共同连接至动态比较器的第二输出端V_OUTP。第四PMOS管M4的漏极，第六NMOS管M6的漏极，第三NMOS管的栅极，第五NMOS管的栅极相连，共同连接至动态比较器的第一输出端V_OUTN。第五NMOS管M5和第六NMOS管M6的源极接地。

时钟控制模块来控制动态比较器的比较和复位动作，包括：第零PMOS管M0、第七NMOS管M7、第八NMOS管M8、第九NMOS管M9和第十NMOS管M10。其中，第零PMOS管M0的源极连接至电源电压。第七NMOS管M7的漏极连接至动态比较器的第二输出端V_OUTP，第八NMOS管M8的漏极连接至动态比较器的第一输出端V_OUTN，第九NMOS管的漏极连接至第一PMOS管M1的漏极，第十NMOS管的漏极连接至第二PMOS管M2的漏极。第零PMOS管M0的栅极、第九NMOS管M9的栅极、第七NMOS管M7的栅极、第八NMOS管M8的栅极、第十NMOS管M10的栅极共同连接至时钟信号Clk_c。第七NMOS管M7的源极、第八NMOS管M8的源极、第九NMOS管M9的源极、第十NMOS管M10的源极共同连接至地。

其中输入对管M1和M2的尺寸相对于其他管子的尺寸较大，以获得更小的输入失调电压，且输入对管的共模电压设置在稍高于一半电源电压的电压值上以获得更好的噪声性能。

图5为图2所示逐次逼近型模数转换器中比较器逻辑电路的结构示意图。如图5所示，比较器逻辑电路包括N个比较器。该N个比较器由一个异步的时序控制逻辑来控制，实现逐位的比对和对应结果的锁存功能。

该N个比较器的第一输入端连接至动态比较器的第一输出端，第二输入端连接至动态比较器的第二输入端。N个比较器的第一输出端输出的信号(D₁、…、D_N)或者是第二输出端输出的信号(DB₁、…、DB_N)作为最终的数字输出。

本实施例中，由前N-1个比较器的第一输出端输出的信号(D₁、…、D_N-1)作为控制逻辑输出至负相开关电容网络，作为其N-1个电容的开关控制信号；由前N-1个比较器的第二输出端输出的信号(DB₁、…、DB_N-1)作为控制逻辑输出至正相开关电容网络，作为其N-1个电容的开关控制信号。

请参照图5、图2和图3，以第i(i≠N)个比较器为例，其第一输入端连接至动态比较器的第一输出端，第二输入端连接至动态比较器的第二输入端，其控制端连接至时钟信号Clk_i，其第一输出端输出信号D_i，其第二输出端输出信号DB_i。其中，该信号D_i或DB_i作为转换后二进制序列的第i位，同时，信号D_i被传输至正相开关电容阵列，来控制二选一开关S_i。信号DB_i被传输至反相开关电容阵列，来控制二选一开关SB_i。

在正相开关电容阵列中，当信号D₁为高电平时，电容C₁的下极板通过NMOS管连接至负参考电压V_REFN，当信号D₁为低电平时，电容C₁的下极板保持不变，即通过PMOS管连接至正参考电压V_REFP；当信号D_i(i＝2，…，N-2)为高电平时，电容C_i的下极板保持不变，即通过NMOS管连接至负参考电压V_REFN，而当信号D_i为低电平时，电容C_i的下极板通过PMOS管连接至正参考电压V_REFP；当信号D_N-1为高电平时，电容C_N-1的下极板保持不变，即通过NMOS管连接至负参考电压V_REFN，而当信号D_N-1为低电平时，电容C_N-1的下极板则通过PMOS管连接至半参考电压V_CM上。

在反相开关电容阵列中，当信号DB₁为高电平时，电容C₁的下极板通过NMOS管连接至负参考电压V_REFN，当信号DB₁为低电平时，电容C₁的下极板保持不变，即通过PMOS管连接至正参考电压V_REFP；当信号DB_i(i＝2，…，N-2)为高电平时，电容C_i的下极板保持不变，即通过NMOS管连接至负参考电压V_REFN，而当信号DB_i为低电平时，电容C_i的下极板通过PMOS管连接至正参考电压V_REFP；当信号DB_N-1为高电平时，电容C_N-1的下极板保持不变，即通过NMOS管连接至负参考电压V_REFN，而当信号DB_N-1为低电平时，电容C_N-1的下极板则通过PMOS管连接至半参考电压V_CM上。

请参照图5和图2，每一个比较器控制一个对应的二进制电容，但由于比较器控制阵列中最后一个比较器的比较结果并没有反馈给二进制电容阵列(如图5中a所示)，因而共需要N个比较器，以产生N位精度的数字信号输出。每个比较器的控制信号对应的由图2中的Clk_i提供，实现逐位的转换。

可见，由于比较器的输出结果直接去驱动正相开关电容网络和反相开关电容网络中的二进制电容阵列(如图5中b所示)，没有经过任何的数字控制逻辑，因而整个转换过程所用的时间仅由DAC的建立时间和比较器的比较时间来确定，进而消除了传统的逐次逼近型模数转换器(SAR ADC)数字逻辑延迟所带来的转换速率下降的问题，进而可以在很大程度上提升ADC的转换速率。

此外，比较器控制逻辑之间失调电压的失配会被前级动态比较器的增益衰减到一个很小的量级，因而不需要额外的失调电压校正电路，进而避免了该部分电路所导致的系统复杂程度以及功耗的提高。

图6为图2所示逐次逼近型模数转换器的工作时序图。电路采用了异步时钟产生电路来为二进制搜寻过程提供时序控制。其中Clk_s为模数转换器的采样控制时钟，占整个模数转换过程的20％，信号Clk_c为低噪声动态比较器的控制时钟，Clk_i则为比较器逻辑电路各个比较器的控制时钟。如图中所示，在采样控制时钟Clk_s的下降沿之后，控制时钟Clk_c的下降沿触发动态比较器去采样和比较输入信号。随后经过一段时间延迟t_d后，异步的时序控制逻辑Clk_i从最高权重位到最低权重位依次变低来去驱动各自相应的比较器，进而逐步去采样动态比较器的比较结果，反馈给开关电容网络中的电容阵列，实现相应的逐次逼近过程。这些时钟在变低后的整个转换过程中都会维持低电平直到本次转换结束，然后在下次采样开始又恢复为高电平，以实现正确的信号采样。

整个开关电容网络的二进制电容阵列在比较器逻辑的控制下按二进制搜寻的方式工作，逐步的逼近采样得到的输入信号，以转换生成对应的数字信号。

需要说明的是，本实施例中电容和开关的编号仅为方便说明之用，本领域技术人员可以根据需要调整其排布顺序，同样应当在本发明的保护范围之内。

本实施例逐次逼近型模数转换器的硬件结构介绍完毕，以下介绍其模数转换的具体过程。请参照图2～图6，本实施例逐次逼近型模数转换器的工作过程分为两个阶段-采样阶段和模数转换周期。

采样阶段：

正相开关电容网络中各电容的上极板连接到差分输入信号的第一输入端，负相电容网络中各电容的上极板则连接到差分输入信号的第二输入端，进行差分输入信号的采样过程。在采样过程中，正相开关电容网络和负相开关电容网络的工作过程相同，具体如下：

开关电容网络中电容C₁的下极板连接正参考电压V_REFP，电容C₂到C_N-2的下极板连接到负参考电压V_REFN，以使得在后续转换过程中动态比较器两输入端的共模电平的变化范围较小；

最低位电容C_N-1的下极板连接到半参考电压V_CM，来实现半参考电压的比较功能。

模数转换周期：

首先，正相开关电容网络和负相开关电容网络断开和差分输入信号的连接开关D_sample；开关电容网络中所有电容的下极板的连接方式保持不变，动态比较器进行第一次输入信号的比较过程；

如果动态比较器第一输入端电压V_OP大于第二输入端电压V_ON，即差分输入信号的第一输入端电压大于第二输入端电压，那么动态比较器的第一输出端V_OUTP输出为高电平，第二输出端V_OUTN为低电平，然后该结果由比较器逻辑电路中Clk₁对应的比较器寄存，并根据该寄存结果，控制正相开关电容网络和反相电容网络的最高位电容的下极板开关连接正参考电压V_REFP或者负参考电压V_REFN又或者保持开关不动作，然后开关电容网络开始电荷重分布；

当开关电容网络电荷重分布完成后，动态比较器再次比较第一输入端电压V_OP和第二输入端电压V_ON，重复之前的过程，依次进行下去，直到最低为C_N-1，C_N-1的执行过程和前面相同，只是将正参考电压换做了半参考电压V_CM，得到最低位；

待该位转换完成后，将所有的转换二进制码写入控制电路寄存器中，完成最终的模数转换过程。

需要说明的是，上述实施例以8或10位精度的逐次逼近型模数转换器进行说明，但本发明可以适用于N≥3的任何位精度的逐次逼近型模数转换器。

至此，已经结合附图对本发明实施例进行了详细描述。依据以上描述，本领域技术人员应当对本发明逐次逼近型模数转换器有了清楚的认识。

需要说明的是，在附图或说明书正文中，未绘示或描述的实现方式，均为所属技术领域中普通技术人员所知的形式，并未进行详细说明。此外，上述对各元件和方法的定义并不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行简单地更改或替换。

综上所述，本发明基于比较器逻辑的减小数字逻辑延迟的单通道高速逐次逼近型模数转换器，可以实现宽带范围的模拟信号到数字信号的转换功能，可应用在传感器信号检测和数据通信系统中，具有电路结构简单、功耗小、面积小、集成度高等优点，适用于各种中等精度要求、较高速度的无线和有线通信场合，以及作为更高转换速率的时间交织类型ADC的一个单独通道子ADC的应用场合，具有较好的推广应用前景。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种逐次逼近型模数转换器，其特征在于，包括：开关电容网络、动态比较器和比较器逻辑电路；

开关电容网络包括：正相开关电容网络和反相开关电容网络；其中，正相开关电容网络和反相开关电容网络的结构相同，连接方式对称，均包括N-1个电容；差分输入信号的第一输入端(V_IP)经过正相开关电容网络后，连接至动态比较器的第一输入端，差分输入信号的第二输入端(V_IN)经过反相开关电容网络后，连接至动态比较器的第二输入端；

比较器逻辑电路包括N个比较器；该N个比较器的第一输入端共同连接至动态比较器的第一输出端，第二输入端共同连接至动态比较器的第二输出端；其中，由前N-1个比较器的第一输出端输出的信号(D₁、…、D_N-1)作为控制逻辑输出至负相开关电容网络，作为其N-1个电容的开关控制信号；由前N-1个比较器的第二输出端输出的信号(DB₁、…、DB_N-1)作为控制逻辑输出至正相开关电容网络，作为其N-1个电容的开关控制信号；

其中，N≥3。

2.根据权利要求1所述的逐次逼近型模数转换器，其特征在于，所述正相开关电容网络包括：电容阵列和开关阵列；

电容阵列包括N-1个电容(C₁、C₂、…、C_i…、C_N-2、C_N-1)；开关阵列包括：N-1个二选一的开关(S₁、S₂、…、S_i…、S_N-2、S_N-1)；电容阵列中的电容和开关阵列中的开关一一对应。

3.根据权利要求2所述的逐次逼近型模数转换器，其特征在于，所述二选一的开关由1个PMOS管和一个NMOS管组成。

4.根据权利要求2所述的逐次逼近型模数转换器，其特征在于：

对于电容阵列中前N-2个电容(C₁、C₂、…、C_i…、C_N-2)，其下极板分别通过相应开关可选择地连接至负参考电压V_REFN或正参考电压V_REFP；

对于电容阵列中第N-1个电容(C_N-1)，其下极板在相应开关的控制下，连接至负参考电压V_REFN，或半参考电平V_CM；其中，V_CM＝1/2(V_REFP﹣V_REFN)。

5.根据权利要求4所述的逐次逼近型模数转换器，其特征在于：

在正相开关电容阵列中：

当比较器逻辑电路中第1个比较器第一输出端输出的信号(D₁)为高电平时，第1个电容(C₁)的下极板连接至负参考电压V_REFN，反之，其下极板保持不变，即连接至正参考电压V_REFP；

当比较器逻辑电路中第i个比较器第一输出端输出的信号(D_i)为高电平时，第i个电容(C_i)的下极板保持不变，即连接至负参考电压V_REFN，反之，其下极板连接至正参考电压V_REFP，其中，i＝2，…，N-2；

当比较器逻辑电路中第N-1个比较器第一输出端输出的信号(D_N-1)为高电平时，第N-1个电容(C_N-1)的下极板保持不变，即连接至负参考电压V_REFN，反之，其下极板连接至半参考电压V_CM上；

在反相开关电容阵列中：

当比较器逻辑电路中第1个比较器第二输出端输出的信号(DB₁)为高电平时，第一个电容(C₁)的下极板连接至负参考电压V_REFN，反之，其下极板保持不变，即连接至正参考电压V_REFP；

当比较器逻辑电路中第i个比较器第二输出端输出的信号DB_i为高电平时，第i个电容(C_i)的下极板保持不变，即连接至负参考电压V_REFN，反之，则连接至正参考电压V_REFP，其中，i＝2，…，N-2；

当比较器逻辑电路中第N-1个比较器第二输出端输出的信号(DB_N-1)为高电平时，第N-1个电容(C_N-1)的下极板保持不变，即连接至负参考电压V_REFN，反之，则连接至半参考电压V_CM上。

6.根据权利要求4所述的逐次逼近型模数转换器，其特征在于：所述电容阵列中的N-1个电容(C₁、C₂、…、C_i…、C_N-2、C_N-1)的上极板通过采样开关(D_sample)连接至差分输入信号V_IN的第一输入端，并同时连接至动态比较器的第一输入端，其中，采样开关(D_sample)由采样控制时钟Clk_s控制。

7.根据权利要求4所述的逐次逼近型模数转换器，其特征在于，所述电容阵列中，第N-1个电容(C_N-1)和第N-2个电容(C_N-2)的电容值为单位电容C；第i个电容(C_i)的电容值为2^N-i- ²C，其中，i＝1、2、…、N-3。

8.根据权利要求7所述的逐次逼近型模数转换器，其特征在于，所述第i个电容(C_i)由2^N-i-2个单位电容并联组成。

9.根据权利要求6所述的逐次逼近型模数转换器，其特征在于，所述比较器逻辑电路中N个比较器由一个异步的时序控制逻辑Clk_i来控制，实现逐位的比对和对应结果的锁存功能。

10.根据权利要求9所述的逐次逼近型模数转换器，其特征在于，所述动态比较器的第一输入端连接至正相开关电容网络的输出端，第二输入端连接至负向开关电容网络的输出端，其时钟端连接至控制时钟Clk_c；第一输出端连接至比较器逻辑电路中N个比较器的第一输入端；第二输出端连接至比较器逻辑电路中N个比较器的第二输入端。

11.根据权利要求10所述的逐次逼近型模数转换器，其特征在于：在采样控制时钟Clk_s的下降沿之后，控制时钟Clk_c的下降沿触发动态比较器去采样和比较输入信号；随后经过一段时间延迟t_d后，时序控制逻辑Clk_i从最高权重位到最低权重位依次变低来去驱动各自相应的比较器，进而逐步去采样动态比较器的比较结果，反馈给开关电容网络中的电容阵列，实现相应的逐次逼近过程。

12.根据权利要求1至11中任一项所述的逐次逼近型模数转换器，其特征在于，所述动态比较器包括：输入对管模块、锁存模块和时钟控制模块，其中：

输入对管模块包括：第一PMOS管(M1)，其栅极连接至正相开关电容网络的输出端；第二PMOS管(M2)，其栅极连接至反相开关电容网络的输出端；

锁存模块包括：第三PMOS管(M3)、第四PMOS管(M4)、第五NMOS管(M5)和第六NMOS管(M6)；其中，第三PMOS管(M3)、第四PMOS管(M4)、第五NMOS管(M5)和第六NMOS管(M6)组成交叉反向的锁存；其中，第三PMOS管(M3)的源极连接至第一PMOS管(M1)的漏极，第四PMOS管(M4)的源极连接至第二PMOS管(M2)的漏极；第三PMOS管(M3)的漏极，第五NMOS管(M5)的漏极，第四PMOS管(M4)的栅极、第六NMOS管(M6)的栅极相连，共同连接至动态比较器的第二输出端(V_OUTP)；第四PMOS管(M4)的漏极，第六NMOS管(M6)的漏极，第三NMOS管(M3)的栅极，第五NMOS管(M5)的栅极相连，共同连接至动态比较器的第一输出端(V_OUTN)；第五NMOS管(M5)和第六NMOS管(M6)的源极接地；

时钟控制模块包括：第零PMOS管(M0)、第七NMOS管(M7)、第八NMOS管(M8)、第九NMOS管(M9)和第十NMOS管(M10)；其中，第零PMOS管(M0)的源极连接至电源电压；第七NMOS管(M7)的漏极连接至动态比较器的第二输出端(V_OUTP)，第八NMOS管(M8)的漏极连接至动态比较器的第一输出端(V_OUTN)，第九NMOS管(M9)的漏极连接至第一PMOS管(M1)的漏极，第十NMOS管(M10)的漏极连接至第二PMOS管(M2)的漏极；第零PMOS管(M0)的栅极、第九NMOS管(M9)的栅极、第七NMOS管(M7)的栅极、第八NMOS管(M8)的栅极、第十NMOS管(M10)的栅极共同连接至时钟信号Clk_c；第七NMOS管(M7)的源极、第八NMOS管(M8)的源极、第九NMOS管(M9)的源极、第十NMOS管(M10)的源极共同连接至地。

13.根据权利要求12所述的逐次逼近型模数转换器，其特征在于，所述第一PMOS管(M1)和第二PMOS管(M2)的尺寸相对于动态比较器中其他MOS管的尺寸要大，且两者的共模电压设置在稍高于一半电源电压的电压值上。

14.根据权利要求1至11中任一项所述的逐次逼近型模数转换器，其特征在于，所述比较器逻辑电路中N个比较器的第一输入端输出的信号(D₁、…、D_N)，和/或第二输出端输出的信号(DB₁、…、DB_N)作为最终的数字信号输出，N为逐次逼近型模数转换器的精度。