CN106603077B - 一种逐次逼近全差分模数转换器及其工作流程 - Google Patents

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Abstract

本发明属于模拟数字转换技术领域，尤其涉及一种逐次逼近全差分模数转换器及其工作流程。本发明基于共模电压复位的全差分结构分段DAC，提出一种新的电荷重分配电容的切换方式。对于普通逐次逼近模数转换器(SAR ADC)，一个时钟周期内电容阵列只能切换一次，导致要求的时钟频率高，量化时间长。该切换技术通过分段电容以及流水线式电容切换方式，实现每次时钟周期都有两个数据比较结果，每个周期实现两个电容切换，每一次量化的结果为这一次高H位和上一次低L位的结果。从而达到在不影响SAR ADC精度的前提下提高速度。

Description

一种逐次逼近全差分模数转换器及其工作流程
技术领域
本发明属于模拟数字转换技术领域，尤其涉及一种逐次逼近全差分模数转换器及其工作流程。
背景技术
高速模数转换器ADC是数据采集系统的核心部分，也是影响数据采集系统精度和速度的重要因素。目前，实时信号处理机要求高速ADC采样率尽可能接近中频甚至高频，从而尽量多的得到目标信息。因而，高速ADC的性能好坏会直接影响整个信号处理系统性能的好坏。在许多高速通信系统，如UWB、OFDM等都需要模数转换器将射频信号转化为数字信号方便后级基带处理。随着半导体工艺的不断进步，MOS管的本征增益不断降低，但是特征频率也随之不断提高。SAR ADC自身工作流程和数字化的电路特性使其从工艺尺寸降低的过程中得到很大的受益，速度和功耗都得到很大优化。高速低功耗SAR ADC在科研、生产中具有极重要的意义，并且在高速ADC领域相比其他类型ADC具有极大的竞争力。
为了实现更高速SAR ADC，一种办法是结合SAR和Flash两种结构结合来提高SARADC的转换速度，每次比较2位，使得单通道ADC的速度得到提高。
多比特/每比较周期SAR ADC采用了2-bit/cycle的结构。其中单通道多比特/每比较周期SAR ADC采用了3个DAC和比较器，在每次比较过程中用3个比较器进行了2位flash量化，然后控制3个DAC产生了下次比较的3个参考电压，从而实现了逐次比较的过程。
比特/每比较周期结构可以大幅度提高SAR ADC的比较速度，但是也会受到FlashADC误差的影响，比如：多个比较器的失调和多个电容阵列间的失配都会导致额外的非线性；同时每次比较前DAC在电荷重分配时的控制逻辑由以前的一位变成多位，也会更加复杂，导致额外的数字电路延迟。
但是目前没有一种SAR ADC实现既提高了单通道DAC转换效率的优点，又避免了使用多的比较器和电容阵列。
发明内容
针对上述存在问题或不足，为实现SAR ADC既提高单通道DAC转换效率的优点，又避免使用多的比较器和电容阵列，本发明提供了一种逐次逼近全差分模数转换器及其工作流程，基于全差分结构，其流水线式电荷共享方式如图1所示，对粗DAC和精DAC同时进行切换，从而提高模数转换器的速度。
为了实现上述目的，本发明的技术方案是：
一种逐次逼近全差分模数转换器，包括两列匹配的开关电容阵列构成的DAC模块、比较器模块、SAR控制电路模块以及切换控制电路模块。
DAC模块包括粗DAC和精DAC，粗DAC和精DAC均采用共模电压复位的全差分结构，粗DAC与精DAC通过控制耦合电容Cc进行电荷共享；其中精DAC采用与粗DAC电容结构相匹配的独有电压作为电源和地。
比较器模块包括粗比较器和精比较器，依次与粗DAC和精DAC相对应连接；各比较器比较对应的DAC电压并把结果传递给SAR控制电路模块，SAR控制电路模块依据该结果对切换控制电路模块进行操作。
切换控制电路模块控制DAC模块中电容阵列切换以及电荷重分配中相关开关切换过程。相关开关具体为：开关Φ1控制耦合电容Cc下极板与Vcm之间互连的开关；开关Φ2控制耦合电容Cc上极板与Vcm之间互连的开关；开关Φ3控制耦合电容Cc下极板与精DAC输出端之间互连的开关；开关Φ4控制耦合电容Cc上极板与粗DAC输出端之间互连的开关；开关Φ5控制精DAC上极板与Vcm之间互连的开关。其中将Cc耦合到粗DAC阵列中时，开关Φ2、Φ3断开，开关Φ1、Φ4闭合；将Cc耦合到精DAC阵列中时，开关Φ2、Φ3闭合，Φ1、Φ4断开；当精DAC复位操作时，开关Φ5闭合，其余开关保持状态，其它情况下开关Φ5皆断开。
进一步的，所述精DAC采用分段结构，高段与低段之间通过电容Cs连接，粗DAC通过电容Cc耦合到精DAC上(如图2所示)。精DAC的电容阵列有L位二进制结构；粗DAC为H位的二进制结构。
对DAC模块所有电容进行编号，记CMi(i＝1,2,3,…,H)为粗DAC电容，其中Ci＝23+ iC；记CLj(j＝1～L)为精DAC电容Cj＝2j-1C。精DAC的电源采用地电位采用两组相同的DAC以全差分的形式接入对应比较器的正、负输入端，用DAC_p、DAC_n对两列DAC加以区别。下面切换过程的描述都是以DAC_p为例，DAC_n的切换过程与DAC_p互补。
定义以下符号：Vref代表A/D转换器的参考电压；Vcm代表共模电平，其值Vcm＝0.5Vref；Vip、Vin、Vi表示待量化的输入差分信号，Vi＝Vip-Vin；bi表示比较器比较结果，其中bi(n)入表示第N个数据的第i位结果；Vx分别表示电容切换差分粗DAC输出DAC_p的参考电压，Vy分别表示电容切换粗差分DAC输出DAC_n的参考电压。Vx1分别表示电容切换差分精DAC输出fine-dacp的参考电压，Vy1分别表示电容切换差分精DAC输出fine-dacn的参考电压。
为提高SAR ADC速度，一种与电路结构配套的流水线式电荷共享切换方法被应用到A/D转换器中。A/D转化器中粗DAC采样保持后进行量化，电容从高到低逐位进行量化。同时精比较器没有采样这个过程，在这段时间比较着上一次的数据。量化完成后输出这一次量化的高位和上一次量化的低位的结果，然后通过对耦合电容Cc的切换动作，将这次量化后的电压传入精DAC。粗DAC开始对下一次采样数据进行采样量化，此时精DAC对这一次数据进行量化。
上述ADC具体工作流程如下：
步骤1：电路上电复位，粗DAC采样保持，精DAC下极板均接共模电平Vcm，同时精DAC电容阵列进行量化。
粗DAC进行采样，粗DAC电容阵列上极板接输入信号，下极板接共模电平Vcm。耦合电容Cc耦合到粗DAC内。假设此时采样的数据为第N个数据。精DAC正在对第N-1位的低段数据进行量化。
步骤2：待步骤1采样完成后，粗DAC的电容阵列进行切换，同时精DAC也电容阵列进行切换。并将结果输出。
对于粗DAC来说，此时假设Vip-Vin>0，那么P端切换时，C1从Vcm切换到gnd，而粗DAC其它电容仍然接到Vcm，在这个周期结束时粗DAC P端产生的稳定电压为Vip-1/4Vref。同理切换时粗DAC N端产生的稳定电压为Vin+1/4Vref，此时bi＝1。假设Vip-Vin<0，那么P端切换时，C1从Vcm切换到Vref，而粗DAC其它电容仍然接到Vcm，在这个周期结束时粗DAC P端产生的稳定电压为Vip+1/4Vref。同理切换时粗DAC N端产生的稳定电压为Vin-1/4Vref，此时bi＝0。所以第二个周期比较的是Vip-Vin±1/2Vref与0V的大小。可知量化完成后DAC两端比较的电压为
其中bi＝1表示第i个±取-，bi＝0表示第i个±取+。上述过程是粗DAC对第N个数据的高段进行切换的过程。此时精DAC进行的是低段切换过程。这个步骤完成后将第N位高段数据和第N-1位低段数据结果输出。
步骤3：量化完成后，对精DAC进行复位，此时精DAC上下极板均接共模电平Vcm。粗DAC保持状态。这个步骤是为了将上一次残留在精DAC上的电荷消除，防止第N-1位的结果影响到之后第N位结果的量化。
步骤4：复位完成后，对耦合电容Cc左右开关进行切换，具体切换步骤如图2所示，将耦合电容Cc耦合到精比较器内，此时精DAC下极板均接共模电平Vcm。根据电荷守恒，可知此时P端精DAC上的电压为
此时差分精DAC两端的电压差为
步骤5：待精DAC上极板电压稳定，将耦合电容Cc耦合到粗DAC阵列内。
将耦合电容Cc耦合到粗DAC阵列内，此时的粗DAC对第N+1个数据进行采样。精DAC对第N个数据进行量化，此时假设Vfine-dac，p-Vfine-dac，n>0，那么P端切换时，C1从Vcm切换到而粗DAC其它电容仍然接到Vcm，在这个周期结束时粗DAC N端产生的稳定电压为假设Vfine-dac，p-Vfine-dac，n<0，那么P端切换时，C1从Vcm切换到而粗DAC其它电容仍然接到Vcm，在这个周期结束时粗DAC N端产生的稳定电压为精DAC的两端输出电压为
其中bj＝1表示第j个取+，bj＝0表示第j个取-。上述过程是精DAC对第N个数据的低段进行的过程。此时粗DAC进行的是第N+1个数据采样和量化过程。这个步骤完成后将第N+1位高段数据和第N位低段数据结果输出。由此第N位数据量化输出完成。
本发明的有益效果：本发明所使用的DAC结构采用全差分共模电压复位DAC实现，避免了传统DAC在量化过程中过多的开关切换，且可实现双极性信号的转换；通过DAC电容阵列中Cc的电荷共享以及流水线式工作模式，增加了A/D转换器的转换速度。
附图说明
图1为本发明的模数转换器系统框图；
图2为本发明带流水线式电荷复用的DAC结构示意图(只画出P端，N端与P端结构完全相同)；
图3为实施例中带带流水线式电荷复用的DAC结构示意图；
图4为实施例中带带流水线式电荷复用的DAC结构中电荷复用过程状态一；
图5为实施例中带带流水线式电荷复用的DAC结构中电荷复用过程状态二；
图6为实施例中带带流水线式电荷复用的DAC结构时序图。
具体实施方式
下面结合附图，给出本发明的具体实施案例。需要说明的是：实施案例中的参数并不影响本发明的一般性。
DAC阵列是由粗DAC和精DAC构成(如【图2】所示)。其中精DAC是二进制分段电容结构，高段有4位二进制电容，低段有3位二进制电容；粗DAC是5位二进制电容结构。
对DAC所有电容进行编号，记CMi(i＝1,2,3,…,5)为粗DAC电容，其中Ci＝23+iC；记CLj(j＝1～7)为精DAC电容。两组相同的粗DAC以全差分的形式接入粗比较器的正、负输入端，用DAC_p、DAC_n对两列DAC加以区别。两组相同的精DAC以全差分的形式接入精比较器的正、负输入端，用fine-dacp、fine-dacn对两列DAC加以区别。精比较器和粗比较器分别与精DAC和粗DAC的输出端相连接，下面切换过程的描述都是以DAC_p和fine-dacp为例，DAC_n和fine-dacn的切换过程与DAC_p和fine-dacp互补。
电路上电复位后，开关Φ1，Φ4闭合；Φ2，Φ3，Φ5断开。在第一个周期，粗DAC进入采样阶段，DAC_p所有电容公共端接Vip，自由端接Vcm。精DAC量化上一个数据的第6位数据，假设此时fine-dacp端的电压为Vx1，fine-dacn端的电压为Vy1；假设Vx1>Vy1，则b6(n-1)＝0。下一次比较应减小fine-dacp的输出，增大fine-dacn的输出，对于fine-dacp端来说其CL7电容下极板接fine-dacn端电容阵列CL7电容自由端接此时fine-dacp的输出电压为
此时fine-dacn的输出电压为
假设Vx1<Vy1，则b6(n-1)＝1。下一次比较应增大fine-dacp的输出，减小fine-dacn的输出，对于fine-dacp端来说其CL7电容下极板接fine-dacn端电容阵列CL7电容自由端接此时fine-dacp的输出电压为
此时fine-dacn的输出电压为
在第二个周期，粗DAC采样第N个数据，精DAC量化第N-1个数据的第7位。精比较器比较fine-dacp与fine-dacn的大小，即比较与0的大小。
假设则此时b7(n-1)＝0。下一次比较应减小fine-dacp的输出，增大fine-dacn的输出，对于fine-dacp端来说其CL6电容下极板接fine-dacn端电容阵列CL6电容自由端接此时fine-dacp的输出电压为
此时fine-dacn的输出电压为
假设则此时b7(n-1)＝1。下一次比较应增加fine-dacp的输出，减小fine-dacn的输出，对于fine-dacp端来说其CL6电容下极板接fine-dacn端电容阵列CL6电容自由端接此时fine-dacp的输出电压为
此时fine-dacn的输出电压为
在第三个周期，粗DAC开始量化第N个数据最高位，DAC_p与DAC_n电压分别为Vx和Vy。假设Vx<Vy，则b1(n)＝0。下一次比较应增大DAC_p的输出，减小DAC_n的输出，对于DAC_p端来说其CM5电容下极板接Vref，DAC_n端电容阵列CM5电容自由端接gnd，此时DAC_p的输出电压为
此时fine-dacn的输出电压为
假设Vx>Vy，则b1(n)＝1。下一次比较应减小DAC_p的输出，增大DAC_n的输出，对于DAC_p端来说其CM5电容下极板接gnd，DAC_n端电容阵列CM5电容自由端接Vref，此时DAC_p的输出电压为
此时fine-dacn的输出电压为
同时精DAC量化第N-1个数据的第8位。精比较器比较fine-dacp与fine-dacn的大小，即比较与0的大小。
假设则此时b8(n-1)＝0。下一次比较应减小fine-dacp的输出，增大fine-dacn的输出，对于fine-dacp端来说其CL5电容下极板接fine-dacn端电容阵列CL5电容自由端接此时fine-dacp的输出电压为
此时fine-dacn的输出电压为
假设则此时b8(n-1)＝1。下一次比较应增加fine-dacp的输出，减小fine-dacn的输出，对于fine-dacp端来说其CL5电容下极板接fine-dacn端电容阵列CL5电容自由端接此时fine-dacp的输出电压为
此时fine-dacn的输出电压为
在第四个周期，粗DAC开始量化第N个数据第2位。比较器比较与0的大小。假设则b2(n)＝0。下一次比较应增大DAC_p的输出，减小DAC_n的输出，对于DAC_p端来说其CM4电容下极板接Vref，DAC_n端电容阵列CM4电容自由端接gnd，此时DAC_p的输出电压为
此时DAC_n的输出电压为
假设则b2(n)＝1。下一次比较应减小DAC_p的输出，增大DAC_n的输出，对于DAC_p端来说其CM4电容下极板接gnd，DAC_n端电容阵列CM4电容自由端接Vref，此时DAC_p的输出电压为
此时DAC_n的输出电压为
同时精DAC量化第N-1个数据的第9位。精比较器比较fine-dacp与fine-dacn的大小，即比较与0的大小。
假设则此时b9(n-1)＝0。下一次比较应减小fine-dacp的输出，增大fine-dacn的输出，对于fine-dacp端来说其CL4电容下极板接fine-dacn端电容阵列CL4电容自由端接此时fine-dacp的输出电压为
此时fine-dacn的输出电压为
假设则此时b9(n-1)＝1。下一次比较应增加fine-dacp的输出，减小fine-dacn的输出，对于fine-dacp端来说其CL4电容下极板接fine-dacn端电容阵列CL4电容自由端接此时fine-dacp的输出电压为
此时fine-dacn的输出电压为
在第五个周期，粗DAC开始量化第N个数据第3位。比较器比较与0的大小。假设则b3(n)＝0。下一次比较应增大DAC_p的输出，减小DAC_n的输出，对于DAC_p端来说其CM3电容下极板接Vref，DAC_n端电容阵列CM3电容自由端接gnd，此时DAC_p的输出电压为
此时DAC_n的输出电压为
假设则b3(n)＝1。下一次比较应减小DAC_p的输出，增大DAC_n的输出，对于DAC_p端来说其CM3电容下极板接gnd，DAC_n端电容阵列CM3电容自由端接Vref，此时DAC_p的输出电压为
此时DAC_n的输出电压为
同时精DAC量化第N-1个数据的第10位。精比较器比较fine-dacp与fine-dacn的大小，即比较与0的大小。
假设则此时b10(n-1)＝0。下一次比较应减小fine-dacp的输出，增大fine-dacn的输出，对于fine-dacp端来说其CL3电容下极板接fine-dacn端电容阵列CL3电容自由端接此时fine-dacp的输出电压为
此时fine-dacn的输出电压为
假设则此时b10(n-1)＝1。下一次比较应增加fine-dacp的输出，减小fine-dacn的输出，对于fine-dacp端来说其CL3电容下极板接fine-dacn端电容阵列CL3电容自由端接此时fine-dacp的输出电压为
此时fine-dacn的输出电压为
在第六个周期，粗DAC开始量化第N个数据第4位。比较器比较与0的大小。假设则b4(n)＝0。下一次比较应增大DAC_p的输出，减小DAC_n的输出，对于DAC_p端来说其CM2电容下极板接Vref，DAC_n端电容阵列CM2电容自由端接gnd，此时DAC_p的输出电压为
此时DAC_n的输出电压为
假设则b4(n)＝1。下一次比较应减小DAC_p的输出，增大DAC_n的输出，对于DAC_p端来说其CM2电容下极板接gnd，DAC_n端电容阵列CM2电容自由端接Vref，此时DAC_p的输出电压为
此时DAC_n的输出电压为
同时精DAC量化第N-1个数据的第11位。精比较器比较fine-dacp与fine-dacn的大小，即比较与0的大小。
假设则此时b11(n-1)＝0。下一次比较应减小fine-dacp的输出，增大fine-dacn的输出，对于fine-dacp端来说其CL2电容下极板接fine-dacn端电容阵列CL2电容自由端接此时fine-dacp的输出电压为
此时fine-dacn的输出电压为
假设则此时b11(n-1)＝1。下一次比较应增加fine-dacp的输出，减小fine-dacn的输出，对于fine-dacp端来说其CL2电容下极板接fine-dacn端电容阵列CL2电容自由端接此时fine-dacp的输出电压为
此时fine-dacn的输出电压为
在第七个周期，粗DAC开始量化第N个数据第5位。比较器比较与0的大小。
假设则b5(n)＝0下一次比较应增大DAC_p的输出，减小DAC_n的输出，对于DAC_p端来说其CM1电容下极板接Vref，DAC_n端电容阵列CM1电容自由端接gnd，此时DAC_p的输出电压为
此时DAC_n的输出电压为
假设则b(5n)＝1。下一次比较应减小DAC_p的输出，增大DAC_n的输出，对于DAC_p端来说其CM1电容下极板接gnd，DAC_n端电容阵列CM1电容自由端接Vref，此时DAC_p的输出电压为
此时DAC_n的输出电压为
同时精DAC量化第N-1个数据的第12位。精比较器比较fine-dacp与fine-dacn的大小，即与0的大小。
假设则此时b12(n-1)＝0。下一次比较应减小fine-dacp的输出，增大fine-dacn的输出，对于fine-dacp端来说其CL1电容下极板接fine-dacn端电容阵列CL1电容自由端接此时fine-dacp的输出电压为
此时fine-dacn的输出电压为
假设则此时b12(n-1)＝1。下一次比较应增加fine-dacp的输出，减小fine-dacn的输出，对于fine-dacp端来说其CL1电容下极板接fine-dacn端电容阵列CL1电容自由端接此时fine-dacp的输出电压为
此时fine-dacn的输出电压为
在这个周期的下降沿，将b1～5n沿和b6～12输出。
在第八个周期，粗DAC状态保持，同时精DAC量化第N-1个数据的第13位。精比较器比较fine-dacp与fine-dacn的大小，即
与0的大小。
假设
则此时b13(n-1)＝0
假设
则此时b13(n-1)＝1。
在这个周期的下降沿，将b1～5(n)沿和b7～13(n-1)输出。
在第九个周期，开关Φ1，Φ4，Φ5闭合,Φ2，Φ3断开。此时粗DAC状态保持，精DAC公共端接Vcm，自由端接Vcm。对精DAC进行复位操作，防止其上残余电荷影响下次比较。
在第十个周期，开关Φ1，Φ4闭合；Φ2，Φ3断开。此时的主要目的是将Cc上的电荷共享到精DAC上，并对其进行量化。这个操作完成后可以得到fine-dacp的输出电压为
fine-dacn的输出电压为
这个步骤完成后可以接上开始步骤，进行量化第N个数据的低位以及采样第N+1个数据。
针对本实施案例的仿真分析中，对于传统SAR ADC，其周期至少需要18个。可以得到在不增加数字电路的复杂度以及不降低SAR ADC功耗的条件下，其转换速率可以提升将近一倍。

Claims (5)

1.一种逐次逼近全差分模数转换器，其特征在于：包括两列匹配的开关电容阵列构成的DAC模块、比较器模块、SAR控制电路模块以及切换控制电路模块；
所述DAC模块包括粗DAC和精DAC，粗DAC和精DAC均采用共模电压复位的全差分结构，粗DAC与精DAC通过控制耦合电容Cc进行电荷共享；其中精DAC采用与粗DAC电容结构相匹配的独有电压作为电源和地；
所述比较器模块包括粗比较器和精比较器，依次与粗DAC和精DAC相对应连接；各比较器比较对应的DAC电压并把结果传递给SAR控制电路模块，SAR控制电路模块依据该结果对切换控制电路模块进行操作；
所述切换控制电路模块控制DAC模块中电容阵列切换以及电荷重分配中相关开关切换过程；
所述相关开关具体为：开关Φ1控制耦合电容Cc下极板与共模电平Vcm之间互连的开关；开关Φ2控制耦合电容Cc上极板与共模电平Vcm之间互连的开关；开关Φ3控制耦合电容Cc下极板与精DAC输出端之间互连的开关；开关Φ4控制耦合电容Cc上极板与粗DAC输出端之间互连的开关；开关Φ5控制精DAC上极板与共模电平Vcm之间互连的开关。
2.如权利要求1所述逐次逼近全差分模数转换器，其特征在于：所述DAC模块的DAC均为二进制阵列结构。
3.如权利要求1所述逐次逼近全差分模数转换器，其特征在于：所述精DAC采用分段结构，高段与低段之间通过电容Cs连接，精DAC的电容阵列有L位；粗DAC为H位的二进制结构；对DAC模块所有电容进行编号，记CMi为粗DAC电容，其中CMi＝23+iC，i＝1,2,3,…,H；记CLj为精DAC电容CLj＝2j-1C，j＝1,2,3,…,L。
4.一种如权利要求1所述逐次逼近全差分模数转换器的控制流程，其特征在于：
耦合电容Cc耦合到粗DAC阵列中时，开关Φ2、Φ3断开，开关Φ1、Φ4闭合；将耦合电容Cc耦合到精DAC阵列中时，开关Φ2、Φ3闭合，Φ1、Φ4断开；当精DAC复位操作时，开关Φ5闭合，其余开关保持状态，其它情况下开关Φ5皆断开。
5.一种如权利要求1所述逐次逼近全差分模数转换器的工作流程，包括如下步骤：
步骤1、电路上电复位，粗DAC采样保持，精DAC下极板均接共模电平Vcm，同时精DAC电容阵列进行量化；
粗DAC进行采样，粗DAC电容阵列上极板接输入信号，下极板接共模电平Vcm；耦合电容Cc耦合到粗DAC内；假设此时采样的数据为第N个数据，精DAC正在对第N-1位的低段数据进行量化；
步骤2、采样完成后，粗DAC的电容阵列进行量化，同时精DAC也电容阵列进行量化，并将结果输出；
步骤3、量化完成后，对精DAC进行复位，此时精DAC上下极板均接共模电平Vcm，粗DAC保持状态；
步骤4、复位完成后，对耦合电容Cc左右开关进行切换，将耦合电容Cc上电荷耦合到精DAC阵列的上极板中，此时精DAC下极板均接共模电平Vcm；
步骤5、待精DAC上极板电压稳定，将耦合电容Cc切换回粗DAC内。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107231153A (zh) * 2017-05-09 2017-10-03 大连理工大学 用于单片集成传感器的逐次逼近模数转换器
CN107888191B (zh) * 2017-12-11 2020-11-13 电子科技大学 逐次逼近模数转换器及其基于自适应预测区间的量化方法
CN108495067B (zh) * 2018-03-28 2020-11-10 西安微电子技术研究所 一种用于cmos图像传感器的sar型adc结构
CN109756228B (zh) * 2018-12-18 2021-04-23 深圳贝特莱电子科技股份有限公司 一种多通道sar-adc电路的通道转换控制方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103178855A (zh) * 2013-03-26 2013-06-26 天津大学 应用于高精度逐次逼近模数转换器的三段式电容阵列结构
CN103873059A (zh) * 2014-03-10 2014-06-18 天津大学 一种应用于高精度逐次逼近模数转换器的数字校准方法
CN105720980A (zh) * 2014-12-17 2016-06-29 美国亚德诺半导体公司 对于每个位电容器具有专用参考电容器的sar dac

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007033689B4 (de) * 2007-07-19 2009-03-19 Texas Instruments Deutschland Gmbh Analog-Digital-Wandler mit sukzessivem Approximationsregister und großem Eingangsbereich
US8952839B2 (en) * 2012-12-31 2015-02-10 Silicon Laboratories Inc. Successive approximation register analog-to-digital converter with multiple capacitive sampling circuits and method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103178855A (zh) * 2013-03-26 2013-06-26 天津大学 应用于高精度逐次逼近模数转换器的三段式电容阵列结构
CN103873059A (zh) * 2014-03-10 2014-06-18 天津大学 一种应用于高精度逐次逼近模数转换器的数字校准方法
CN105720980A (zh) * 2014-12-17 2016-06-29 美国亚德诺半导体公司 对于每个位电容器具有专用参考电容器的sar dac

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
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Energy-efficient Sub-DAC Merging with Charge-sharing Switching Scheme for SAR ADC;Yunfeng Hu etc.;《IEEE》;20160107;第1-4页 *

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