CN108495067B - 一种用于cmos图像传感器的sar型adc结构 - Google Patents

Abstract

本发明公开一种用于CMOS图像传感器的SAR型ADC结构，包括每列单独的列线采样模块和比较器模块，多列共用的DAC模块和SAR逻辑模块；每列的列级比较器模块一输入端连接各自的列采样模块的输出端，另一输入端连接多列共用的DAC模块的输出端，每列的列级比较器模块输出端连接多列共用的SAR逻辑模块，每列通过K次比较实现K位ADC转换；SAR逻辑模块的输出端为ADC结构的输出端。本发明实现了大面阵CMOS图像传感器的高速高精度模数转换，避免了SAR型ADC直接列级化的面积和功耗开销；降低了高精度模拟信号的噪声干扰。

Description

一种用于CMOS图像传感器的SAR型ADC结构

技术领域

本发明涉及CMOS图像传感器，具体为一种用于CMOS图像传感器的SAR型ADC结构。

背景技术

CMOS图像传感器相比于CCD器件的显著优势是集成度高、功耗低、体积小、价格便宜等，因此，用用范围越来越广。CMOS可见光图像传感器处理系统依据其架构可划分为三种不同的类型：像元级处理系统、列级处理系统和芯片级处理系统。

像元级处理系统是每个像素单元或每几个像素单元共用一个读出电路，该结构的优点主要是并行处理，高信噪比，低功耗等。此外，这种结构对处理系统的速度要求最低，且传感器核与外围电路间的所有交换都是数字的，还可以通过积分过程中的处理来调整图像抓取和图像处理模式以适应不同的环境。然而像元级处理系统也存在很多不足，如填充因子低、版图复杂、对CMOS可见光图像传感器处理系统中的晶体管数和尺寸都有严格限制等。列级处理系统是利用芯片可以并行传输数据的优势，使图像传感器阵列中每列或每几列像素单元共用一个读出电路。由于像素阵列是逐行读取的，因此整行像素的信号同时读出到信号处理电路中，然后这一行像素内的信号再串行逐个传输到输出端。这种列级处理系统结构具有并行处理的很多优点，且对CMOS可见光图像传感器处理系统速度要求不高，所以降低了芯片功耗。与像元级处理系统结构相比，读出电路由像素单元内转移到像素单元阵列外，不仅提高了填充因子，还提高了图像传感器的光敏感度。虽然列级处理系统在芯片面积上仍存在一定的限制，但其垂直方向上的高自由度也使得列级处理系统实现起来相对灵活。相比以上两种架构，芯片级处理系统最为简单。在芯片级处理系统中，读出电路位于芯片信号串行传输通道的最末端，因此这种结构在面积上的限制较少，从而有较高的填充因子，且设计也较灵活。然而，在这种结构中，读出电路的运行速度成为整个芯片处理速度的瓶颈，这就必然提高了对读出电路速度的要求，从而增加了设计的复杂程度和芯片的功耗。

列级处理系统可认为是像元级处理系统与芯片级处理系统的折衷。这种结构每列或每几列像元共用列级读出电路，每次整行像元的信号同时读出到列读出电路中，读出电路并行对这一行像元的信号进行处理，下一周期再读入下一行像元的信号。这种半并行的操作方式，降低了对读出电路速度的要求，减小了设计难度，提高了数据读出速率。在版图设计时，只有纵向上受列宽限制，也较易设计。

在列级处理系统中，核心处理单元ADC一直是设计的难点和研究的热点，传统的设计技术主要是以单斜式结构为主，通过共用DAC产生斜坡信号，列级比较器完成全0到全1的比较，比较器的翻转点决定了当前列的数字码。但是，单斜式结构最大的缺点是，无法实现高精度和高速度的共赢，因为在该结构中，高精度会增长DAC的斜坡时间，这会降低系统的处理速度。

传统的列级单斜式ADC结构，主要包括列级比较器和锁存器，共用DAC斜坡和计数器，对于K位的转换精度，需要2^K个周期才能完成一次转换。而对于如图1所示的单列SAR型ADC结构而言，同样对于K位的转换精度，仅需要K个周期即可完成一次转换，速度可以得到大幅度提升。然而，SAR型ADC包含DAC、比较器、SAR逻辑等模块，如果全部集成到列级读出电路中，面积开销将是最大的问题。

发明内容

针对现有技术中存在的问题，本发明提供一种用于CMOS图像传感器的SAR型ADC结构，结构合理，设计巧妙，单列SAR型ADC电路简单、功耗低，噪声小。

本发明是通过以下技术方案来实现：

一种用于CMOS图像传感器的SAR型ADC结构，包括每列单独的列线采样模块和比较器模块，多列共用的DAC模块和SAR逻辑模块；每列的列级比较器模块一输入端连接各自的列采样模块的输出端，另一输入端连接多列共用的DAC模块的输出端，每列的列级比较器模块输出端连接多列共用的SAR逻辑模块，每列通过K次比较实现K位ADC转换；SAR逻辑模块的输出端为ADC结构的输出端。

优选的，在采样期间，所有的列线采样模块同时完成对列线模拟信号的采样。

优选的，在保持期间，每列的采样信号均连接至各自列的比较器模块等待比较。

优选的，在量化期间，列级比较器模块依次工作，完成各自列的模拟到数字的转换工作。

进一步，在每列比较器模块依次工作时，多列共用的DAC模块和SAR逻辑模块配合完成逐次逼近的比较过程。

优选的，所述的列采样模块包括连接列像元光电信号的列采样单元和接地设置在列采样单元(110)输出端的存储电容。

优选的，SAR逻辑模块的输出端连接DAC模块模块的输入端。

与现有技术相比，本发明具有以下有益的技术效果：

本发明为了解决列级单斜式ADC在高精度时的速度瓶颈问题，提出了一种列级的，用于CMOS图像传感器的SAR型ADC结构，其核心比较器模块位于列级电路中，高精度DAC和SAR逻辑电路为多列共享，兼顾了高精度和高速度的性能；通过将SAR型ADC的设计思想引入到列级处理结构中，实现了大面阵CMOS图像传感器的高速高精度模数转换。采用共享DAC和SAR逻辑技术，避免了SAR型ADC直接列级化的面积和功耗开销；采用高精度模拟处理电路列级化，降低了高精度模拟信号的噪声干扰。

进一步的，采用列级模拟电路的分时工作机制，减小了读出电路的功耗。

附图说明

图1是传统单斜式ADC结构示意图。

图2是本发明提出的SAR型ADC结构。

图3是本发明实例所述的SAR型ADC结构。

图4是依据本发明实现实例的时序示意。

具体实施方式

下面结合具体的实施例对本发明做进一步的详细说明，所述是对本发明的解释而不是限定。

本发明的思路是一方面保持SAR型ADC的高速与高精度性能，另一方面在面积开销上能接近单斜式结构。如图2所示，为本发明提出的用于大面阵CMOS图像传感器的SAR型ADC结构。该结构在列级保持了高精度模拟信号的处理模块，通过多列共享技术，将复杂时序与面积较大的DAC模块性能得到提升。

本发明采用列级读出方式，列级采用SAR型ADC结构，该结构包括每列单独的列线采样模块和比较器模块，多列共用的DAC模块和SAR逻辑模块。其中每列的比较器模块一端连接各自的列采样模块，另一端连接来自多列共用的DAC模块。每列通过K次比较实现K位ADC转换。

读出电路采用列级读出方式，每列共用一套读出电路，完成对感光面阵光电转换后的微弱信号进行采样、放大与量化工作。

ADC主要包括列级采样保持模块、列级比较器模块、共用级DAC模块和共用级SAR逻辑模块。

在采样期间，所有的列级采样保持模块同时完成对列线模拟信号的采样，在保持期间，每列的采样信号均连接至各自列的比较器模块等待比较，

在量化期间，列级比较器模块依次工作，完成各自列的模拟到数字的转换工作，实现了大面阵CMOS图像传感器的低功耗工作特性。

在每列比较器模块依次工作时，共用级DAC和SAR逻辑模块配合完成逐次逼近的比较过程。

DAC和SAR逻辑模块的共用列数可根据ADC精度和速度的要求进行优化。

具体如图2所示，列级采样电路完成来自面阵列线输出的模拟信号采样，列级比较器模块完成对列级采样模拟信号与共享DAC输出模拟信号的比较。对于n列共享为例，从第一列到第n列，每列设计一个同样的比较器，比较器的一端连接列级采样保持的光电转换模拟信号，比较器的另一端连接共享的DAC模块和SAR逻辑模块。列级采样模块同时工作，完成对一行像元输出光电信号的采样和保持。所有列的采样时刻结束后，各列的光电信号保存下来，并连接到比较器的一端准备比较。此时，共享的DAC模块和SAR逻辑在时序控制下，逐次完成从第一列到第n列的ADC转换。对于K位ADC转换精度而言，每列需要耗时K个周期，n列完成ADC转换需要总耗时n×K个周期，在实际设计中，为了保证该SAR型ADC速度上的优势，需要确保n×K＜2^K。

通过上述发明内容，可以解决大面阵CMOS图像传感器面临的两个问题：1)单斜式ADC在高精度下的处理速度较慢的问题；2)高速SAR型ADC在列级读出电路中的面积开销问题。可见，该发明结构为大面阵CMOS图像传感器的高速度与高精度ADC提供了一种良好的解决方案。

基于本发明图2的思路，图3为一种以n列读出电路共用SAR型ADC的实现实例，其时序控制如图4所示。其中，列线1为第一列像元的列线输出，列线2为第二列像元的列线输出，列线(n-1)为第(n-1)列像元的列线输出，列线n为第n列像元的列线输出。第一列像元的光电信号经过列采样单元110存储在电容120上，第二列像元的光电信号经过列采样单元210存储在电容220上，第(n-1)列像元的光电信号经过列采样单元310存储在电容320上，第n列像元的光电信号经过列采样单元410存储在电容420上。第一列读出电路比较器130的一端输入为存储在120上的光电信号，另一端输入为经过开关150选通的DAC单元50输出信号，输出接到SAR逻辑60；第二列读出电路比较器230的一端输入为存储在220上的光电信号，另一端输入为经过开关250选通的DAC单元50输出信号，输出接到SAR逻辑60；第(n-1)列读出电路比较器330的一端输入为存储在320上的光电信号，另一端输入为经过开关350选通的DAC单元50输出信号，输出接到SAR逻辑60；第n列读出电路比较器的一端输入为存储在420上的光电信号，另一端输入为经过开关450选通的DAC单元50输出信号，输出接到SAR逻辑60。DAC单元50为SAR型ADC共用的DAC模块，SAR逻辑单元60为SAR型ADC共用的SAR逻辑模块。

列级读出电路的工作分为采样和量化两个阶段，采样阶段是n列电路并行对像元输出列线进行采样，量化阶段是n列电路串行按照SAR逻辑完成。在采样阶段，列线1、列线2、……列线n同时连接至相应的列级采样电路，且存储在相应的储能单元中，此实例以电容为例进行了示意。在量化阶段，首先第一列比较器130使能，开关140与150导通，SAR逻辑60先设置DAC 50输出为满摆幅的一半，比较器130比较第一列的采样保持信号与满摆幅的一半信号，SAR逻辑60根据当前比较结果进行下一次的DAC 50输出设置，如果第一列的采样保持信号大于满摆幅的一半信号，DAC 50输出设置为满摆幅的3/4，如果第一列的采样保持信号小于满摆幅的一半信号，DAC 50输出设置为满摆幅的1/4，依次类推，对于K位精度的需求，完成K次比较，开关140与150断开，比较器130不使能，SAR逻辑将每次的比较结果整理成第一列的数字输出信号；其次第二列比较器230使能，开关240与250导通，SAR逻辑60先设置DAC 50输出为满摆幅的一半，比较器230比较第二列的采样保持信号与满摆幅的一半信号，SAR逻辑60根据当前比较结果进行下一次的DAC 50输出设置，如果第二列的采样保持信号大于满摆幅的一半信号，DAC 50输出设置为满摆幅的3/4，如果第二列的采样保持信号小于满摆幅的一半信号，DAC 50输出设置为满摆幅的1/4，依次类推，对于K位精度的需求，完成K次比较，开关240与250断开，比较器230不使能，SAR逻辑将每次的比较结果整理成第二列的数字输出信号；依此类推，直至第n列，第n列比较器430使能，开关440与450导通，SAR逻辑60先设置DAC 50输出为满摆幅的一半，比较器430比较第n列的采样保持信号与满摆幅的一半信号，SAR逻辑60根据当前比较结果进行下一次的DAC 50输出设置，如果第n列的采样保持信号大于满摆幅的一半信号，DAC 50输出设置为满摆幅的3/4，如果第n列的采样保持信号小于满摆幅的一半信号，DAC 50输出设置为满摆幅的1/4，依次类推，对于K位精度的需求，完成K次比较，开关440与450断开，比较器430不使能，SAR逻辑将每次的比较结果整理成第n列的数字输出信号，至此，完成整行的所有模拟光电信号到数字信号的转换。

Claims (6)

1.一种用于CMOS图像传感器的SAR型ADC结构，其特征在于，包括每列单独的列线采样模块和比较器模块，多列共用的DAC模块和SAR逻辑模块；每列的列级比较器模块一输入端连接各自的列采样模块的输出端，另一输入端连接多列共用的DAC模块的输出端，每列的列级比较器模块输出端连接多列共用的SAR逻辑模块，每列通过K次比较实现K位ADC转换，每列需要耗时K个周期，n列完成ADC转换需要总耗时n×K个周期；SAR逻辑模块的输出端为ADC结构的输出端；

比较器模块位于列级电路中，高精度DAC和SAR逻辑电路为多列共享，兼顾了高精度和高速度的性能；

所述的列采样模块包括连接列像元光电信号的列采样单元和接地设置在列采样单元(110)输出端的存储电容。

2.根据权利要求1所述的一种用于CMOS图像传感器的SAR型ADC结构，其特征在于，在采样期间，所有的列线采样模块同时完成对列线模拟信号的采样。

3.根据权利要求1所述的一种用于CMOS图像传感器的SAR型ADC结构，其特征在于，在保持期间，每列的采样信号均连接至各自列的比较器模块等待比较。

4.根据权利要求1所述的一种用于CMOS图像传感器的SAR型ADC结构，其特征在于，在量化期间，列级比较器模块依次工作，完成各自列的模拟到数字的转换工作。

5.根据权利要求4所述的一种用于CMOS图像传感器的SAR型ADC结构，其特征在于，在每列比较器模块依次工作时，多列共用的DAC模块和SAR逻辑模块配合完成逐次逼近的比较过程。

6.根据权利要求1所述的一种用于CMOS图像传感器的SAR型ADC结构，其特征在于，SAR逻辑模块的输出端连接DAC模块的输入端。

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