CN117629423A - 一种校正阵列及红外探测器 - Google Patents

Abstract

本发明提供一种校正阵列及红外探测器，涉及红外光技术领域，用于降低接入串行数据总线的负载，从而降低延时。校正阵列包括：多个校正电路，校正电路包括：校正子电路。一条串行数据子线与一个校正电路行连接；每个行级开关连接一条串行数据子线和串行数据总线；每个选通开关连接一个校正电路和一条串行数据子线。其中，行级开关在行选信号的控制下导通，将其连接的串行数据子线和串行数据总线连通；串行数据子线所连接的多个选通开关至少在列选信号的控制下依次导通，将校正电路行包括的多个校正电路依次与串行数据子线连通，串行数据子线的校正数据传输至校正子电路，校正子电路根据校正数据生成校正电压。

Description

一种校正阵列及红外探测器

技术领域

本发明涉及红外光技术领域，尤其涉及一种校正阵列及红外探测器。

背景技术

红外焦平面阵列探测器及其红外图像后处理技术的发展，使得红外热像仪在工业和民用方面都越来越多地被应用。然而由于红外探测器至今仍然存在探测单元对热反应存在非均匀，在红外热像仪中还不能脱离对探测元的非均匀校正技术。

目前，红外探测器的非均匀校正技术通过校正电路来实现。校正电路和积分电路采用列级共用，依次进行校正并积分，用于限制积分时间及帧频，但是串行数据总线会将整个校正阵列接入，致使串行数据总线负载较大，延时较大；同时现有的校正阵列通过移位寄存器来将校正数据传输至校正子电路，移位寄存器所需面积较大，不利于电路的排布。

发明内容

本申请实施例提供了一种校正阵列及红外探测器，该校正阵列用于降低接入串行数据总线的负载，从而降低延时,并通过校正子电路来解决成像不均匀的问题。

第一方面，本申请提供了一种校正阵列。包括：多个校正电路，所述多个校正电路呈阵列排布，所述多个校正电路排成多个校正电路行，所述校正电路行包括沿行方向排列的多个校正电路；所述校正电路包括：校正子电路。

校正阵列还包括多条串行数据子线，一条所述串行数据子线与一个所述校正电路行连接；串行数据总线，与所述多条串行数据子线连接；多个行级开关，每个行级开关连接一条所述串行数据子线和所述串行数据总线；多个选通开关，每个选通开关连接一个校正电路和一条所述串行数据子线；多条行级总线，被配置为传输行选信号；多条列级总线，被配置为传输列选信号。

其中，所述行级开关在所述行选信号的控制下导通，将其连接的所述串行数据子线和所述串行数据总线连通；所述串行数据子线所连接的多个选通开关至少在所述列选信号的控制下依次导通，将所述校正电路行包括的多个校正电路依次与所述串行数据子线连通；所述串行数据子线的校正数据传输至所述校正子电路，所述校正子电路根据所述校正数据生成校正电压。

本申请的一些实施例提供的一种校正阵列，该校正阵列通过设置多个行级开关和多个选通开关使得串行数据总线无法直接连接与校正阵列连通，只有在行级开关导通时，才会将该行级开关对应的校正电路行的负载接入到串行数据总线中，减小了同时接入串行数据总线的负载，减小延时；并且将校正数据传输至校正阵列中的校正子电路，来解决成像不均匀性的问题。

在一些实施例中，所述多个校正电路包括多个校正电路列，所述校正电路列包括沿列方向排列的多个校正电路；一条所述行级总线与一个所述校正电路行连接，一条所述列级总线与一个所述校正电路列连接；所述选通开关在对应的所述行选信号和所述列选信号的控制下导通。

在一些实施例中，所述校正电路包括：逻辑控制电路；所述逻辑控制电路的第一输入端与所述行级总线电连接，所述逻辑控制电路的第二输入端与所述列级总线电连接，所述逻辑控制电路的输出端与所述选通开关电连接；所述逻辑控制电路被配置为在所述行选信号和所述列选信号的控制下，控制所述选通开关导通。

在一些实施例中，所述逻辑控制电路包括：与非门和第一非门；所述与非门的第一输入端与所述行级总线电连接，所述与非门的第二输入端与所述列级总线电连接，所述与非门的输出端与所述非门的输入端电连接，所述第一非门的输出端与所述选通开关的第二端电连接；所述与非门被配置为接收所述控制信号和所述列选信号，输出第一信号至所述非门；所述第一非门被配置为将所述第一信号转换为第二信号，将所述第二信号传输至所述选通开关；所述选通开关被配置为接收所述第二信号时导通。

或者，所述逻辑控制电路包括：与门；所述与门的第一输入端与所述行级总线电连接，所述与门的第二输入端与所述列级总线电连接，所述与门的输出端与所述选通开关的第二端电连接；所述与门被配置为接收所述控制信号和所述列选信号，输出第二信号至所述选通开关；所述选通开关被配置为接收所述第二信号时导通。

在一些实施例中，一条所述列级总线与一个所述校正电路行电连接；所述校正阵列还包括：多条时钟信号线，一条所述时钟信号线与一个所述校正电路行电连接，被配置为传输时钟信号；所述选通开关在对应的所述时钟信号和所述列选信号的控制下导通。

在一些实施例中，所述校正电路包括：逻辑控制电路；所述校正电路行包括的多个校正电路的第一个逻辑控制电路均与所述列级总线电连接，所述多个校正电路的逻辑控制电路均与所述时钟信号线电连接；所述多个校正电路的逻辑控制电路依次电连接；所述逻辑控制电路的输出端与所述选通开关电连接；所述逻辑控制电路被配置为，接收所述列选信号，在所述时钟信号的控制下将所述列选信号输出，控制所述选通开关导通。

在一些实施例中，所述逻辑控制电路包括触发器；所述校正电路行包括的多个校正电路的触发器依次首尾连接；所述校正电路行包括的多个校正电路的触发器均与所述时钟信号线电连接；所述逻辑控制电路的输出端与所述选通开关电连接，所述触发器被配置为，接收所述列选信号，在所述时钟信号的控制下将所述列选信号输出至所述选通开关以及下一个所述触发器；所述选通开关被配置为在所述列选信号的控制下导通。

在一些实施例中，所述校正电路还包括：读写电路；所述读写电路的输出端与所述校正子电路的输入端电连接；所述读写电路与所述串行数据子线电连接。

所述读写电路包括多个锁存模块，所述多个锁存模块的输出端与所述读写电路的输出端电连接；所述锁存模块包括：第一开关、第二开关、第二非门和第三非门。

所述第一开关的第一端与所述第二开关的第二端电连接，还与所述第二非门的输入端电连接，所述第一开关的第二端与所述读写电路的控制端电连接；所述第二开关的第一端与所述第三非门的输出端电连接，所述第二非门的输出端与所述第三非门的输入端电连接。

在所述校正电路被选通时，所述校正电路将所述串行数据总线中的数据写入至多个锁存模块中；所述锁存模块在写数据阶段，所述第一开关导通，所述第二开关断开，将所述串行数据线中的数据传输至所述第二非门和所述第三非门中；所述锁存模块在完成写数据阶段后，所述第一开关断开，所述第二开关导通，将所述串行数据线中的数据存储至所述第二非门和所述第三非门中；所述锁存模块在读数据阶段，所述第一开关导通，所述第二开关导通，将所述串行数据线中的数据传输至所述校正子电路；其中，所述多个锁存模块中存储的数据依次被读出至所述校正子电路。

在一些实施例中，在所述逻辑控制电路包括：与非门和第一非门的情况下，所述第二开关的控制端与所述与非门的输出端电连接；在所述与非门接收所述控制信号和所述列选信号的情况下，输出所述第一信号至所述第二开关，所述第二开关断开。

第二方面，本申请的一些实施例提供一种红外探测器，该红外探测器包括：像元阵列、上述校正阵列、读出电路和模数转换电路。所述像元阵列被配置为在红外光信号的照射下得到转换电压；所述读出电路的第一端与所述像元阵列电连接，所述读出电路的第二端与所述校正阵列电连接；所述读出电路被配置为将所述校正子电路的校正电压和所述像元阵列的转换电压转换为读出电压；所述模数转换电路与所述读出电路电连接。

本申请的一些实施例提供的红外探测器所能实现的有益效果，与上述技术方案提供的一种校正阵列所能达到的有益效果相同，在此不再赘述。

附图说明

图1为本申请一些实施例提供的一种现有校正阵列的结构示意图；

图2为本申请一些实施例提供的一种现有移位寄存器的结构示意图；

图3为本申请一些实施例提供的一种校正阵列的结构示意图；

图4为本申请一些实施例提供的一种锁存器的结构示意图；

图5为本申请一些实施例提供的一种校正阵列的部分电路图；

图6为本申请一些实施例提供的一种写数据阶段的时序图；

图7为本申请一些实施例提供的一种读数据阶段的时序图；

图8为本申请一些实施例提供的一种校正阵列一行的结构示意图；

图9为本申请一些实施例提供的又一种校正阵列的结构示意图；

图10为本申请一些实施例提供的另一种校正阵列的部分电路图；

图11为本申请一些实施例提供的一种红外探测器的结构示意图。

具体实施方式

下面将结合附图，对本申请一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本申请保护的范围。

除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本申请的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。

需要说明的是，在数字电路中，用来存放二进制数据或代码的电路称为寄存器。寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储一位二进制代码，存放n位二进制代码的寄存器，需用n个触发器来构成。按功能可分为：基本寄存器和移位寄存器。

移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。其中，移位寄存器不仅能寄存数据，而且能在时钟信号的作用下使其中的数据依次左移或右移。

红外焦平面阵列探测器及其红外图像后处理技术的发展，使得红外热像仪在工业和民用方面都越来越多地被应用。然而由于红外探测器至今仍然存在探测单元对热反应存在非均匀，在红外热像仪中还不能脱离对探测元的非均匀校正技术。

目前，红外探测器的非均匀校正技术通过校正子电路来实现，并通过积分模块将校正子电路得到的偏置电流转换为偏置电压。校正子电路和积分模块采用列级共用，依次进行校正并积分，这样一来会限制积分时间及帧频，并且串行数据总线会将整个校正阵列接入，致使串行数据总线负载较大，延时较大；同时现有的校正阵列通过移位寄存器来将校正数据传输至校正子电路，移位寄存器所需面积较大，不利于电路的排布。

参照图1，校正电路PIX包括：移位寄存器LFSR和数模转换器DAC；移位寄存器LFSR的第一端与串行数据总线SDA电连接，移位寄存器LFSR的第二端与时钟信号线CLK电连接，移位寄存器LFSR的第三端与数模转换器DAC电连接。

其中，串行数据总线相当于直接与校正电路电连接，即串行数据总线将整个校正阵列接入，使得串行数据总线负载较大，导致延时较大。

参照图2，移位寄存器LFSR包括触发器DFF，触发器DFF的个数与移位寄存器LFSR的位数相关，例如，四位移位寄存器LFSR包括四个触发器DFF。触发器DFF包括两个锁存器。

写数据时，串行数据总线SDA上的数字信号依次写入各个校正电路PIX中移位寄存器LFSR的D触发器内。进行非均匀性矫正时，在时钟信号的作用下将移位寄存器LFSR中各码值推至数模转换器DAC进行非均匀性矫正。但是D触发器包括两个D锁存器，所需面积较大，不利于集成电路中的器件排布。

非均匀性校正(OOC)，非均匀性校正属于粗略的均匀性校正，主要目的是使红外焦平面上每个像素的输出集中在某个均值附近，即每个像素的原始输出在合理的动态范围之内。

其中，传感器的感光区由很多像元排列的一维或二维矩阵，其中像元(像素)为单个感光单元，红外探测器的分辨率由该矩阵的横纵方向的像元数决定，即红外探测器的像元数＝分辨率。读出电路采用逐行逐列读出校正阵列，其读出速度为帧频。

基于此，本申请的一些实施例提供了一种校正阵列100。如图3和图9所示，该校正阵列100包括：多个校正电路PIX；其中，多个校正电路PIX呈阵列排布。

多个校正电路PIX排成多个校正电路行，校正电路行包括沿行方向排列的多个校正电路PIX。校正电路PIX包括：校正子电路30。

校正阵列还包括：串行数据总线SDA、多条串行数据子线SDAX、多个行级开关ROW、多个选通开关COL、多条和多条列级总线COLX。

其中，SDAX1是指第一条串行数据子线，SDAXn是指第n条串行数据子线；同理，ROWX1是指第一条行级总线，ROWXn是指第n条行级总线；COLX1是指第一条列级总线，COLXn是指第n条列级总线。

串行数据总线SDA与多条串行数据子线SDAX连接；一条串行数据子线SDAX与一个校正电路PIX行连接；每个行级开关ROW连接一条串行数据子线SDAX和串行数据总线SDA；每个选通开关连接一个校正电路PIX和一条串行数据子线SDAX，一条行级总线ROWX与一个行级开关ROW连接；校正子电路30与串行数据子线SDAX连接。多条行级总线ROWX被配置为传输行选信号ROWSEL；多条列级总线COLX被配置为传输列选信号COLSEL(参照图5)。

例如，第一条串行数据子线SDAX1通过第一个行级开关ROW1与串行数据总线SDA连接；同时，第一条行级总线ROW1与第一个行级开关ROW1连接。在第一条行级总线ROW1传输第一行选信号的情况下，第一个行级开关ROW1在接收到第一行选信号后会导通。

也就是说，行级开关ROW在行选信号的控制下导通，将其连接的串行数据子线和串行数据总线连通；串行数据子线所连接的多个选通开关至少在列选信号的控制下依次导通，将校正电路PIX行包括的多个校正电路PIX依次与串行数据子线连通。

例如，对于第一行第一列的校正电路PIX11需要选通时，第一条串行数据子线SDAX1上的第一个行级开关ROW1在第一行选信号的控制下导通，第一行选信号是指第一条行级总线ROWX1传输的行选信号；第一个行级开关ROW1导通致使连接的第一条串行数据子线SDAX与串行数据总线SDA连通。第一条串行数据子线SDAX1所连接的多个选通开关COL在列选信号的控制下依次导通，将校正电路行包括的多个校正电路PIX依次与串行数据子线SDAX连通，此时第一行第一列的校正电路PIX11也会被连通。也就是说，哪一行行级开关ROW导通，则对应的校正电路行被接入到串行数据总线SDA上，然后再通过控制选通开关的导通来控制对应的校正电路与串行数据子线连通，从而将串行数据总线的数据传输至连通的校正电路，这样一来可以减小同时接入串行数据总线的负载，减小延时。

参照图3、图5和图6，需要说明的是，ROWX是指行级总线，ROWX1是指第一条行级总线，ROWSEL1是指第一条行级总线ROWX1传输的第一行选信号；同理，COLX是指列级总线，COLX1是指第一条列级总线，COLSEL1是指第一条列级总线COLX1传输的第一列选信号；COL1-1是指第一行第一列的选通开关；COLn-1则是指第n行第一列的选通开关。

在校正电路导通后，串行数据总线SDA将校正数据传输至校正子电路30，校正子电路30接收校正数据输出校正电压，并将校正电压传输至读出电路，从而可以解决由于制作工艺偏差，像元间对同等红外辐射的强度响应有所不同，造成成像的不均匀性的问题。

本申请一些实施例提供的一种校正阵列，该校正阵列通过设置多个行级开关和多个选通开关使得串行数据总线无法直接连接与校正阵列连通，只有在行级开关导通时，才会将该行级开关对应的校正电路行的负载接入到串行数据总线中，减小了同时接入串行数据总线的负载，减小延时；并且将校正数据传输至校正阵列中的校正子电路，来解决成像不均匀性的问题。

在一些实施例中，如图3所示，多个校正电路PIX还包括多个校正电路列，校正电路列包括沿列方向排列的多个校正电路；一条行级总线与一个校正电路行连接，一条列级总线与一个校正电路列连接。

其中，选通开关COL在对应的行选信号ROWSEL和列选信号COLSEL的控制下导通。

例如，对于第一行第一列的校正电路PIX11需要选通时，其中，第一条行级总线ROWX1与第一行第一列的校正电路PIX11电连接，第一条列级总线COLX1与第一行第一列的校正电路PIX11电连接，第一行第一列的选通开关COL1-1在对应的第一行选信号ROWSEL1和第一列选信号COLSEL1的控制下导通。

校正电路PIX包括：逻辑控制电路10；逻辑控制电路10的第一输入端与行级总线ROWX电连接，逻辑控制电路10的第二输入端与列级总线COLX电连接，逻辑控制电路10的输出端与选通开关COL电连接；逻辑控制电路10被配置为在行选信号ROWSEL和列选信号COLSEL的控制下，控制选通开关COL导通。

如图5所示，逻辑控制电路10包括：与非门和第一非门；与非门的第一输入端与行级总线电连接，用于传输行选信号ROWSEL；与非门的第二输入端与列级总线电连接，用户传输列选信号COLSEL；与非门的输出端与非门的输入端电连接，第一非门的输出端与选通开关的第二端电连接；与非门被配置为接收控制信号和列选信号，输出第一信号PixselB至非门；第一非门被配置为将第一信号PixselB转换为第二信号Pixsel，将第二信号Pixsel传输至选通开关COL；选通开关COL被配置为接收第二信号Pixsel时导通。其中，该控制信号为行选信号。

例如，对于第一行第一列的校正电路PIX11需要选通时，其中，第一条行级总线ROWX1与逻辑控制电路10中的与非门的第一输入端电连接，第一条列级总线COLX1与逻辑控制电路10中的与非门的第二输入端电连接；第一条行级总线传输第一行选信号ROWSEL1至与非门的第一输入端，第一条列级总线传输第一列选信号COLSEL1至与非门的第二输入端。

若是第一行选信号ROWSEL1为高电平“1”，第一列选信号COLSEL1为高电平“1”，则经过与非门输出为低电平“0”，则此时的第一信号PixselB为低电平“0”；第一信号PixselB再经由非门输出为高电平“1”，即第二信号Pixsel为高电平“1”，将第二信号传输至第一行第一列的选通开关COL1-1，选通开关COL1-1接收高电平导通，此时将第一行第一列的校正电路PIX11与第一条串行数据子线连通，第一行第一列的校正电路PIX11被选通。在校正电路PIX11被选通的情况下，串行数据总线SDA将校正数据传输至校正电路PIX11中的校正子电路30，校正子电路30接收校正数据输出校正电压，并将校正电压传输至读出电路，从而可以解决由于制作工艺偏差，像元间对同等红外辐射的强度响应有所不同，造成成像的不均匀性的问题。

如图3所示，在一些实施例中，逻辑控制电路10包括：与门。与门的第一输入端与行级总线电连接，与门的第二输入端与列级总线电连接，与门的输出端与选通开关的第二端电连接；与门被配置为接收控制信号和列选信号，输出第二信号Pixsel至选通开关；选通开关被配置为接收第二信号Pixsel时导通。其中，该控制信号为行选信号。

例如，对于第一行第一列的校正电路PIX11需要选通时，其中，第一条行级总线ROWX1与逻辑控制电路10中的与门的第一输入端电连接，第一条列级总线COLX1与逻辑控制电路10中的与门的第二输入端电连接；第一条行级总线传输第一行选信号ROWSEL1至与门的第一输入端，第一条列级总线传输第一列选信号COLSEL1至与门的第二输入端。

若是第一行选信号ROWSEL1为高电平“1”，第一列选信号COLSEL1为高电平“1”，则经过与门输出为高电平“1”，则此时的第二信号Pixsel为高电平“1”，将第二信号Pixsel传输至第一行第一列的选通开关COL1-1，选通开关COL1-1接收高电平导通，此时将第一行第一列的校正电路PIX11与第一条串行数据子线连通，第一行第一列的校正电路PIX11被选通。

如图8和图9所示，一条列级总线COLX与一个校正电路PIX行电连接。

校正阵列100还包括：多条时钟信号线CLK，一条时钟信号线CLK与一个校正电路行电连接，被配置为传输时钟信号。

选通开关COL在对应的时钟信号和列选信号的控制下导通。

例如，对于第一行第一列的校正电路PIX11需要选通时，第一条串行数据子线SDAX1上的第一个行级开关ROW1在第一行选信号的控制下导通，第一行选信号是指第一条行级总线ROWX1传输的行选信号；第一个行级开关ROW1导通致使连接的第一条串行数据子线SDAX与串行数据总线SDA连通。第一条串行数据子线SDAX1所连接的多个选通开关COL在时钟信号和列选信号的控制下依次导通，将校正电路行包括的多个校正电路PIX依次与串行数据子线SDAX连通，此时第一行第一列的校正电路PIX11也会被连通。也就是说，哪一行行级开关ROW导通，则对应的校正电路行被接入到串行数据总线SDA上，然后再通过控制选通开关的导通来控制对应的校正电路与串行数据子线连通，从而将串行数据总线的数据传输至连通的校正电路，这样一来可以减小同时接入串行数据总线的负载，减小延时。相对上述图3中的方案，则是将行选信号和列选信号控制选通开关更换为时钟信号和列选信号控制选通开关。

如图8和图10所示，校正电路包括：逻辑控制电路10；校正电路行包括的多个校正电路的第一个逻辑控制电路均与列级总线电连接，多个校正电路的逻辑控制电路均与时钟信号线电连接；多个校正电路的逻辑控制电路依次电连接；逻辑控制电路10的输出端与选通开关COL电连接。

逻辑控制电路被配置为：接收列选信号，在时钟信号的控制下将列选信号输出，控制选通开关导通。

也就是说，列级总线COLX仅和第一个逻辑控制电路10电连接，传输列选信号，第二个逻辑控制电路的输入端与第一个逻辑控制电路的输出端电连接，第三个控制电路的输入端与第二个逻辑控制电路的输出端电连接；其它校正电路行的逻辑控制电路依次首位相连传递列选信号。

在一些实施例中，参照图8，逻辑控制电路包括触发器DFF。校正电路行包括的多个校正电路PIX的触发器DFF依次首尾连接；校正电路行包括的多个校正电路PIX的触发器DFF均与时钟信号线电连接。

逻辑控制电路的输出端与选通开关电连接，触发器被配置为，接收列选信号，在时钟信号的控制下将列选信号输出至选通开关以及下一个触发器；选通开关被配置为在列选信号的控制下导通。

校正电路还包括：读写电路50；读写电路50的输出端与校正子电路30的输入端电连接；读写电路50与串行数据子线电连接。

读写电路50包括多个锁存模块20，多个锁存模块20的输出端与读写电路50的输出端电连接；锁存模块20包括：第一开关S1、第二开关S2、第二非门和第三非门。

第一开关S1的第一端与第二开关S2的第二端电连接，还与第二非门的输入端电连接，第一开关S1的第二端与读写电路50的控制端电连接；第二开关S2的第一端与第三非门的输出端电连接，第二非门的输出端与第三非门的输入端电连接。

在校正电路被选通时，校正电路将串行数据总线SDA中的数据写入至多个锁存模块中。也就是说，将串行数据总线SDA中的数据存储在多个锁存模块中。

锁存模块20在写数据阶段，第一开关S1导通，第二开关S2断开，将串行数据线中的数据传输至第二非门和第三非门中。

参照图5、图6和图10，图6为写数据阶段的时序图。在写数据阶段，各校正电路通过行选信号和列选信号被分别选中，校正电路被选中后，逻辑控制电路内的第二信号Pixsel被使能，通过选通开关将校正电路接入串行数据总线SDA，串行数据总线SDA上依次传入串行的七位码值，SEL_LATCH0-6依次使能，将串行数据总线SDA中的七位码值基于七个选择信号依此写入七个D锁存器中。其中，第一开关S1与SEL_LATCH0-6一一对应。

例如，在第一行选信号ROWSEL<1>处于高电平的情况下，列选总线依次输出列选信号，使得选通开关依次导通，在一个校正电路被选通时，SEL_LATCH0-6对应的第一开关依次导通，即SEL_LATCH0-6依次处于高电平。在SEL_LATCH0-6处于高电平时，将串行数据总线SDA中的七位码值依次传输至锁存模块。

需要说明的是，SEL_LATCH0是指第0个锁存模块的控制信号，SEL_LATCH0<1>是指第1个校正电路中的第0个锁存模块的控制信号，SEL_LATCH0-6是指第0个锁存模块的控制信号至第6个锁存模块的控制信号。

锁存模块20在完成写数据阶段后，第一开关S1断开，第二开关S2导通，将串行数据总线中的数据存储至第二非门和第三非门中。

锁存模块20在读数据阶段，第一开关S1导通，第二开关S2导通，将串行数据总线中的校正数据传输至校正子电路30。

参照图5和图7，图7为读数据阶段的时序图。经过一段时间，串行数据总线SDA上的码值写入各校正电路的读写电路后进入读阶段，校正阵列中的所有校正电路中的逻辑控制电路的第二信号Pixsel关断，SEL_LATCH0-6对应的第一开关S1依次导通，将D锁存器中存储的码值依次读入校正子电路中进行非均匀性矫正。

在逻辑控制电路包括与非门和第一非门的情况下，第二开关S2的控制端与与非门的输出端电连接；也就是说，在与非门接收控制信号和列选信号的情况下，输出第一信号PixselB至第二开关S2，第二开关S2断开。

参照图4，该读写电路50中的锁存模块的输出端与输入端为同一个端口，在写阶段为输入端，在读阶段为输出端，通过共用端口可以节省输入走线以及一个开关的面积，从而利于集成电路中的器件排布。

如图11所示，本申请的一些实施例提供一种红外探测器200，该红外探测器包括：像元阵列70、校正阵列100、读出电路60和模数转换电路40。

像元阵列被配置为在红外光信号的照射下得到转换电压。

读出电路60的第一端与像元阵列70电连接，读出电路60的第二端与校正阵列100电连接；读出电路60被配置为将校正子电路30的校正电压和像元阵列70的转换电压转换为读出电压；模数转换电路40与读出电路60电连接。

本申请一些实施例提供的一种红外探测器，该红外探测器通过像元阵列采集红外信号，得到转换电压，并将转换电压传输至读出电路；校正阵列中的校正子电路将校正数据转换为校正电压，并将校正电压传输至读出电路；读出电路根据转换电压和校正电压得到读出电压，解决了成像不均匀的问题。读出电路将读出电压传输至模数转换电路，模数转换电路接收读出电压，将读出电压转换为数字信号，从而将采集的红外信号转变为图像。

本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

最后应说明的是：以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。

Claims (10)

1.一种校正阵列，其特征在于，包括：

多个校正电路，所述多个校正电路呈阵列排布，所述多个校正电路排成多个校正电路行，所述校正电路行包括沿行方向排列的多个校正电路；所述校正电路包括：校正子电路；

多条串行数据子线，一条所述串行数据子线与一个所述校正电路行连接；

串行数据总线，与所述多条串行数据子线连接；

多个行级开关，每个行级开关连接一条所述串行数据子线和所述串行数据总线；

多个选通开关，每个选通开关连接一个校正电路和一条所述串行数据子线；

多条行级总线，被配置为传输行选信号；

多条列级总线，被配置为传输列选信号；

其中，所述行级开关在所述行选信号的控制下导通，将其连接的所述串行数据子线和所述串行数据总线连通；所述串行数据子线所连接的多个选通开关至少在所述列选信号的控制下依次导通，将所述校正电路行包括的多个校正电路依次与所述串行数据子线连通；所述串行数据子线的校正数据传输至所述校正子电路，所述校正子电路根据所述校正数据生成校正电压。

2.根据权利要求1所述的校正阵列，其特征在于，所述多个校正电路包括多个校正电路列，所述校正电路列包括沿列方向排列的多个校正电路；

一条所述行级总线与一个所述校正电路行连接，一条所述列级总线与一个所述校正电路列连接；

所述选通开关在对应的所述行选信号和所述列选信号的控制下导通。

3.根据权利要求2所述的校正阵列，其特征在于，所述校正电路包括：逻辑控制电路；

所述逻辑控制电路的第一输入端与所述行级总线电连接，所述逻辑控制电路的第二输入端与所述列级总线电连接，所述逻辑控制电路的输出端与所述选通开关电连接；

所述逻辑控制电路被配置为在所述行选信号和所述列选信号的控制下，控制所述选通开关导通。

4.根据权利要求3所述的校正阵列，其特征在于，所述逻辑控制电路包括：与非门和第一非门；

所述与非门的第一输入端与所述行级总线电连接，所述与非门的第二输入端与所述列级总线电连接，所述与非门的输出端与所述非门的输入端电连接，所述第一非门的输出端与所述选通开关的第二端电连接；

所述与非门被配置为接收所述控制信号和所述列选信号，输出第一信号至所述非门；

所述第一非门被配置为将所述第一信号转换为第二信号，将所述第二信号传输至所述选通开关；所述选通开关被配置为接收所述第二信号时导通；

或者，所述逻辑控制电路包括：与门；

所述与门的第一输入端与所述行级总线电连接，所述与门的第二输入端与所述列级总线电连接，所述与门的输出端与所述选通开关的第二端电连接；

所述与门被配置为接收所述控制信号和所述列选信号，输出第二信号至所述选通开关；所述选通开关被配置为接收所述第二信号时导通。

5.根据权利要求1所述的校正阵列，其特征在于，

一条所述列级总线与一个所述校正电路行电连接；

所述校正阵列还包括：多条时钟信号线，一条所述时钟信号线与一个所述校正电路行电连接，被配置为传输时钟信号；

所述选通开关在对应的所述时钟信号和所述列选信号的控制下导通。

6.根据权利要求1所述的校正阵列，其特征在于，所述校正电路包括：逻辑控制电路；

所述校正电路行包括的多个校正电路的第一个逻辑控制电路均与所述列级总线电连接，所述多个校正电路的逻辑控制电路均与所述时钟信号线电连接；所述多个校正电路的逻辑控制电路依次电连接；所述逻辑控制电路的输出端与所述选通开关电连接；

所述逻辑控制电路被配置为，接收所述列选信号，在所述时钟信号的控制下将所述列选信号输出，控制所述选通开关导通。

7.根据权利要求6所述的校正阵列，其特征在于，所述逻辑控制电路包括触发器；

所述校正电路行包括的多个校正电路的触发器依次首尾连接；所述校正电路行包括的多个校正电路的触发器均与所述时钟信号线电连接；

所述逻辑控制电路的输出端与所述选通开关电连接，所述触发器被配置为，接收所述列选信号，在所述时钟信号的控制下将所述列选信号输出至所述选通开关以及下一个所述触发器；

所述选通开关被配置为在所述列选信号的控制下导通。

8.根据权利要求1～7中任一项所述的校正阵列，其特征在于，所述校正电路还包括：读写电路；所述读写电路的输出端与所述校正子电路的输入端电连接；所述读写电路与所述串行数据子线电连接；

所述读写电路包括多个锁存模块，所述多个锁存模块的输出端与所述读写电路的输出端电连接；

所述锁存模块包括：第一开关、第二开关、第二非门和第三非门；

所述第一开关的第一端与所述第二开关的第二端电连接，还与所述第二非门的输入端电连接，所述第一开关的第二端与所述读写电路的控制端电连接；

所述第二开关的第一端与所述第三非门的输出端电连接，所述第二非门的输出端与所述第三非门的输入端电连接；

在所述校正电路被选通时，所述校正电路将所述串行数据总线中的数据写入至多个锁存模块中；

所述锁存模块在写数据阶段，所述第一开关导通，所述第二开关断开，将所述串行数据线中的数据传输至所述第二非门和所述第三非门中；

所述锁存模块在完成写数据阶段后，所述第一开关断开，所述第二开关导通，将所述串行数据线中的数据存储至所述第二非门和所述第三非门中；

所述锁存模块在读数据阶段，所述第一开关导通，所述第二开关导通，将所述串行数据线中的数据传输至所述校正子电路；

其中，所述多个锁存模块中存储的数据依次被读出至所述校正子电路。

9.根据权利要求5所述的校正阵列，其特征在于，在所述逻辑控制电路包括：与非门和第一非门的情况下，所述第二开关的控制端与所述与非门的输出端电连接；

在所述与非门接收所述控制信号和所述列选信号的情况下，输出所述第一信号至所述第二开关，所述第二开关断开。

10.一种红外探测器，其特征在于，包括：

像元阵列，所述像元阵列被配置为在红外光信号的照射下得到转换电压；

如权利要求1～9中任一项所述的校正阵列；

读出电路，所述读出电路的第一端与所述像元阵列电连接，所述读出电路的第二端与所述校正阵列电连接；所述读出电路被配置为将所述校正子电路的校正电压和所述像元阵列的转换电压转换为读出电压；

模数转换电路，所述模数转换电路与所述读出电路电连接。