CN219046527U - 模数转换电路及图像传感器 - Google Patents

Abstract

本发明提供一种模数转换电路及图像传感器，属于传感器领域，通过比较电路根据复位信号、图像信号和斜坡电压输出触发信号；第一计数器基于斜坡电压进行格雷码计数，锁存器基于第一触发信号对第一计数器计数结果锁存得到第一格雷码信号，基于第二触发信号对第一计数器计数结果锁存得到第二格雷码信号；转换电路将第一格雷码信号和第二格雷码信号分别转换为第一二进制信号和第二二进制信号；第一采样电路对第一二进制信号和第二二进制信号进行减法运算得到第一量化信号及进位信号；选择电路选择性转接转换电路对应的最高位信号或第一采样电路；第二采样电路基于转换电路对应的最高位信号及进位信号得到第二量化信号；降低了功耗。

Description

模数转换电路及图像传感器

技术领域

本申请属于传感器领域，尤其涉及一种模数转换电路及图像传感器。

背景技术

智能手机、相机、医疗设备和汽车对低功耗CMOS图像传感器的需求正在稳步增长。每年都有新品种的传感器以更高的分辨率和更快的速度制造。列并行的单斜坡模数转换器(Analog To Digital Converter，ADC)架构在过去被广泛使用，光学信息通过每个像素中的光电二极管转移为电荷，读出每个像素的电荷并将其转换为模拟电压，位线上的模拟图像信号输入到模数转换器中以转换成数字图像信号。当斜坡信号开始时计数器开始计数且与图像信号相比较，在斜坡信号与图像信号相等的时间点，计数器的值锁存为模拟图像信号的数字码。为了实现较高分辨率的数字图像信号输出，计数器的时间分辨率提高，这要求提高计数器的时钟频率。然而，随着时钟信号的频率提高，计数器的功耗消耗也增加。结果，随着时钟频率增大并且水平列数增大，则每一列的计数器所消耗的功耗增大，这导致发热以及压降(IR-drop)增大从而影响传感器的性能。

故传统的模数转换电路随着计数器的时间分辨率提高，计数器的功耗消耗也增大，从而导致发热以及压降增大，进而影响图像传感器的性能。

发明内容

本申请的目的在于提供一种模数转换电路及图像传感器，旨在解决传统的模数转换电路存在的随着计数器的时间分辨率提高，计数器的功耗消耗也增大从而导致发热以及压降增大，进而影响图像传感器的性能的问题。

本申请实施例的提供了一种模数转换电路，包括：

比较电路，配置为当接入复位信号和图像信号时，将所述复位信号和所述图像信号分别与对应的斜坡电压进行比较，并根据比较结果对应输出第一触发信号和第二触发信号；

第一计数器及锁存器，所述第一计数器基于所述斜坡电压进行格雷码计数，所述锁存器与所述第一计数器耦接，配置为锁存第一格雷码信号和第二格雷码信号并将其输出；

其中，所述锁存器基于所述第一触发信号对所述第一计数器计数结果进行锁存，以得到所述第一格雷码信号，且所述锁存器基于所述第二触发信号对所述第一计数器计数结果进行锁存，以得到所述第二格雷码信号；

转换电路，与所述锁存器耦接，配置接收所述第一格雷码信号并将其转换为第一二进制信号，以及接收所述第二格雷码信号并将其转换为第二二进制信号；

第一采样电路，与所述转换电路耦接，配置为对所述第一二进制信号和所述第二二进制信号进行减法运算，以得到第一量化信号及进位信号；

选择电路，配置为选择性转接所述转换电路对应的最高位信号或所述第一采样电路；

第二采样电路，与所述选择电路耦接，配置为基于所述转换电路对应的最高位信号及所述进位信号获取第二量化信号；

其中，实际像素信号量化结果包括所述第一量化信号和所述第二量化信号。

本发明实施例还提供一种图像传感器，包括上述的模数转换电路。

本发明实施例与现有技术相比存在的有益效果是：由于第一计数器当比较电路接入复位信号时开始格雷码计数以得到第一格雷码信号，当接入第一触发信号时停止计数，并当比较电路接入图像信号时重新开始格雷码计数以得到第二格雷码信号，当接入第二触发信号时停止计数；转换电路将第一格雷码信号转换为第一二进制信号，并将第二格雷码信号转换为第二二进制信号；第一采样电路对第一二进制信号和第二二进制信号进行减法运算，以得到第一量化信号；选择电路选择性转接转换电路对应的最高位信号或第一采样电路；第二采样电路基于所述转换电路对应的最高位信号得到第二量化信号；由于低位的复位信号和低位的图像信号采用格雷码计数，从而降低了功耗；还可基于列共享分时复用的方式进一步降低功耗。

附图说明

为了更清楚地说明本发明实施例中的技术发明，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请一实施例提供的模数转换电路的一种结构示意图；

图2为本申请一实施例提供的模数转换电路的另一种结构示意图；

图3为本申请一实施例提供的模数转换电路的另一种结构示意图；

图4本申请一实施例提供的模数转换电路的一种部分示例电路原理图；

图5本申请一实施例提供的模数转换电路中第二采样电路的一种示例电路原理图；

图6本申请一实施例提供的模数转换电路中逻辑控制模块的一种部分示例电路原理图；

图7本申请一实施例提供的模数转换电路中第二采样电路的一种时序图；

图8本申请一实施例提供的模数转换电路中第一采样电路的一种时序图；

图9为本申请一实施例提供的图像传感器的一种结构示意图；

图10为本申请一实施例提供的模数转换电路控制方法的一示例流程图。

具体实施方式

为了使本申请所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“耦接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。

需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

图1示出了本申请较佳实施例提供的模数转换电路的结构示意图，为了便于说明，仅示出了与本实施例相关的部分，详述如下：

上述模数转换电路包括比较电路11、第一计数器12、锁存器18、转换电路13、第一采样电路14、选择电路15以及第二采样电路16。

比较电路11，配置为当接入待量化信号时，将所述待量化信号与对应的斜坡电压相比较，并基于比较结果进行输出，输出信号可以作为触发信号。例如，本发明中，比较电路11可以配置为当接入复位信号和图像信号时，将所述复位信号和所述图像信号分别与对应的斜坡电压相比较，并根据比较结果对应输出第一触发信号和第二触发信号。

在一可选示例中，比较电路11为比较器，比较器的两个输入端分别接入待量化信号和斜坡电压，输出端基于比较结果进行输出，可以作为其他电路的触发信号。

在一示例中，如图3所示，所述模数转换电路还包括脉冲生成电路111，所述脉冲生成电路藕接所述比较电路13与所述锁存器18，其中，所述脉冲生成电路111基于所述第一触发信号生成第一脉冲信号，所述锁存器18接收到所述第一脉冲信号时进行锁存以得到所述第一格雷码信号；所述脉冲生成电路111基于所述第二触发信号生成第二脉冲信号，所述锁存器18接收到所述第二脉冲信号时进行锁存以得到所述第二格雷码信号。

其中，所述脉冲生成电路111可以采用现有的脉冲生成器，例如，脉冲生成电路可以是通过延迟单元和与门在比较器翻转为低电平的时候随即生成脉冲信号，控制锁存器锁存当前的计数值；脉冲生成电路可以在比较器翻转时产生对应的脉冲，即，在比较电路11产生第一触发信号和者第二触发信号生成时，对应产生第一脉冲信号和第二脉冲信号，从而，锁存器18接收到所述第一脉冲信号和所述第二脉冲信号时进行锁存以得到对应的量化信号，即第一格雷码信号和第二格雷码信号。

第一计数器12，所述第一计数器12包括格雷码计数器，其中，第一计数器12至少在整个斜坡电压与对应的待量化信号的比较过程中进行计数，例如，在复位信号与对应的斜坡电压进行比较的过程进行计数；在一示例中，第一计数器在整个斜坡电压信号产生过程中进行计数，即斜坡电压由复位状态变为比较状态时开始计数且在斜坡电压恢复复位状态时结束计数，例如，与待量化信号进行比较的斜坡电压为下降的斜坡电压，则第一计数器在整个斜坡下降过程中计数。另外，上述模数转换电路还包括锁存器18，锁存器18与所述第一计数器12和所述转换电路13耦接，配置为生成第一格雷码信号和第二格雷码信号并输出至所述转换电路13。其中，锁存器18可以采用现有锁存器进行信号的锁存及输出，如双稳态锁存器。

其中，所述锁存器18基于所述第一脉冲信号对所述第一计数器12计数结果进行锁存，以得到所述第一格雷码信号，且所述锁存器18基于所述第二脉冲信号对所述第一计数器12计数结果进行锁存，以得到所述第二格雷码信号。在一可选示例中，第一计数器12选择为格雷码计数器，其中，锁存器的一输入端耦接比较器(比较电路11)的输出端，以响应第一触发信号和第二触发信号，从而基于当前计数结果获取格雷码信号得到量化结果，如，比较器翻转输出低电平信号作为触发信号。另外，格雷码计数器还接收控制电路的信号，以在斜坡电压与待量化信号开始进行比较时进行计数，例如，可以是待量化信号输入的预设稳定时间后开始计数，预设稳定时间可以依据实际需求及电路设置，从而可以实现信号量化，其中，第一格雷码信号对应复位信号的量化信号，第二格雷码信号对应图像信号的量化信号。

需要说明的是，所述第一格雷码信号和所述第二格雷码信号均包括对应的第一位信号至第M位信号，所述锁存器18包括对应的第一锁存单元至第M锁存单元，所述脉冲生成电路与比较电路一一对应，在一可选示例中，第一锁存单元至第M-1锁存单元的输入端均耦接至所述脉冲生成电路111的输出端和所述第一计数器12，第M锁存单元的输入端耦接至所述比较电路11的输出端和所述第一计数器12，从而基于比较电路信号触发后续电路工作。

故当比较电路11输出第一触发信号时，进一步，当脉冲生成电路111输出第一脉冲信号时，锁存器18保存所述第一格雷码信号，锁存器18还进一步输出锁存的信号至所述转换电路13；同理，当比较电路11输出第二触发信号时，进一步，当脉冲生成电路111输出第二脉冲信号时，锁存器18保存所述第二格雷码信号，锁存器18还进一步输出锁存的信号至所述转换电路13。

作为示例而非限定，所述第一格雷码信号和所述第二格雷码信号均包括对应的第一位信号至第M位信号，所述锁存器18包括对应的第一锁存单元至第M锁存单元，其中，参见图4所示，格雷码信号对应的第一位信号至第M位信号表示为G<0>至G<4>，M取5。

在一示例中，所述转换电路13包括与锁存单元对应的M-1个异或门，即，第一异或门至第M-1异或门，第一异或门至第M-1异或门与对应级的锁存单元的输出及后一级的异或门的输出耦接。通过异或门实现将格雷码信号转换为二进制信号，电路简单可靠。其中，参见图4所示，该示例中，转换后的二进制信号对应的第一位信号至第M位信号表示为BC<0>至BC<4>，M取5。另外，该示例中，第M锁存单元的输出直接连接至对应采样单元的输入，其中，最高位的二进制信号与最高位的格雷码信号一致，自锁存单元输出的最高位格雷码信号可以直接作为二进制的最高位信号输入至第一采样电路中的对应位采样单元，进一步，还可以直接输入至第二采样电路中的对应位采样单元中，参见图4中G<4>所示。

转换电路13，与所述锁存器111耦接，配置接收所述第一格雷码信号并将其转换为第一二进制信号，以及接收所述第二格雷码信号并将其转换为第二二进制信号。

第一采样电路14，与所述转换电路13耦接，配置为对所述第一二进制信号和所述第二二进制信号进行减法运算，以得到第一量化信号及进位信号。具体实施中，第一采样电路14，具体配置为对所述第一二进制信号和所述第二二进制信号进行减法运算，以得到第一量化信号和进位信号；进位信号为第一采样电路14与第二采样电路16之间的进位传递信号。

选择电路15，与所述第一采样电路14和所述转换电路13耦接，配置为选择性转接所述转换电路13对应的最高位信号或所述第一采样电路14。

第二采样电路16，与所述选择电路15耦接，配置为基于所述转换电路13对应的最高位信号及所述进位信号得到第二量化信号。具体实施中，第二采样电路16具体配置为基于所述转换电路13对应的最高位信号以及所述进位信号得到第二量化信号。

其中，实际像素信号量化结果包括所述第一量化信号和所述第二量化信号。

需要强调的是，所述第一采样电路14可以具体配置为对所述第一二进制信号进行取反运算以得到低位复位信号取反结果，对所述第二二进制信号和所述低位复位信号取反结果逐位作加法运算实现相关双采样，以生成所述第一量化信号和进位信号。

在一示例中，第一二进制信号为复位信号的低位量化结果，第二二进制信号为图像信号的低位量化结果，通过对所述第一二进制信号进行取反运算以得到第一初始量化结果，再对所述第二二进制信号和所述第一初始量化结果逐位作加法运算以生成所述第一量化信号，从而得到低位的实际像素信号量化结果(即第一量化信号)。其中，所述低位的位数可以依据实际需求设定，例如，需要量化的复位信号总位数为15位，低位可以选择为5位。

需要强调的是，所述第二采样电路16可以具体配置为基于最高位的所述第一二进制信号进行计数，对计数结果进行取反运算以得到高位复位信号取反结果，并根据最高位的所述第二二进制信号且自所述高位复位信号取反结果继续进行计数，以实现相关双采样，以基于继续进行计数的计数结果及所述进位信号得到所述第二量化信号。

在一示例中，基于最高位的第一二进制信号进行计数的计数过程和自第二初始量化结果继续进行计数的计数过程为同向计数，如二者均为向上计数或均为向下计数。

在一示例中，基于最高位的所述第一二进制信号进行计数的计数结果为复位信号的高位量化结果，通过对该计数结果进行取反运算以得到高位复位信号取反结果，并根据最高位的所述第二二进制信号且自所述高位复位信号取反结果继续进行计数以得到复位信号的高位量化结果与图像信号的高位量化结果的差值，以实现相关双采样，并将得到的差值与第一采样电路传递过来的所述进位信号在第二采样电路中进行触发操作，从而得到所述第二量化信号，从而得到高位的实际像素信号量化结果(即第二量化信号)。其中，所述高位的位数可以依据实际需求设定，例如，需要量化的复位信号总位数为15位，高位可以选择为10位。

如图2所示，所述比较电路11与像素电路10耦接，在一示例中，所述像素电路10配置为输出所述复位信号预设时间后输出所述图像信号。预设实际依据需求设置，复位信号和图像信号可以采用现有的像素电路的输出方式，以基于二者实现相关双采样，降低噪声。

如图2所示，在一示例中，所述模数转换电路还包括斜坡发生器17，所述斜坡发生器17与所述比较电路11耦接，配置为当所述比较电路11接入所述复位信号和所述图像信号时，输出对应的所述斜坡电压。通过斜坡发生器17输出对应的所述斜坡电压，当比较电路11接入复位信号和图像信号时，将所述复位信号和所述图像信号分别与对应的斜坡电压相比较，并根据比较结果输出第一触发信号和第二触发信号，以停止第一计数器12的计数，从而量化复位信号和图像信号。其中，在一示例中，复位信号对应的斜坡电压和图像信号对应的斜坡电压可以是相同的电压设置，也可以是不同的斜坡电压。

图4示出了本发明实施例提供的模数转换电路的一种部分示例电路结构，包括锁存器、转换电路以及第一采样电路，图5示出了本发明实施例提供的模数转换电路中第二采样电路16的一种示例电路结构，图6示出了本发明实施例提供的模数转换电路中逻辑控制模块的一种部分示例电路结构，为了便于说明，仅示出了与本发明实施例相关的部分，详述如下：

具体实施中，所述第一采样电路14包括第一采样单元至第M采样单元，并对应接收所述第一二进制信号的第一位至第M位以及对应接收所述第二二进制信号的第一位至第M位，以得到所述第一量化信号。其中，如图4所示，第一采样单元至第M采样单元分别表示为Bin<0>至Bin<4>，M取5。另外，所述第二采样电路16包括第M+1采样单元至第N采样单元，以基于第M位的第一二进制信号和第M位的第二二进制信号得到所述第二量化信号，以得到N位的实际像素信号量化结果；其中，N为大于M的整数。其中，如图5所示，第M+1采样单元至第N采样单元分别表示为Bin<5>至Bin<14>，M取5，N取15。

基于上述设计，可以基于第一采样电路得到低位的量化结果，基于第二采样电路得到高位的量化结果，基于二者的结合获取总需要位数的实际像素信号的量化结果。例如，在一示N选择为15，M选择为5，可以基于第一采样电路得到低5位(bit)的量化结果，基于第二采样电路得到高10位的量化结果，基于二者的结合获取15位的实际像素信号的量化结果。

如图4所示，第一采样电路14包括第一采样单元至第M采样单元，第一至第M采样单元均包括逻辑控制模块及触发器，第二采样单元至第M采样单元还包括选择模块，其中：

所述逻辑控制模块的输入端耦接至所述转换电路13，如图4中第一采样单元所示；或者，所述逻辑控制模块的输入端通过所述选择模块耦接至所述转换电路13且该输入端还通过所述选择模块耦接至前一级采样单元的输出端，如图4中第二采样单元至第M采样单元所示；其中，该示例中，所述逻辑控制模块的该输入端作为对应的采样单元的输入端，如，可以接收转换电路输出的对应位的二进制信号，可以直接接收也可以通过所述选择模块接收。

所述逻辑控制模块的输出端耦接对应的同一级采样单元的触发器的时钟输入端CKB；

第M采样单元的输出端通过可以选择电路15耦接第二采样电路16的第M+1采样单元。

通过上述选择模块、逻辑控制模块及触发器可以实现以下三个功能：获取所述复位信号的低位初始量化信号(第一二进制信号)、对所述低位初始量化信号取反，将取反后的复位信号的低位初始量化信号和图像信号的低位初始量化信号(第二二进制信号)相加实现相关双采样(Correlated Double Sample,CDS)，无需加法器，简化了电路，节约了硬件成本，同时减小了图像传感器的体积。

如图5所示，第二采样电路16包括第M+1采样单元至第N采样单元，所述第M+1采样单元至第N采样单元均包括逻辑控制模块及触发器，其中：

所述逻辑控制模块的输入端耦接至前一级触发器的输出端，其中，所述第M+1采样单元的逻辑控制模块的输入端通过所述选择电路15耦接至所述第M采样单元的输出端或者通过所述选择电路15耦接至所述转换电路13对应的最高位信号(如图中D<4>所示，M取5，故此处标记为4)，其中，当存在锁存单元时，直接连接最高位锁存单元的输出端。

所述逻辑控制模块的输出端耦接对应的同一级采样单元的触发器的时钟输入端CKB。

通过上述逻辑控制模块及触发器可以实现以下三个功能：获取所述复位信号的高位初始量化信号、对所述高位初始量化信号取反、基于取反后的复位信号的高位初始量化信号继续进行计数，实现图像信号的高位初始量化信号的量化，以得到复位信号的高位初始量化信号和图像信号的高位初始量化信号之差，实现实际像素信号的高位信号的相关双采样，得到第二量化信号；无需加法器，简化了电路，节约了硬件成本，同时减小了图像传感器的体积。

如图4所示，在一示例中，所述选择模块包括二选一数据选择器MUX。其两个输入端分别耦接前一采样单元的输出端和转换电路对应的二进制信号的输出端，二选一数据选择器MUX的输出端连接本采样单元中的逻辑控制模块的一输入端di。

如图4和图5所示，进一步示例中，第一采样单元至第M采样单元中的每一个还包括至少一个反相器，反相器的数量为奇数个，串联并耦接至触发器的输出端，作为对应采样单元输出端。在一示例中，触发器包括D触发器，反相输出端QB与输入端D耦接，进一步示例中，D触发器的反相输出端QB耦接至少一个反相器，反相器的数量为奇数个，该示例中，最后一个反相器的输出端作为触发器的输出端，即为对应采样单元输出端。当然，在其他示例中，所述触发器包括D触发器，该示例中，反相输出端QB与输入端D不进行耦接，所述D触发器的正相输出端Q作为对应采样单元的输出端。

如图6所示，在一示例中，逻辑控制模块包括第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管和第三NMOS管，其中：第一PMOS管的控制端接入第一控制信号clk_rstb，第一端耦接第一预设电压，该示例中，第一预设电压为电源电压VDD，第二端耦接第二PMOS的第一端和第三PMOS的第一端；第二PMOS的控制端接入第二控制信号clk_ctrl，第二端耦接第三PMOS的第二端、第一NMOS的第一端和第二NMOS的第一端，并输出逻辑控制模块的输出信号clkbi；第三PMOS开关件的控制端接入第三控制信号di，可以为选择模块的输出信号或上一级采样单元的输出信号；第一NMOS的控制端接入第三控制信号di，可以为选择模块的输出信号或上一级采样单元的输出信号，第一NMOS的第二端耦接第三NMOS的第一端；第二NMOS的控制端接入第一控制信号clk_rstb，第三NMOS的控制端接入第二控制信号clk_ctrl，第二NMOS的第二端和第三NMOS的第二端接第二预设电压，该示例中，第二预设电压为接地电压GND。

逻辑控制模块的真值表如下：

表1

可见，逻辑控制模块可以根据第一控制信号和第二控制信号的配置，实现置0、置1以及对输入的选择模块的输出信号取反或对输入的上一级采样单元的输出信号取反。

以下结合图4至图6的对电路工作原理作进一步说明，模数转换电路工作过程如下：

首先，像素电路10输出复位信号；当比较电路11接入复位信号时，斜坡发生器17输出对应的斜坡电压；比较电路11将复位信号与对应的斜坡电压相比较，并根据比较结果输出第一触发信号；其中，第一计数器12基于斜坡电压和控制电路使能信号开始格雷码计数，当比较电路11接入复位信号且锁存器18接收到第一触发信号时，锁存器18保存第一格雷码信号并输出至转换电路13，转换电路13将锁存的第一格雷码信号转换为第一二进制信号。

其中，在一示例中，锁存器18包括对应的第一锁存单元至第M锁存单元，转换电路13包括与锁存单元对应的第一至第M-1异或门；基于M-1个异或门将第一格雷码信号G<M-1：0>转换为第一二进制信号BC<M-1：0>，其中，最高位的第一格雷码信号G<M-1>直接输出为最高位的第一二进制信号BC<M-1>，无需经过异或门。

接着，选择电路15基于模式信号mode_ctrl为0耦接第二采样电路16至转换电路13对应的最高位信号(例如，在一示例中，第二采样电路16耦接至最高位的锁存单元，如图4中所示，相当于接收的BC<4>的信号)，例如，通过将选择电路15的模式信号mode_ctrl置为0实现，此时，第二采样电路16中第M+1个逻辑控制模块接入转换电路13对应的最高位信号，参见图5中D<4>所示。进一步，第二采样电路16中第一控制信号clk_rstb为低电平，第二控制信号clk_ctrl为高电平，第二采样电路16中各个逻辑控制模块输出信号clkbi为

各个逻辑控制模块处于为级联状态，计数器为计数模式，此时，第二采样电路16可基于最高位的第一二进制信号进行计数以对复位信号进行量化，并获取复位信号的高位初始量化信号，其中，第一二进制信号的最高位信号作为转换电路13对应的最高位信号。

另外，提供第一写入控制信号至第一采样电路14，实现低位的复位信号的写入；例如，在一示例中，将选择模块的sel<M-1:1>置为0作为第一写入信号，此时控制选择模块耦接转换电路，如耦接异或门或直接接收锁存单元信号，以接收对应位的第一二进制信号，实现低位复位信号量化结果的写入，其中，第0位采样单元直接接收第0位的第一二进制信号。

在一示例中，写入过程中，第一采样电路14中第一控制信号clk_rstb置为0，第一采样电路14中第二控制信号clk_ctrl置为1，逻辑控制模块处于级联状态，

第一采样电路14中各个逻辑控制模块从输入端接入第一二进制信号的第一位信号至第一二进制信号的第M位信号，并输出各自的反至D触发器的时钟端CKB；其中，需要说明的是，该过程写入之前，首先将第一采样电路14对应的M个D触发器置0，此时，D触发器的输入D、输出Q以及反相输出QB均为0，另外，控制逻辑控制模块的输出端clkbi为1，其中，可以控制第一控制信号clk_rstb为低电平，第二控制信号clk_ctrl置为低电平，此时，第一采样电路14中各个逻辑控制模块的输出信号clkbi置为高电平；

进一步，该写入过程中，当第一二进制信号的第i位信号为1时，第一采样电路14中第i个逻辑控制模块输出0，产生下降沿，因此，第一采样电路14中第i个D触发器的反相输出端QB翻转为1，从而实现了第一二进制信号的第i位信号1的写入；当第一二进制信号的第i位信号为0时，第一采样电路14中第i个逻辑控制模块输出1，不产生下降沿，第一采样电路14中第i个D触发器的反相输出端QB维持为0，从而实现了第一二进制信号的第i位信号0的写入；其中，i为小于等于M的正整数。

接着，第一采样电路14中各个采样单元输出反相的第一二进制信号的第一位信号至第一二进制信号的第M位信号；在取反过程中，控制第一采样电路14中第i个逻辑控制模块的输出由1变为0，产生下降沿，以使第一采样电路14中第i个D触发器翻转，对应的第i个采样单元的输出实现取反；例如，当第一二进制信号的第i位信号为0时，控制第一采样电路14中第i个逻辑控制模块的输出由1变为0，产生下降沿，以使第一采样电路14中第i个D触发器翻转，对应的第i个采样单元的输出端实现取反输出为1，以将第一二进制信号写入第一采样电路14后取反；i为小于等于M的正整数。需要说明的是，此时，第i个采样单元的D触发器的反相输出端QB的值为上一步写入的第一二进制信号的第i位信号。

如图7所示，在一示例中，取反过程中，t1时刻，在第一采样电路14中，第一控制信号clk_rstb为低电平，第二控制信号clk_ctrl置为低电平，此时，第一采样电路14中各个逻辑控制模块的输出信号clkbi置为高电平；t2时刻，第一控制信号clk_rstb置为高电平，第二控制信号clk_ctrl为低电平(其他示例中，第二控制信号clk_ctrl也可为高电平)，此时，第一采样电路14中各个逻辑控制模块的输出信号clkbi置为低电平，产生下降沿，即，在第一采样电路14中各个逻辑控制模块的输出信号clkbi从高电平变为低电平，此时clkbi产生下降沿输入至D触发器的时钟端CKB，各个D触发器存储的值QB＝data[n]取反，变为

同理，在第二采样电路16中，第二采样电路16中各个逻辑控制模块的输出信号clkbi从高电平变为低电平，此时clkbi产生下降沿，在第二采样电路16中各个D触发器存储的值QB＝data[n]取反，变为

以对第一采样电路14中的第一二进制信号(复位信号的低位初始量化信号)及第二采样电路16中的复位信号的高位初始量化信号进行取反。其中，此时第二采样电路16中的第k个采样单元的D触发器的反相输出端QB的值为上一步计数过程中得到的复位信号的高位初始量化信号的第k位信号；i为大于M小于等于N的正整数。

需要说明的是，该取反过程中选择电路15的模式信号mode_ctrl可以置为0也可以置为1。另外，将选择模块的sel<M-1:1>可以置为0也可以置为1。

接着，像素电路10输出复位信号的预设时间后像素电路10输出图像信号；当比较电路11接入图像信号时，斜坡发生器17输出对应的斜坡电压；比较电路11将图像信号与对应的斜坡电压相比较，并根据比较结果输出第二触发信号；其中，第一计数器12基于斜坡电压和控制电路使能信号开始格雷码计数，当比较电路11接入图像信号时且锁存器18接收到第二触发信号时，锁存器18保存第二格雷码信号并输出至转换电路13，通过转换电路13将锁存的第二格雷码信号转换为第二二进制信号。

进一步，参见第一格雷码信号转换为第一二进制信号的过程，在一示例中，基于M-1个异或门将第二格雷码信号G<M-1:0>转换为第二二进制信号BC<M-1:0>，在此不再赘述。

接着，选择电路15基于模式信号mode_ctrl为0耦接第二采样电路16至转换电路13对应的最高位信号(例如，在一示例中，第二采样电路16耦接至最高位的锁存单元，如图4中所示，相当于接收的BC<4>的信号)，例如，通过将选择电路15的模式信号mode_ctrl置为0实现，此时，第二采样电路16中第M+1个逻辑控制模块接入转换电路13对应的最高位信号，参见图5中D<4>所示。进一步，第二采样电路16中，第一控制信号clk_rstb置为低电平，第一控制信号clk_ctrl为高电平，各个逻辑控制模块输出信号clkbi为

各个逻辑控制模块恢复为级联状态，计数器为计数模式，此时，第二采样电路16可基于最高位的第二二进制信号且自第二初始量化结果的取反后的状态继续进行计数，对图像信号进行量化，以获取图像信号的高位初始量化信号，从而可以直接得到图像信号的高位初始量化信号与复位信号的高位初始量化信号的差，实现高位信号的相关双采样，以得到所述第二量化信号。其中，第二二进制信号的最高位信号作为转换电路13对应的最高位信号。另外，还需要说明的是，此时第二采样电路获取的图像信号的高位初始量化信号与复位信号的高位初始量化信号的差保存在第二采样电路对应的采样单元中，当后续基于第一采样电路采用逐位加法进行低位信号的相关双采样时，会生成进位信号至第二采样电路，第二采样电路基于所述进位信号进行触发翻转，最终基于生成的进位信号进行翻转之后得到所述第二量化信号。

另外，提供第二写入控制信号至第一采样电路14，实现低位图像信号的写入；例如，将选择模块的sel<M-1:1>依序置为0作为第一写入信号，此时控制选择模块耦接转换电路，如耦接异或门或直接接收锁存单元信号，以接收对应位的第二二进制信号，其中，第一位采样单元直接接收第一位的第二二进制信号BC<0>。该过程中，进一步将选择电路15的模式信号mode_ctrl置为1，计数器切换为进位模式，以基于第一采样电路14和第二采样电路16逐位实现低位相关双采样，获得实际像素信号的低位量化信号，以得到所述第一量化信号。

如图8所示，在一示例中，写入及逐位进行加法的过程中，其中：

首先，进行第一位信号的加法：

t0时刻，将选择模块的sel<M-1:1>置为高电平，模式信号mode_ctrl置为高电平，第一采样电路和第二采样电路的各采样单元之间处于级联状态；进一步，第一控制信号clk_rstb<M-1:1>置为低电平，第二控制信号clk_ctrl<M-1:1>置为高电平，逻辑控制模块的输出端clkbi为

逻辑控制模块处于级联状态；此时计数器切换为进位模式，以进行低位的逐位加法；

进一步地，对应第1位采样单元Bin<0>，第一控制信号clk_rstb<0>置为高电平，第二控制信号clk_ctrl<0>置为低电平，逻辑控制模块的输出端clkbi置为低电平，对应的采样单元中的D触发器的时钟输入端CKB输入为低电平，其中，此时每一采样单元的D触发器的反相输出端QB所存储的信号为经过取反之后的对应位的低位复位信号的取反信号。

t1时刻，将clk_rstb<0>置为低电平，clk_ctrl<0>为低电平，第一采样电路14中第1个逻辑控制模块的输出信号clkbi置为高电平，对应的D触发器不发生翻转。

t2时刻，将clk_rstb<0>置为低电平，clk_ctrl<0>置为高电平时，逻辑控制模块的输出端clkbi为

第一采样电路14中第1个逻辑控制模块(与Bin<0>对应)处于为级联模式；

假设第二二进制信号的第1位BC<0>＝1，第一采样电路14中第1个逻辑控制模块的输出信号clkbi为0，从高电平变为低电平，产生下降沿：

若第一采样电路14中第1个D触发器中QB＝1，则在该clkbi下降沿触发下，第一采样电路14中第1个D触发器中QB从高电平转为低电平，产生QB下降沿；该QB下降沿为进位传递信号到下一级采样单元的D触发器继续触发操作，直至完成第1位BC<0>的CDS；

若第一采样电路14中第1个D触发器中QB＝0，则clkbi产生下降沿触发下，QB从低电平转为高电平，不产生QB下降沿，下一级D触发器无操作，完成第1位BC<0>的CDS；

假设第二二进制信号的第1位BC<0>＝0，第一采样电路14中第1个逻辑控制模块的输出信号clkbi为1，维持高电平状态，不产生下降沿，完成第1位BC<0>的CDS，即该位进行CDS之后的值保持原来存储在改位采样单元的D触发器的反相输出端QB所存储的信号；

t3时刻，将clk_rstb<0>置为低电平，clk_ctrl<0>置为低电平，clkbi置为高电平。

接着，进行第二位的信号的加法：

t0时刻，对应第2位的采样单元(Bin<1>)，第一控制信号clk_rstb<1>置为高电平，第二控制信号clk_ctrl<1>置为低电平，逻辑控制模块的输出端clkbi置为低电平，对应的采样单元中的D触发器的时钟输入端CKB输入为低电平，此时，第一采样单元的D触发器的反相输出端QB的信号为复位信号的取反信号且经过第1位加法进行CDS进位后的信号；

另外，将选择模块的sel<1>置为低电平，接入对应位的二进制信号。

t1时刻，将clk_rstb<1>置为低电平，clk_ctrl<1>为低电平，第一采样电路14中第2个逻辑控制模块的输出信号clkbi置为高电平，对应的D触发器不发生翻转；

t2时刻，将clk_rstb<0>置为低电平，clk_ctrl<0>置为高电平时，逻辑控制模块的输出端clkbi为

第一采样电路14中第2个逻辑控制模块(与Bin<1>对应)处于为级联模式；

假设第二二进制信号的第2位BC<0>＝1，第一采样电路14中第1个逻辑控制模块的输出信号clkbi为0，从高电平变为低电平，产生下降沿：

若第一采样电路14中第2个D触发器中QB＝1，则在该clkbi下降沿触发下，第一采样电路14中第2个D触发器中QB从高电平转为低电平，产生QB下降沿；该QB下降沿为进位传递信号到下一级采样单元的D触发器继续触发操作，直至完成第2位BC<1>的CDS；

若第一采样电路14中第2个D触发器中QB＝0，则clkbi产生下降沿触发下，QB从低电平转为高电平，不产生QB下降沿，下一级D触发器无操作，完成第2位BC<1>的CDS；

假设第二二进制信号的第2位BC<0>＝0，第一采样电路14中第2个逻辑控制模块的输出信号clkbi为1，维持高电平状态，不产生下降沿，完成第2位BC<1>的CDS，即该位进行CDS之后的值保持原来存储在改位采样单元的D触发器的反相输出端QB所存储的信号；

t3时刻，将clk_rstb<0>置为低电平，clk_ctrl<0>置为低电平，clkbi置为高电平。

以此类推，将sel<2>置为0完成第3位BC<2>的相关双采样操作，并依次将sel<M-1:3>置为0完成低M位图像信号对应的第二二进制信号BC<M-1:0>逐位完成相关双采样操作。

本发明实施例还提供一种图像传感器，包括上述的模数转换电路。

上述图像传感器，参见图9所示，包括由若干个像素单元呈阵列排布构成的像素阵列，其中，所述比较电路、锁存器、所述转换电路、所述第一采样电路、所述选择电路及所述第二采样电路均与像素列对应，且至少两列像素列共用所述第一计数器。至少两列像素列共用所述第一计数器可以通过分时复用的方式实现，通过至少两列像素列共用所述第一计数器，简化了电路结构，节约了硬件成本，降低了功耗。例如，在一示例中，选择为每248列共用一个第一计数器。

在另一示例中，各像素列共同一个斜坡发生器17，从而可以简化电路，提高量化精度。

本发明实施例还提供一种模数转换电路的控制方法，基于上述的模数转换电路实现，参见图10所示，所述控制方法包括步骤801至步骤809。

在步骤801中，获取第一格雷码信号，其中：将所述复位信号及第一斜坡电压信号输入至所述比较电路并得到所述第一触发信号，所述第一计数器基于所述斜坡电压进行格雷码计数，所述锁存器基于所述第一触发信号锁存获取所述第一格雷码信号并将其输出。

在步骤802中，基于所述转换电路将所述第一格雷码信号转换为所述第一二进制信号。

在步骤803中，提供第一写入控制信号至所述第一采样电路，以将所述第一二进制信号写入所述第一采样电路；

在步骤804中，基于所述选择电路耦接所述第二采样电路至所述转换电路对应的最高位信号，并基于所述第二采样电路对所述复位信号进行量化，以获取所述复位信号的高位初始量化信号，其中，所述第一二进制信号的最高位信号作为所述转换电路对应的最高位信号。

在步骤805中，提供取反信号至所述第一采样电路和所述第二采样电路，以对所述第一采样电路中的所述第一二进制信号及所述第二采样电路中的所述复位信号的高位初始量化信号进行取反；其中，取反信号可以是取反过程中各个电路元件的控制信号。

需要说明的是，对第一采样电路中的第一二进制信号及第二采样电路中的复位信号的高位初始量化信号进行取反的方法包括：在第一采样单元至第N采样单元中，逻辑控制电路根据所述取反信号生成下降沿跳变，触发器根据所述下降沿跳变将存储的值QB取反。

在步骤806中，获取第二格雷码信号，将图像信号及第二斜坡电压信号输入至所述比较电路并得到所述第二触发信号，所述第一计数器基于所述斜坡电压进行格雷码计数，所述锁存器基于所述第二触发信号锁存获取所述第二格雷码信号并将其输出。

在步骤807中，基于所述转换电路将所述第二格雷码信号转换为所述第二二进制信号；

在步骤808中，提供第二写入控制信号至所述第一采样电路，以将所述第二二进制信号写入所述第一采样电路，并基于取反的所述第一二进制信号及所述第二二进制信号得到所述第一量化信号及所述进位信号。

在步骤809中，基于所述选择电路耦接所述第二采样电路至所述转换电路对应的最高位信号，并基于所述第二采样电路对所述图像信号进行量化，以获取所述图像信号的高位初始量化信号，其中，所述第二二进制信号的最高位信号作为所述转换电路对应的最高位信号，并基于取反的所述复位信号的高位初始量化信号和所述图像信号的高位初始量化信号及所述进位信号得到所述第二量化信号。

需要说明的是，上述步骤的详细说明可以参见上文在模数转换器中的描述，在此不再赘述。另外，在一示例中，基于取反的所述第一二进制信号及所述第二二进制信号得到所述第一量化信号的方法包括步骤A至步骤F。

在步骤A中，预设i为1。

在步骤B中，控制对应的逻辑控制电路接入第1位第二二进制信号以进行该位加法，并控制逻辑控制模块置为高电平后再处于级联状态，以使第1采样单元中的逻辑控制电路输出进位信号以及第1采样单元的存储值至第M采样单元的存储值。

在步骤C中，将i与1的和作为i新的值，即，对于第2采样单元。

在步骤D中，控制对应的逻辑控制电路接入第2位第二二进制信号以进行该位加法，并控制逻辑控制模块置为高电平后再处于级联状态，以使第2采样单元中的逻辑控制电路输出进位信号以及第2采样单元的存储值至第M采样单元的存储值。

在步骤E中，依次执行上述步骤，直至完成第M采样单元对应位的加法运算。

在步骤F中，得到第1采样单元的存储值至第M采样单元的存储值的最终值，将所述最终值作为所述第一量化信号。

需要说明的是，上述步骤的详细说明可参见上文在模数转换器中的描述，在此不再赘述

本发明实施例通过比较电路当接入复位信号和图像信号时，将复位信号和图像信号分别与对应的斜坡电压相比较，并根据比较结果输出第一触发信号和第二触发信号；第一计数器当比较电路接入复位信号时开始格雷码计数以得到第一格雷码信号，当接入第一触发信号时停止计数，并当比较电路接入图像信号时重新开始格雷码计数以得到第二格雷码信号，当接入第二触发信号时停止计数；转换电路将第一格雷码信号转换为第一二进制信号，并将第二格雷码信号转换为第二二进制信号；第一采样电路对第一二进制信号和第二二进制信号进行减法运算，以得到第一量化信号；选择电路选择性转接转换电路对应的最高位信号或第一采样电路；第二采样电路基于转换电路对应的最高位信号得到第二量化信号；得到的实际像素信号量化信号包括所述第一量化信号和所述第二量化信号；低位的复位信号和低位的图像信号采用格雷码计数，从而降低了功耗；还可以基于列共享分时复用的方式进一步降低功耗。

应理解，上述实施例中各步骤的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。

以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。

Claims (13)

1.一种模数转换电路，其特征在于，所述模数转换电路包括：

比较电路，配置为当接入复位信号和图像信号时，将所述复位信号和所述图像信号分别与对应的斜坡电压进行比较，并根据比较结果对应输出第一触发信号和第二触发信号；

第一计数器及锁存器，所述第一计数器基于所述斜坡电压进行格雷码计数，所述锁存器与所述第一计数器耦接，配置为锁存第一格雷码信号和第二格雷码信号并将其输出；

其中，所述锁存器基于所述第一触发信号对所述第一计数器计数结果进行锁存，以得到所述第一格雷码信号，且所述锁存器基于所述第二触发信号对所述第一计数器计数结果进行锁存，以得到所述第二格雷码信号；

转换电路，与所述锁存器耦接，配置接收所述第一格雷码信号并将其转换为第一二进制信号，以及接收所述第二格雷码信号并将其转换为第二二进制信号；

第一采样电路，与所述转换电路耦接，配置为对所述第一二进制信号和所述第二二进制信号进行减法运算，以得到第一量化信号及进位信号；

选择电路，配置为选择性转接所述转换电路对应的最高位信号或所述第一采样电路；

第二采样电路，与所述选择电路耦接，配置为基于所述转换电路对应的最高位信号及所述进位信号获取第二量化信号；

其中，实际像素信号量化结果包括所述第一量化信号和所述第二量化信号。

2.如权利要求1所述的模数转换电路，其特征在于，所述比较电路与像素电路耦接，所述像素电路配置为输出所述复位信号预设时间后输出所述图像信号；和/或，所述模数转换电路还包括斜坡发生器，所述斜坡发生器与所述比较电路耦接，配置为当所述比较电路接入所述复位信号和所述图像信号时输出对应的所述斜坡电压。

3.如权利要求1所述的模数转换电路，其特征在于，所述模数转换电路还包括脉冲生成电路，所述脉冲生成电路耦接所述比较电路与所述锁存器，其中，所述脉冲生成电路基于所述第一触发信号生成第一脉冲信号，所述锁存器接收到所述第一脉冲信号时进行锁存以得到所述第一格雷码信号；所述脉冲生成电路基于所述第二触发信号生成第二脉冲信号，所述锁存器接收到所述第二脉冲信号时进行锁存以得到所述第二格雷码信号。

4.如权利要求3所述的模数转换电路，其特征在于，所述第一格雷码信号和所述第二格雷码信号均包括第一位信号至第M位信号，所述锁存器包括对应的第一锁存单元至第M锁存单元，所述脉冲生成电路与所述比较电路一一对应，其中，所述第一锁存单元至所述第M-1锁存单元的输入端耦接至所述脉冲生成电路的输出端和所述第一计数器，所述第M锁存单元的输入端耦接至所述比较电路的输出端和所述第一计数器。

5.如权利要求1所述的模数转换电路，其特征在于，所述第一格雷码信号和所述第二格雷码信号均包括第一位信号至第M位信号，所述锁存器包括对应的第一锁存单元至第M锁存单元，其中，所述转换电路包括与锁存单元对应的第一异或门至第M-1异或门，第一异或门至第M-1异或门与对应级的所述锁存单元的输出端及后一级的所述异或门的输出端耦接。

6.如权利要求1所述的模数转换电路，其特征在于，所述第一采样电路包括第一采样单元至第M采样单元，并对应接收所述第一二进制信号的第一位至第M位以及对应接收所述第二二进制信号的第一位至第M位，以得到所述第一量化信号；所述第二采样电路包括第M+1采样单元至第N采样单元，以基于第M位的所述第一二进制信号和第M位的所述第二二进制信号得到所述第二量化信号；其中，基于所述第一量化信号和所述第二量化信号得到N位的所述实际像素信号量化结果，其中，N为大于M的整数。

7.如权利要求6所述的模数转换电路，其特征在于，所述第一采样单元至第M采样单元均包括逻辑控制模块及触发器，第二采样单元至第M采样单元还包括选择模块，其中：

所述逻辑控制模块的输入端耦接至所述转换电路，或者所述逻辑控制模块的输入端通过所述选择模块耦接至所述转换电路且还通过所述选择模块耦接至前一级采样单元的输出端；

所述逻辑控制模块的输出端耦接同一级采样单元的所述触发器的时钟输入端；

所述第M采样单元的输出端通过所述选择电路耦接第二采样电路的第M+1采样单元。

8.如权利要求6所述的模数转换电路，其特征在于，所述第M+1采样单元至第N采样单元均包括逻辑控制模块及触发器，所述逻辑控制模块的输入端耦接至前一级采样单元的输出端，其中，所述第M+1采样单元的逻辑控制模块的输入端通过所述选择电路耦接至所述第M采样单元的输出端或者通过所述选择电路耦接至所述转换电路对应的最高位信号。

9.如权利要求7所述的模数转换电路，其特征在于，所述逻辑控制模块包括第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管和第三NMOS管，其中，所述第一PMOS管的控制端接入第一控制信号，第一端耦接第一预设电压，第二端耦接所述第二PMOS的第一端和所述第三PMOS的第一端；所述第二PMOS的控制端接入第二控制信号，第二端耦接所述第三PMOS的第二端、第一NMOS的第一端和第二NMOS的第一端，并输出所述逻辑控制模块的输出信号；所述第三PMOS开关件的控制端接入第三控制信号，所述第三控制信号包括所述选择模块的输出信号或上一级采样单元的输出信号；所述第一NMOS的控制端接入所述第三控制信号，所述第一NMOS的第二端耦接所述第三NMOS的第一端；所述第二NMOS的控制端接入所述第一控制信号，所述第三NMOS的控制端接入所述第二控制信号，所述第二NMOS的第二端和第三NMOS的第二端接第二预设电压；和/或，所述选择模块包括二选一数据选择器；和/或，所述触发器包括D触发器，所述D触发器的反相输出端与输入端耦接，且所述D触发器的反相输出端耦接至少一个反相器，反相器的数量为奇数，所述反相器的输出端作为对应采样单元的输出端，或者，所述触发器包括D触发器，所述D触发器的正相输出端作为对应采样单元的输出端。

10.如权利要求8所述的模数转换电路，其特征在于，所述逻辑控制模块包括第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管和第三NMOS管，其中，所述第一PMOS管的控制端接入第一控制信号，第一端耦接第一预设电压，第二端耦接所述第二PMOS的第一端和所述第三PMOS的第一端；所述第二PMOS的控制端接入第二控制信号，第二端耦接所述第三PMOS的第二端、第一NMOS的第一端和第二NMOS的第一端，并输出所述逻辑控制模块的输出信号；所述第三PMOS开关件的控制端接入第三控制信号，所述第三控制信号包括选择模块的输出信号或上一级采样单元的输出信号；所述第一NMOS的控制端接入所述第三控制信号，所述第一NMOS的第二端耦接所述第三NMOS的第一端；所述第二NMOS的控制端接入所述第一控制信号，所述第三NMOS的控制端接入所述第二控制信号，所述第二NMOS的第二端和第三NMOS的第二端接第二预设电压；和/或，所述选择模块包括二选一数据选择器；和/或，所述触发器包括D触发器，所述D触发器的反相输出端与输入端耦接，且所述D触发器的反相输出端耦接至少一个反相器，反相器的数量为奇数，所述反相器的输出端作为对应采样单元的输出端，或者，所述触发器包括D触发器，所述D触发器的正相输出端作为对应采样单元的输出端。

11.如权利要求1所述的模数转换电路，其特征在于，所述第一采样电路配置为对所述第一二进制信号进行取反运算以得到低位复位信号取反结果，对所述第二二进制信号和所述低位复位信号取反结果逐位作加法运算以生成所述第一量化信号和所述进位信号；和/或，

所述第二采样电路配置为基于最高位第一二进制信号进行计数，对计数结果进行取反运算以得到高位复位信号取反结果，并根据最高位第二二进制信号且自所述高位复位信号取反结果继续进行计数，以基于继续计数的计数结果及所述进位信号得到所述第二量化信号。

12.一种图像传感器，其特征在于，包括如权利要求1至11任一项所述的模数转换电路。

13.如权利要求12所述的图像传感器，其特征在于，包括由若干个像素单元呈阵列排布构成的像素阵列，所述比较电路、所述锁存器、所述转换电路、所述第一采样电路、所述选择电路及所述第二采样电路均与像素列对应且至少两列所述像素列共用所述第一计数器；和/或，当所述模数转换电路包括斜坡发生器时，各所述像素列共用一个所述斜坡发生器。

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