CN118174729A - 模数转换电路及控制、图像传感器、电子设备、存储介质 - Google Patents

Abstract

本发明提供一种模数转换电路及控制、图像传感器、电子设备、存储介质，模数转换电路包括：比较电路，配置为当接入第一信号和第二信号时，对应输出第一触发信号和第二触发信号；计数电路，与比较电路耦接，配置为对应得到第一二进制信号以及第二二进制信号；存储单元，接收并存储第一二进制信号和第二二进制信号；采样处理电路，耦接至存储单元，接收第一二进制信号和第二二进制信号并基于二者获取采样处理结果；选取存储单元的存储子单元中的至少一者作为目标存储单元，采样处理结果至目标存储单元。本申请可以实现存储元件复用，减小芯片面积，还可以采用格雷码计数以及列共享计数，实现降低功耗的目的。

Description

模数转换电路及控制、图像传感器、电子设备、存储介质

技术领域

本发明属于成像技术领域，特别是涉及一种模数转换电路及模数转换方法、图像传感器、电子设备及存储介质。

背景技术

智能手机、相机、医疗设备和汽车对低功耗CMOS图像传感器的需求正在稳步增长。每年都有新品种的传感器以更高的分辨率和更快的速度制造。

其中，随着技术的发展，电路面积占据比例较大，例如，进行模数转换的电路占据的面积较大，芯片上的空间难以得到有效利用。另外，列并行的单斜坡模数转换器(AnalogTo Digital Converter，ADC)架构在过去被广泛使用，光学信息通过每个像素中的光电二极管转移为电荷，读出每个像素的电荷并将其转换为模拟电压，位线上的模拟图像信号输入到模数转换器中以转换成数字图像信号。当斜坡信号开始时计数器开始计数且与图像信号相比较，在斜坡信号与图像信号相等的时间点，计数器的值锁存为模拟图像信号的数字码。

为了实现较高分辨率的数字图像信号输出，计数器的时间分辨率提高，这要求提高计数器的时钟频率。然而，随着时钟信号的频率提高，计数器的功耗消耗也增加。结果，随着时钟频率增大并且水平列数增大，则每一列的计数器所消耗的功耗增大，这导致发热以及压降(IR-drop)增大从而影响传感器的性能。故传统的模数转换电路随着计数器的时间分辨率提高，计数器的功耗消耗也增大，从而导致发热以及压降增大，进而影响图像传感器的性能。

因此，如何提供一种模数转换电路、图像传感器、电子设备及模数转换方法，以解决现有技术中的上述问题实属必要。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种模数转换电路、图像传感器、电子设备及模数转换方法，用于解决现有技术中模数转换电路面积占据大及功耗大等问题。

为实现上述目的及其他相关目的，本发明提供一种模数转换电路，包括：

比较电路，配置为当接入第一信号和第二信号时，将所述第一信号和所述第二信号分别与对应的斜坡电压进行比较，并根据比较结果对应输出第一触发信号和第二触发信号；

计数电路，与所述比较电路耦接，配置为基于第一触发信号得到与所述第一信号对应的第一二进制信号，以及基于第二触发信号得到与所述第二信号对应的第二二进制信号；

存储单元，至少包括第一存储子单元及第二存储子单元，所述第一存储子单元的输入端耦接至所述计数电路的输出端，以接收并存储所述第一二进制信号，所述第二存储子单元的输入端耦接至所述计数电路的输出端，以接收并存储所述第二二进制信号；

采样处理电路，耦接至所述第一存储子单元的输出端及所述第二存储子单元的输出端，以接收所述第一二进制信号和所述第二二进制信号并基于二者获取采样处理结果；

其中，选取所述存储单元的存储子单元中的至少一者作为目标存储单元，所述采样处理电路耦接至所述目标存储单元，以存储所述采样处理结果至所述目标存储单元。

本发明还提供一种图像传感器，包括如上述方案中任意一项所述的模数转换电路。

可选地，所述图像传感器包括由若干个像素单元呈阵列排布构成的像素阵列，所述比较电路、所述计数电路、所述存储单元、所述采样处理电路及所述列数据读出电路均与像素列对应，且当所述计数电路包括格雷码计数器时，至少两列所述像素列共用所述格雷码计数器；和/或，当所述模数转换电路包括所述斜坡发生器时，各所述像素列共用一个所述斜坡发生器；和/或，当所述列数据读出电路包括多个级联的所述移位单元时，至少两列所述像素列共用一个所述移位单元。

本发明还提供一种模数转换电路的控制方法，基于如上述任意一项所述的模数转换电路实现，所述控制方法包括如下步骤：

将所述第一信号与对应的第一斜坡电压输入至所述比较电路，以得到所述第一触发信号，并通过所述计数电路基于所述第一触发信号获取所述第一二进制信号；

将所述第一二进制信号存储至所述第一存储子单元；

将所述第二信号与对应的第二斜坡电压输入至所述比较电路，以得到所述第二触发信号，并通过所述计数电路基于所述第二触发信号获取所述第二二进制信号；

将所述第二二进制信号存储至所述第二存储子单元；

将所述第一二进制信号和所述第二二进制信号输入至所述采样处理电路，并通过所述采样处理电路对二者进行采样处理，以得到所述采样处理结果；以及

选择所述第一存储子单元和所述第二存储子单元中的一者作为所述采样处理结果的目标存储单元，并将所述采样处理结果存储至所述目标存储单元。

本发明还提供一种电子设备，包括如上述方案中任意一项所述的图像传感器；和/或，包括处理器和存储器，所述存储器被耦合到所述处理器并且所述存储器存储用于由所述处理器执行的指令，所述指令当由所述处理器执行时，使得所述电子设备执行如上述方案中任意一项所述的模数转换电路的控制方法。

本发明还提供一种存储介质，所述存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如上述方案中任意一项所述的模数转换电路的控制方法。

如上所述，本发明的模数转换电路及模数转换方法、图像传感器、电子设备及存储介质，具有以下有益效果：本发明基于包括比较电路、计数电路、存储单元、采样处理单元的模数转换电路的设计，可以在通过比较电路和计数电路形成二进制信号之后，通过存储单元对其进行存储，并将存储的结果转移至采样处理电路进行处理，并且采样处理后的结果可以刷新并回存至存储单元中的存储元件，从而可以实现存储元件复用，减小芯片面积；基于本申请的设计，还可以采用格雷码计数以及列共享计数，从而实现降低功耗的目的。

附图说明

图1显示为一种图像传感器系统基本结构框图。

图2显示为本发明实施例中提供的一种模数转换电路结构示意图。

图3显示为本发明实施例中提供的另外一种模数转换电路结构示意图。

图4显示为本发明实施例中提供的单比特数据转换及采样处理的量化电路示意图。

图5显示为本发明实施例中提供的单比特格雷码转二进制的电路图。

图6显示为本发明实施例中提供的单比特加法器电路图。

图7显示为本发明实施例中提供的两比特数据转换及采样处理的量化电路示意图。

图8显示为本发明实施例中提供的两比特格雷码转二进制的电路图。

图9显示为本发明实施例中提供的两比特加法器电路图。

图10显示为本发明实施例中提供的一种图像传感器的读出电路架构示意图。

图11显示为本发明实施例中提供的一种列数据读出电路示意图。

图12显示为本发明实施例中提供的一种基于模数转换电路实现相关双采样的像素电路。

图13显示为本发明实施例中提供的一种基于模数转换电路实现高动态范围的像素电路。

图14显示为本发明实施例中提供的一种基于模数转换电路实现相位对焦的像素电路。

图15显示为本发明实施例中提供的一种模数转换方法的流程图。

图16显示为本发明实施例中提供的一种具体数字相关双采样的时序。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

以下结合本发明给出的各个附图对本发明提出的内容进行详细的说明。

图1显示为一图像传感器系统基本结构框图。图像传感器100包括连接到像素阵列101的读出电路102和控制电路104，功能逻辑单元103连接到读出电路102，读出电路102和控制电路104连接到状态寄存器105，实现对像素阵列101的读取控制。像素阵列101包括按行(R1，R2，R3…Ry)和列(C1，C2，C3…Cx)排布的多个像素(P1、P2、P3)，像素阵列101输出的像素信号经列线输出至读出电路102。在一种实施方式中，每一像素获取图像数据后，图像数据采用状态寄存器105指定的读出模式读出，然后传输到功能逻辑单元103。在具体应用中，读出电路可包括模数转换(ADC)电路及其他。在某些应用中，状态寄存器105可包含有程序化选择系统，用以确定读出系统是通过滚动曝光模式(rolling shutter)或是全局曝光模式(global shutter)读出。功能逻辑单元103可仅存储图像数据或通过图像效果应用或处理的图像数据。在具体应用中，读出电路102可沿读出列线一次读出一行图像数据，或者可采用各种其他方式读出图像数据。控制电路104的操作可通过状态寄存器105的当前设置确定，例如，控制电路104产生一快门信号用于控制图像获取，在某些应用中，此快门信号可以是一全局曝光信号，使得像素阵列101的所有像素通过单一获取窗口同时获取其图像数据。在某些其他应用中，此快门信号可以是一滚动曝光信号，使得像素阵列101的每一像素行的像素通过获取窗口连续实现读取操作。

然而，现有技术中，在一些应用中，随着技术的发展，电路面积占据比例较大，例如，进行模数转换的电路占据的面积较大，芯片上的空间难以得到有效利用。另外，为了实现较高分辨率的数字图像信号输出，计数器的时间分辨率提高，这要求提高计数器的时钟频率。然而，随着时钟信号的频率提高，计数器的功耗消耗也增加。结果，随着时钟频率增大并且水平列数增大，则每一列的计数器所消耗的功耗增大，这导致发热以及压降(IR-drop)增大从而影响传感器的性能。故传统的模数转换电路随着计数器的时间分辨率提高，计数器的功耗消耗也增大，从而导致发热以及压降增大，进而影响图像传感器的性能。目前上述问题难以得到有效解决。而本发明基于电路设计以及信号获取及处理方式，可有效解决上述问题。

其中，图2和图3显示为本申请提供模数转换电路的不同实施例的结构图；图4至图6显示为单比特量化电路示意图；图7至图9显示为单比特量化电路示意图；图10显示为本申请提供的图像传感器的一种结构示意图；图11显示为本申请提供的一种列数据读出电路示意图；图12至图14显示基于本申请的模数转换电路实现处理的像素电路示意图；图15显示为本申请模数转换电路控制方法的流程图；图16显示为本申请模数转换方法一示例时序图。

下面将结合附图在不同实施例中对本发明进行具体阐述。

实施例一：

请参阅图2所示，本实施例提供一种模数转换电路，包括：比较电路20、计数电路21、存储单元22以及采样处理电路23。

如图2所示，比较电路20配置为当接入第一信号和第二信号时，将所述第一信号和所述第二信号分别与对应的斜坡电压进行比较，并根据比较结果对应输出第一触发信号和第二触发信号。也就是说，当接入待量化信号时，比较电路20将待量化信号与对应的斜坡电压进行比较，并基于比较结果进行输出，输出信号可以作为触发信号或基于输出信号进一步产生触发信号，可以触发其他电路使能。其中，待量化信号可以是模拟信号，即，第一信号和第二信号可以是模拟信号。例如，本发明一种实施例中，比较电路20可以配置为当接入复位信号(即，第一信号)和图像信号(即，第二信号)时，将复位信号和图像信号分别与对应的斜坡电压进行比较，并根据比较结果对应产生第一触发信号和第二触发信号。

继续参见图2，计数电路21与比较电路20耦接，配置为基于第一触发信号得到与第一信号对应的第一二进制信号，以及基于第二触发信号得到与第二信号对应的第二二进制信号。也就是说，当比较电路20产生触发信号时，计数电路21接收到触发信号并产生对应的计数结果，该计数结果即为对应输入到比较电路20中的信号(如第一信号或第二信号)的量化结果，该计数结果为二进制码值。例如，通过计数电路21，可以得到复位信号(第一信号)的量化结果(第一二进制信号)，或者，图像信号(第二信号)的量化结果(第二二进制信号)。

继续参见图2，存储单元22至少包括第一存储子单元221及第二存储子单元222，第一存储子单元221的输入端耦接至计数电路21的输出端，以接收并存储第一二进制信号；第二存储子单元222的输入端耦接至计数电路21的输出端，以接收并存储第二二进制信号。另外，需要说明的是，存储单元22还可以依据实际需求添加其他的存储子单元，并可以将其耦接在计数电路与采样处理电路之间，如可以添加至第L存储子单元，L为大于等于3的正整数。

在一可选示例中，第一存储子单元221和第二存储子单元222均包括多个与计数电路21输出的数据的位宽对应的存储器元件，其可以是现有可以实现本申请存储的任意存储器元件。

继续参见图2，采样处理电路23耦接至第一存储子单元221及第二存储子单元222的输出端，以接收第一二进制信号和第二二进制信号，并对第一二进制信号和第二二进制信号进行采样处理，以获取采样处理结果，其中，采样处理可以实际需求进行选择。

其中，选取存储单元22的存储子单元中的至少一者作为目标存储单元，例如，本示例中，选取第一存储子单元221和第二存储子单元222中的一者作为采样处理结果的目标存储单元，采样处理电路23的输出端耦接至目标存储单元以存储采样处理结果。如图2所示，该实施例选择第二存储子单元222作为目标存储单元，采样处理电路23的输出端耦接至第二存储子单元222的输入端，以将采样处理后的采样结果存储至第二存储子单元222。需要说明的是，目标存储单元以及其数量的选择可以依据实际的信号处理过程进行选择以利于数据处理。

本申请基于包括比较电路、计数电路、存储单元、采样处理单元的模数转换电路的设计，可以在通过比较电路和计数电路形成二进制信号之后，通过存储单元对其进行存储，并将存储的结果转移至采样处理电路进行处理，并且采样处理后的结果可以刷新并回存至存储单元中的存储元件，从而可以实现存储元件复用，减小芯片面积。

如图3所示，在一可选示例中，比较电路30包括比较器301和脉冲产生电路302。

其中，比较器301的两个输入端分别接入待量化信号和斜坡电压，并将二者进行比较，比较器301的输出端基于比较结果进行输出，脉冲产生电路302的输入端耦接比较器301的输出端，脉冲产生电路302的输出端基于比较器301的比较结果对应输出触发信号。

例如，比较器301的第一输入端接收复位信号，第二输入端接收第一斜坡电压，并将二者进行比较产生第一比较信号；或者，比较器301的第一输入端接收图像信号，第二输入端接收第二斜坡电压，并将二者进行比较产生第二比较信号。接着，脉冲生成电路302接收比较器301输出端产生的第一比较信号并根据第一比较信号生成第一触发信号，脉冲生成电路302接收比较器301输出端产生的第二比较信号并根据第二比较信号生成第二触发信号。

具体的，脉冲生成电路302可以采用现有的脉冲生成器，例如，脉冲生成电路302可以是通过延迟单元和与门在比较器翻转为低电平时随即生成的脉冲信号作为对应的触发信号。

在一示例中，计数电路31包括格雷码计数器311、锁存器312以及二进制转换电路313。

其中，格雷码计数器311基于比较电路20对应的斜坡电压进行计数，斜坡电压可以由斜坡发生器36产生；锁存器312分别耦接至格雷码计数器311的输出端及比较电路30的输出端(如，脉冲产生电路302的输出端)，锁存器312基于比较电路30输出的触发信号锁存格雷码计数器311的计数结果，得到格雷码信号；二进制转换电路313耦接至锁存器312，二进制转换电路313接收锁存器312中锁存的格雷码信号并转换成对应的二进制信号。

例如，格雷码计数器311对应斜坡电压开始计数，当锁存器312接收到触发信号后进行锁存，得到对应的计数结果，即得到对应的信号量化结果。如，锁存器312接收到第一触发信号后锁存格雷码计数器311的计数结果并获得第一格雷码信号，锁存器312接收到第二触发信号后锁存格雷码计数器311的计数结果并获得第二格雷码信号。进一步，二进制转换电路313接收第一格雷码信号并将其转换为第一二进制信号，即，得到第一信号(如复位信号)对应的二进制量化结果；二进制转换电路313接收第二格雷码信号并将其转换为第二二进制信号，即，得到第二信号(如图像信号)对应的二进制量化结果。

在一示例中，格雷码计数器311在整个斜坡电压信号产生过程中进行计数，即斜坡电压由复位状态变为比较状态时开始计数且在斜坡电压恢复复位状态时结束计数，例如，与待量化信号进行比较的斜坡电压为下降的斜坡电压，则格雷码计数器311在整个斜坡下降过程中计数。另外，格雷码计数器311还可以接收控制电路的信号，以在斜坡电压与待量化信号开始进行比较时进行计数，例如，可以是待量化信号输入的预设稳定时间后开始计数，预设稳定时间可以依据实际需求及电路设置，从而可以实现信号量化。

另外，锁存器312可以采用现有锁存器进行信号的锁存及输出，如双稳态锁存器。

在一示例中，存储单元32包括第一存储子单元321及第二存储子单元322，第一存储子单元321的输入端耦接至计数电路31的输出端，以接收并存储第一二进制信号；第二存储子单元322的输入端耦接至计数电路31的输出端，以接收并存储第二二进制信号。

在一示例中，采样处理电路33耦接至第一存储子单元321及第二存储子单元322的输出端，以接收第一二进制信号和第二二进制信号，并对第一二进制信号和第二二进制信号进行采样处理，以获取采样处理结果，其中，采样处理可以实际需求进行选择。

如图4至6所示，在一实施例中，提供一种单比特进行二进制转换及采样处理的量化电路结构示意图。如图4和图5所示，二进制转换电路413包括异或门4131和D触发器4132，以实现单比特数据串行转换。其中，异或门4131的第一输入端接收格雷码信号(gray)，输出端耦接D触发器4132的D输入端，D触发器4132的输出端作为二进制信号输出端并耦接异或门4131的第二输入端。通过上述电路，可以将1bit的格雷码转换为对应的二进制数。

在一种实施方式中，通过该示例的二进制转换电路413，可以逐位的将格雷码信号转换为二进制信号，例如，可以自格雷码信号的高位至低位进行逐比特(bit)转换。

如图5所示，在一示例中，二进制转换电路413还包括缓冲电路4133，缓冲电路4133与D触发器4132对应，缓冲电路4133耦接至D触发器4132的输出端，此时，缓冲电路4133的输出端作为二进制信号的输出端，从而可以有利于为输出提供驱动。

可选地，缓冲电路4133可以是级联的偶数个反相器，耦接在D触发器4132的正相输出端Q，从而可以有利于二进制信号的输出；当然，在其他示例中，缓冲电路4133可以是级联的奇数个反相器，耦接在D触发器4132的反相输出端QB。

如图4和图6所示，采样处理电路43包括全加器431及进位D触发器432，以实现单比特数据串行采样处理。其中，全加器431具有第一输入端A、第二输入端B、进位标志端C、进位输出端Carry及加法输出端S，第一输入端A耦接至第一存储子单元421的输出端，第二输入端B耦接至第二存储子单元422的输出端，进位输出端Carry耦接至进位D触发器432的输入端D，进位标志端C耦接至进位D触发器432的输出端Q，进位标志端C也可以耦接至进位D触发器432的输出端QB并基于连接反相器实现进位，即，进位D触发器432的输出端QB连接奇数个级联的反相器的输入端，奇数个级联的反相器的输出端连接进位标志端C，加法输出端S作为采样处理电路43的输出端out，从而将采样处理结果输出。

如图6所示，进一步示例中，采样处理电路43还包括反相电路433，耦接在第一存储子单元421与全加器的第一输入端A之间或者耦接在第二存储子单元422与全加器的第二输入端B之间，以对接收的数据进行取反，该示例中，选择反相电路433耦接在第一存储子单元421与全加器的第一输入端A之间。可选地，反相电路433可以为奇数个级联的反相器。

如图6所示，进一步示例中，采样处理电路43还包括数据同步电路，数据同步电路包括依次连接的D触发器434和缓冲电路435，耦接至对应的全加器的加法输出端S，缓冲电路的输出端作为采样处理结果的输出端。可选地，缓冲电路435可以是级联的偶数个反相器，耦接在D触发器434的正相输出端Q，从而可以有利于信号的输出；当然，在其他示例中，缓冲电路435可以是级联的奇数个反相器，耦接在D触发器434的反相输出端QB。

此外，如图4所示，在一可选示例中，本发明的模数转换电路包括存储选择开关45，耦接在计数电路与存储单元之间，存储选择开关45配置为在第一状态耦接计数电路至第一存储子单元421，在第二状态耦接计数电路至第二存储子单元422。

其中，如图4所示示例中，第一状态时，存储选择开关45耦接计数电路的二进制转换电路413的输出端至第一存储子单元421的输入端，第二状态时，耦接计数电路的二进制转换电路413的输出端至第二存储子单元422的输入端。具体的，存储选择开关45可以选择为单刀双掷开关，当然，也可以是现有计数中其他可以实现对同一输出进行不同分配耦接的元件。

在一可选示例中，存储选择开关45包括K个存储选择子开关，以基于K个存储选择子开关将所接收的数据中的K比特同时输出至第一存储子单元421或同时输出至第二存储子单元422，其中，K为大于或等于1的正整数，从而可以实现多比特数据的同时输出。

如图4所示，在一可选示例中，模数转换电路包括至少一个输入选择开关46，输入选择开关46具有第一输入选择端、第二输入选择端及输出端，其中：输入选择开关46的输出端耦接至目标存储单元的输入端；另外，计数电路的输出端(如二进制转换电路413的输出端)通过第一输入选择端耦接至目标存储单元，以进行对应的二进制信号的存储；采样处理电路43的输出端通过第二输入选择端耦接至目标存储单元，以进行采样处理结构的存储。另外，需要说明的是，输入选择开关46的个数可以与一次操作中输入数据的比特数一一对应。

其中，如图4所示的示例中，第二存储子单元422作为目标存储单元，输入选择开关46耦接在计数电路和第二存储子单元422之间。在一可选示例中，输入选择开关46可以是二选一选择器MUX，当然，也可以是其他具有将接收的数据选择输入到对应单元的元件。

如图4所示，在一又可选示例中，模数转换电路包括输出选择开关47，输出选择开关47具有第一输出选择端、第二输出选择端及输入端，其中：输出选择开关47的输入端耦接至目标存储单元的输出端；另外，采样处理电路43的输入端通过第一输出选择端耦接至目标存储单元的输出端，以接收目标存储单元中的二进制信号并获取采样处理结果；另外，目标处理单元通过第二输出选择端将采样处理结果输出，其中，可以是列数据读出电路(图中未示出)通过第二输出选择端耦接至目标处理单元的输出端，以获取存储的采样处理结果。

在一可选示例中，输出选择开关47包括多个与采样处理结果的位宽对应的输出选择子开关，多个所述输出选择子开关基于第一输出端将对应的数据串行输出至采样处理电路43，多个输出选择子开关基于第二输出端将对应的数据并行输出，如并行输出至列数据读出电路。例如，输出选择子开关可以参见图中虚线椭圆框所示，可以基于图中多个所述输出选择子开关在第一开关状态时形成第一输出端，在第二开关状态时形成第二输出端。

基于上述设计，本申请还可以采用格雷码计数以及列共享计数，从而实现降低功耗的目的；本申请采用列共享-格雷码计数器的模数转换器，解决了功耗增大、发热以及IR-drop增大从而影响传感器的性能的问题，降低了功耗、减小了量化电路面积、提高了计数器的时间分辨率的效果。另外，本申请还可以通过2bit量化电路或者1bit量化电路实现，当然，也可以是其他比特，从而可以进一步提高电路的灵活设计性。

另外，在一示例中，参见图2和3所示，模数转换电路还包括列数据读出电路24、34，列数据读出电路24、34耦接至目标存储单元，以读出存储在目标存储单元中的采样处理结果，进一步，可以将采样处理结果输出至后续的图像处理电路等进行处理。其中，列数据读出电路24、34可以采用现有的数据读出电路，以将采样处理结果驱动输出，用于后续数据处理。

进一步，参见10和11所示，在一可选示例中，列数据读出电路74包括多个级联的移位单元741，移位单元741与至少一列像素列对应，例如，可以16列、20列或50列像素列对应一个移位单元741。其中，移位单元741包括与数据位宽对应的多个移位电路7411。通过移位单元构成列数据读出电路的设计，可以有效的提高帧率，并减少布线，减少电磁干扰等。

如图11所示，进一步可选示例中，移位电路7411包括移位选择开关7411a及D触发器7411b，移位选择开关7411a在第一状态将移位电路7411耦接至目标存储单元，移位选择开关7411a在第二状态将移位电路7411耦接至前一级移位电路7411的输出端。

参见图4和图11所示，以将目标存储单元中位宽为M的数据的读出过程为例进行说明，该示例中，M选择为14，该需要读出的数据可以是任意的像素的相关双采样后的数据。

具体的，数字控制模块同时向每个M位数据移位器(移位单元741)提供时钟信号CLK，在一示例中，该时钟信号提供至M个移位电路7411中的D触发器7411b的时钟端，每个移位电路7411并行地同时处理从输入到输出的M位数据的其中一位。

另外，依据实际需求，数字控制模块还可以向M位数据移位器提供电源电压VDD或接地GND或其他输入信号。还需要说明的是，最后一个移位单元(如列0的M位数据移位器)可以作为最后的输出端，为数据处理和输出驱动器电路提供输入；其中，可以是M位并行输出，或者加上并行至串行接口电路进行输出，也可以是M位串行输出。

其中，移位选择开关7411a可以是由状态信号φ1和φ2操作的单刀双掷(sPDT)开关，移位选择开关7411a的公共端子连接到D触发器7411b的D输入端，D触发器7411b的Q输出端作为M比特中一个比特的输出端。当状态信号被使能时，单刀双掷开关的第一部分闭合以将移位电路7411的输入连接到来自存储单元的M位数据；当状态信号/>被使能时，单刀双掷开关的第二部分闭合以将将移位电路7411的输入连接到相邻的将移位电路7411的M位数据的对应的比特位。其中，状态信号/>被使能以及状态信号/>被使能为两个互斥的工作状态，另外，所有的移位单元741都与时钟CLK协调，可以是在时钟CLK的上升沿启动数据移位操作，另一种设计也可以是在时钟CLK的下降沿启动数据移位操作。

在一具体操作中，可以是工作时序始于处于关闭状态的时钟信号CLK和状态信号φ1和φ2，接下来，基于本实施例提供的列数据读出电路的操作可以是：

首先，状态信号φ1变为启用状态，移位选择开关7411a的相关部分闭合，然后时钟信号CLK出现上升沿，以启动从目标存储单元到移位单元741的存储数据传输；其中，可以是与操作行的像素单元相关的所有移位单元741对应的列数据同时被转移；

接着，状态信号中φ1变为禁用，移位选择开关7411a的相关部分断开，随后时钟信号CLK出现下降沿；接着，状态信号中φ2变为有效，移位选择开关7411a的相关部分闭合，然后时钟信号CLK呈现一个上升沿，存储数据从一个移位单元741传输到相邻的一个移位单元741；接着，时钟信号CLK出现下降沿，然后上升沿，启动存储数据从一个移位单元741传输到相邻的一个移位单元741；重复该步骤，直到与操作行像素单元相关的所有数据都从移位单元741中传输出来并通过M位并行输出；

最后，可以将状态信号中φ2变为禁用，移位选择开关7411a的相关部分断开。

实施例二：

请参阅图7至图9所示。本实施例二提供一种模数转换电路，包括：比较电路、计数电路、存储单元以及采样处理电路。本实施例二与实施例一的主要不同之处在于数据处理时的一次操作中的比特数以及对应的具体电路进行的适应性的调整，其他可以参见实施例一中的描述，下面将结合附图详细说明本实施例中多比特同时处理方式及对应的电路。

如图7所示，示出了本实施例的模数转换电路所包括的脉冲产生电路502、格雷码计数器511、锁存器512、二进制转换电路513、第一存储子单元521、第二存储子单元522以及采样处理电路53，另外，还示出了存储选择开关55、输入选择开关56以及输出选择开关57。

如图8所示，在一示例中，二进制转换电路包括T个异或门和对应的T个D触发器，以实现T比特数据串行转换，其中，T为大于或等于1的正整数。可选地，二进制转换电路513包括两个异或门5131和两个D触发器5132，以实现两比特数据串行转换。

其中，两个异或门5131的第一输入端分别接收格雷码信号(gray)，例如，可以是奇数位格雷码信号和偶数位格雷码信号，输出端耦接对应的D触发器5132的D输入端，D触发器4132的输出端作为二进制信号输出端；另外，其中一个D触发器的输出端耦接对应的异或门之外的另一个异或门的另一个输入端。该示例的二进制转换电路513，可以每两位的将格雷码信号转换为二进制信号，如，可以自格雷码信号的高位至低位进行逐比特(bit)转换。

如图8所示，第一异或门5131a和第二异或门5131b的第一输入端接收格雷码信号，输出端均耦接对应的第一D触发器5132a和第二D触发器5132b的输入端，第一D触发器5132a和第二D触发器5132b的输出端(如输出端Q)作为对应比特的二进制信号的输出端，且第一D触发器5132a的输出端还耦接至第二异或门5131b的第二输入端，第二异或门5131b的输出端还耦接第一异或门5131a的第二输入端。通过上述电路，可以将2bit的格雷码在一次转换操作中转换为对应的二进制数，从而提高数据转换效率，提高帧率。

在其他示例中，还可以不包括第二D触发器实现两比特数据串行转换，第一异或门和第二异或门的第一输入端接收格雷码信号，第一异或门的输出端耦接第一D触发器的输入端，第二异或门的输出端耦接第一异或门的第二输入端，第一D触发器的输出端还耦接第二异或门的第二输入端，第一D触发器输出端和第二异或门的输出端作为对应比特信号的输出。

另外，还需要说明的是，当同时进行3比特及其以上的格雷码向二进制进行转换时，本领域技术人员可以依据上述二进制转换电路适应性的进行异或门的数量及D触发器的数量的调整，如，进行3bit的二进制转换时，调整为三个级联的异或门，并对应在输出端连接有D触发器，且最后一个D触发器的输出端还耦接至第一个异或门的第二输出端，从而基于三个异或门和三个D触发器实现3bit格雷码到二进制的转换，以此类推，可实现任意比特转换。

例如，在一具体操作中，以2bit转换为例，先将进位D触发器复位至0，作为奇数位异或门的初始位，读取最高位的gray_odd和gray_even，gray_odd与0异或，异或的结果再与gray_even异或，进而得到最高位的bnry_odd，bnry_even。时钟上升沿到来，将转换的二进制结果bnry_odd，bnry_even打拍送出，可以基于D触发器实现；并将偶数位D触发器的输出返回至奇数位异或门的输入端，作为下次转换的异或门初始值，读取次高位奇数位和次高位偶数位进行格雷码到二进制的转换。以此类推，从高位往低位直至完成所有位二进制转换。

如图9所示，在一示例中，采样处理电路包括T个全加器以实现T比特数据串行处理，T为大于或等于1的正整数。可选地，采样处理电路53包括第一全加器531a、第二全加器531b和进位D触发器532，以实现两比特数据串行采样处理。

其中，第一全加器531a和第二全加器531b的第一输入端A均耦接至第一存储子单元521的输出端，第二输入端B均耦接至第二存储子单元522的输出端，第一全加器531a和第二全加器531b的加法输出端S作为对应比特的采样处理结果的输出端，第一全加器531a的进位输出端Carry、进位标志端C以及第二全加器531b的进位输出端Carry、进位标志端C通过进位D触发器532连接，该示例中，第一全加器531a的进位输出端Carry、进位D触发器532的输入端D、进位D触发器532的输出端Q、第二全加器531b的进位标志端C、第二全加器531b的进位输出端Carry、第一全加器531a的进位标志端C依次连接，实现进位。

如图9所示，进一步示例中，采样处理电路53还包括反相电路533，耦接在第一存储子单元521与全加器的第一输入端A之间或者耦接在第二存储子单元522与全加器的第二输入端B之间，以对接收的数据进行取反，该示例中，选择反相电路533耦接在第一存储子单元521与全加器的第一输入端A之间。可选地，反相电路533可以为奇数个级联的反相器。

如图9所示，进一步示例中，采样处理电路53还包括数据同步电路，数据同步电路包括依次连接的D触发器534和缓冲电路535，耦接至对应的全加器的加法输出端S，缓冲电路535的输出端作为采样处理结果的输出端。可选地，缓冲电路535可以是级联的偶数个反相器，耦接在D触发器534的正相输出端Q，从而可以有利于信号的输出；当然，在其他示例中，缓冲电路535可以是级联的奇数个反相器，耦接在D触发器534的反相输出端QB。

另外，还需要说明的是，当同时进行3比特及其以上的二进制数据的加法运算时，本领域技术人员可以依据上述采样处理电路适应性的进行全加器的数量以及连接的调整，如，进行3bit的二进制转换时，调整为三个级联的全加器，且进位D触发器连接在第一个全加器进位标志端和最后一个全加器的进位输出端之间，另外，还可以进一步调整数据同步电路的数量，一一耦接至对应的全加器的加法输出端S，从而基于三个全加器、一个进位D触发器和三个D触发器实现3bit加法运算，以此类推，可实现任意比特加法运算。

例如，在一具体操作中，以2bit加法为例，先将rst_odd和rst_even分别取反后与相应的sig_odd和sig_even作为全加器的两个加数，可实现sig_odd+rst_oddb、sig_even+rst_evenb，即对奇偶位的两个码进行减法操作，其中，rst_odd和rst_even分别为二进制码复位信号的奇数位和偶数位，rst_oddb和rst_evenb分别为二进制码复位信号的奇数位和偶数位的取反，sig_odd和sig_even分别为二进制码图像信号的奇数位和偶数位。另外，全加器的S是加法输出端，Carry是进位输出端，偶数位全加器的Carry连接到进位D触发器的输入端，而进位D触发器的输出端连接到奇数位全加器的进位标志端。在进行CDS操作时，先将D触发器复位至0，作为奇数位全加器的进位标志，读取rst_odd和sig_odd的最低位并对rst_odd取反，将这两个码和复位的进位标志0进行加法，得到cds_odd＝sig_odd+rst_oddb，而产生的进位信号carry_even送到偶数位全加器的输入端；读取rst_even和sig_even的最低位并对rst_even取反，将这两个码和奇数位全加器的进位标志端C接收的进位信号carry_even进行加法，得到cds_even＝sig_even+rst_evenb+carry_even；产生的进位信号carry_odd送到进位D触发器的输入端，时钟上升沿到来，将cds_odd、cds_even打拍送出，可以基于D触发器实现，并将carry_odd送至奇数位全加器的进位标志端C，作为下次操作的进位码值，开始进行第二奇数位和第二偶数位的加法。以此类推，直到完成所有位的相关双采样(CDS)操作

在一示例中，通过将每bit的MEM输出连接在一起，即，将存储子单元中每bit数据所对应的存储器元件的输出端连接在一起，可以实现并行转串行1bit(奇偶位)/每时钟周期的数据读出，或者，通过将奇数位每bit的MEM输出连接在一起以及偶数位每bit的MEM输出连接在一起，再实现并行转串行2bit(奇偶位)/每时钟周期的数据读出；其中，每一个存储子单元中的存储器元件可以采用任意现有存储器元件，可以实现上述传输。当然，还可以通过调整MEM输出连接的方式，可以实现并行转串行T bit/每时钟周期的数据读出，T为正整数。另外，通过调整加法器和触发器的个数，可以实现每次对任意bit数进行加法操作；同理，通过调整异或门和触发器的个数，格雷码转二进制电路也能实现每次对任意bit的格雷码进行二进制的转换；考虑连线的数目和面积的折中，可以选择为1bit或2bit的方式。将MEM并转串方式以及格雷码转二进制、加法器改为1bit的实现方式，可以实现电路面积较小。

实施例三：

本发明实施例还提供一种模数转换电路的控制方法，基于上述实施例一至二中的模数转换电路实现，参见图15和图16所示，所述控制方法包括如下步骤：

步骤S1，将所述第一信号与对应的第一斜坡电压输入至所述比较电路，以得到所述第一触发信号，并通过所述计数电路基于所述第一触发信号获取所述第一二进制信号；

步骤S2，将所述第一二进制信号存储至所述第一存储子单元；

步骤S3，将所述第二信号与对应的第二斜坡电压输入至所述比较电路，以得到所述第二触发信号，并通过所述计数电路基于所述第二触发信号获取所述第二二进制信号；

步骤S4，将所述第二二进制信号存储至所述第二存储子单元；

步骤S5，将所述第一二进制信号和所述第二二进制信号输入至所述采样处理电路，并通过所述采样处理电路对二者进行采样处理，以得到所述采样处理结果；以及

步骤S6，选择所述第一存储子单元和所述第二存储子单元中的一者作为所述采样处理结果的目标存储单元，并将所述采样处理结果存储至所述目标存储单元；

进一步示例中，还包括步骤S7，将采样处理结果自目标存储单元读出至列数据读出电路。需要说明的是，本领域技术人员可以依据实际需求对上述步骤的顺序进行调整。

在一可选示例中，当计数电路包括格雷码计数器、锁存器及二进制转换电路时，在得到第一二进制信号之前以及得到第二二进制信号之前，分别包括步骤：

得到第一触发信号后，锁存器基于第一触发信号锁存格雷码计数器的计数结果，以得到第一格雷码信号，并通过二进制转换电路将第一格雷码信号转换为第一二进制信号；以及，得到第二触发信号后，锁存器基于所述第二触发信号锁存格雷码计数器的计数结果，以得到第二格雷码信号，并通过二进制转换电路将第二格雷码信号转换为第二二进制信号；

在另一可选示例中，当计数电路包括存储选择开关时，控制方法包括步骤：

计数电路基于存储选择开关同时输出K比特二进制数至对应的存储子单元，存储子单元同时接收K比特的数据并进行存储，且采样处理电路同时接收K比特的数据并进行采样处理，得到K比特所述采样处理结果，K为大于或等于1的正整数；

重复上述步骤，直至完成对第一二进制信号和第二二进制信号的采样处理。

在一可选示例中，可以通过本申请的模数转换电路实现相关双采样，例如，可以用于图12所示的像素电路，像素电路包括：光电转换元件PD、传输晶体管TX、复位晶体管RST、源跟随晶体管SF、像素选择晶体管RS，当然，也可以是其他像素电路的结构。

其中，该示例中，采样处理电路包括反相电路，第一信号为复位信号，第二信号为图像信号，从而可以基于二者实现相关双采样(CDS)，所述控制方法包括：

采样处理电路获取第一二进制信号后对其进行取反处理，得到取反后的第一二进制信号，并将取反后的第一二进制信号与第二二进制信号进行加法运算，得到所述采样处理结果。

在一可选示例中，可以通过本申请的模数转换电路实现图像动态范围的提高，例如，可以用于图13所示的像素电路，像素电路包括：光电转换元件PD、传输晶体管TX、复位晶体管RST、源跟随晶体管SF、像素选择晶体管RS以及增益控制晶体管DCG。当然，也可以是其他像素电路的结构。

其中，模数转换电路还包括耦接在计数电路与采样处理电路之间的第三存储子单元，第三信号为第一增益下的复位信号(如低增益下的复位信号)、第一信号为第二增益下的复位信号(如高增益下的复位信号)、第二信号为第二增益下的图像信号(如高增益下的图像信号)以及第四信号为第一增益下的图像信号(如低增益下的图像信号)；

在第一二进制信号与第二二进制信号进行采样处理之前，模数转换电路的控制方法包括：

将第三信号与对应的第三斜坡电压输入至所述比较电路以得到第三触发信号，并通过计数电路基于第三触发信号获取第三二进制信号；及将第三二进制信号存储至第三存储子单元；

其中，得到存储的第一二进制信号、第二二进制信号以及第三二进制信号后，将第一二进制信号和第二二进制信号输入至采样处理电路，并通过采样处理电路对二者进行采样处理，以得到第一采样处理结果；例如，得到高增益下的复位信号和图像信号的差值；

其中，选择第一存储子单元或第二存储子单元中一者作为目标存储单元，如，选择第一存储子单元为目标存储单元，将第一采样处理结果存储至目标存储单元后，此时，高增益下的复位信号和图像信号的差值存储在第一存储子单元中，控制方法还包括步骤；

将第四信号与对应的第四斜坡电压输入至所述比较电路，以得到第四触发信号，并通过计数电路基于第四触发信号获取第四二进制信号；

将第四二进制信号存储至第一存储子单元和第二存储子单元中作为目标存储单元的另外一者，或者，在第一采样处理结果自目标存储单元读出之后，将第四二进制信号存储至目标存储单元；该示例中，将第四二进制信号存储在第二存储子单元中；

将第一二进制信号(如存储于第三存储子单元中)和第四二进制信号(如存储于第二存储子单元中)输入至采样处理电路，并通过采样处理电路对二者进行采样处理，以得到第二采样处理结果；例如，得到低增益下的复位信号和图像信号的差值。

进一步，第二采样处理结果还可以存储至一选择的存储子单元中进行存储，可选地，第二采样处理结果可以与第一采样处理结果存储在相同的存储子单元中，利于后续数据读出。在一可选示例中，可以通过本申请的模数转换电路实现相位对焦像素电路的读取，例如，可以用于图14所示的像素电路，像素电路包括：光电转换元件PD、传输晶体管TX、复位晶体管RST、源跟随晶体管SF、像素选择晶体管RS，还可以进一步包括增益控制晶体管DCG。其中，可以是四组光电转换元件PD和传输晶体管TX共享的结构，从而可以基于四组中两两组合实现相位对焦，可以实现全方向的相位对焦；当然，也可以是其他像素电路的结构。

其中，该示例中，第一信号为复位信号，第二信号为第一对焦图像信号，第三信号为第二对焦图像信号，第一对焦图像信号和第二对焦图像信号可以分别是左右相位信息或者是上下相位信息，从而可以基于二者实现相对对焦，并实现数据的相关双采样；

模数转换电路的控制方法还包括：

将第三信号与对应的第三斜坡电压输入至比较电路，以得到第三触发信号，并通过计数电路基于所述第三触发信号获取第三二进制信号；

其中，选择第二存储子单元作为目标存储单元，第一二进制信号和第二二进制信号经过采样处理电路处理后的采样处理结果为第一采样处理结果，第一采样处理结果自目标存储单元读出之后，还包括步骤：

将第三二进制信号存储至目标存储单元；

将第一二进制信号和第三二进制信号输入至采样处理电路，并通过采样处理电路对二者进行采样处理，以得到第二采样处理结果；

将第二采样处理结果存储至目标存储单元。

如图16所示，在一具体操作示例中，给出操作的时序图，并参见图7至图9，详细说明该示例中具体的操作以及控制过程。以第一信号为复位信号RST且第二信号为图像信号SIG为例进行说明，其中，基于采样处理电路完成第一信号和第二信号做差，即对复位信号和图像信号进行相关双采样(CDS)，得到二者之差，以此作为需要的实际图像信息。

首先，量化复位信号RST信号。当比较器的两个输入端电压交叠时(重叠一致)，比较器翻转为低电平，脉冲产生电路(Lat_pulse_genr)502产生脉冲信号(第一触发信号)控制锁存器(LTC)512将当前的列共享的格雷码计数器511的计数结果Gray<13:0>(该示例以14位宽数据为例进行说明)锁存，即得到锁存的信号LTC<13:0>。

此时，得到复位信号的格雷码量化结果，并锁存在锁存器LTC<13:0>中。进一步，锁存的复位信号格雷码G_RST<13:0>经过格雷码转二进制的二进制转换电路(Gray toBinary)513转换为二进制码B_RST<13:0>并存储在MEM1(第一存储子单元)中，得到MEM1<13:0>。

然后，量化图像信号SIG信号。当比较器的两个输入端电压交叠时(重叠一致)，比较器翻转为低电平，脉冲产生电路(Lat_pulse_genr)502产生脉冲信号(第二触发信号)控制锁存器(LTC)512将当前的列共享的格雷码计数器511的计数结果Gray<13:0>锁存。

此时，得到图像信号的格雷码量化结果，并锁存在锁存器LTC<13:0>中。进一步，锁存的图像信号格雷码G_SIG<13:0>经过格雷码转二进制的二进制转换电路(Gray toBinary)513转换为二进制码B_SIG<13:0>并存储在MEM2(第二存储子单元)中，得到MEM2<13:0>。

接着，将MEM1和MEM2中存储的数据的奇数位(rst_odd、sig_odd)和偶数位(rst_even、sig_even)从低位往高位以2bit/每个时钟周期同时读出到2bit加法器(full_adder)中，进行加法法操作，得到cds结果，即，cds_odd和cds_even。其中，CDS＝SIG+RSTB(即SIG-RST)，该示例中以2bit/每个时钟周期同时读出进行说明，其中，RSTB表示复位信号RST的取反。

最后，将奇数位和偶数位的CDS数据再次写入到MEM2中，将所读出的奇数位和偶数位的B_SIG刷新，从低位往高位直至MEM2中存储的数据刷新为CDS<13:0>，完成相关双采样(CDS)过程。从而实现复用一套存储器，减小量化电路面积。

进一步，结合图15给出的时序图，具体的数字相关双采样实施过程如下：

t0时刻，mem_sel切换为高电平(存储选择开关55置为第一状态)，选择MEM1作为格雷码转二进制后的结果bnry_odd、bnry_even(对应第一二进制信号对应的奇数位和偶数位)的存储器，其中，该示例操作中以奇数位和偶数位2bit/每个时钟周期同时读出进行说明；

dat_sel切换为低电平(输入选择开关56将第二存储子单元MEM2耦接至计数电路的输出端)，MEM2切换格雷码转二进制的二进制转换电路513的输出作为存储器的输入；

rdout_sel切换为高电平(输出选择开关57将第二存储子单元的输出端耦接至采样处理电路)，MEM2切换为串行输出模式，MEM2的输出结果串行给到2bit加法器的输入。

t1时刻，比较器输出cmp_out切换为高电平，斜坡发生器产生的对应的第一斜坡电压开始下降，计数使能信号控制格雷码计数器511开始计数；

t2至t3时刻，斜坡电压vramp和像素输出pixout分别通过电容耦合到比较器的两个输入端，当比较器的两个输入端电压交叠时(重叠一致)，比较器翻转为低电平，脉冲产生电路产生脉冲信号Lat_pulse控制锁存器LTC<13:0>将当前的列共享的格雷码计数器的计数结果G<13:0>锁存，此时得到复位信号的格雷码量化结果gray_rst；

t4至t5时刻，将锁存器LTC<13:0>中存储的复位信号格雷码读出到格雷码转二进制电路转换为二进制码的复位信号并存储在MEM1中；其中，该示例中，格雷码转二进制以2bit/每个时钟周期同时转换，即gray_odd和gray_even的2bit同时进行转换及存储，另外，格雷码转二进制的过程中，可以基于g2b_clk时钟控制实现；

t6时刻，mem_sel切换为低电平(存储选择开关55置为第二状态)，选择MEM2作为格雷码转二进制后的结果bnry_odd、bnry_even(对应第一二进制信号对应的奇数位和偶数位)的存储器，其中，该示例操作中以奇数位和偶数位2bit/每个时钟周期同时读出进行说明；

t7时刻，比较器输出cmp_out切换为高电平，斜坡发生器产生的对应的第二斜坡电压开始下降，计数使能信号控制格雷码计数器511开始计数；

t8至t9时刻，斜坡电压vramp和像素输出pixout分别通过电容耦合到比较器的两个输入端，当比较器的两个输入端电压交叠时(重叠一致)，比较器翻转为低电平，脉冲产生电路Lat_pulse产生脉冲信号控制锁存器LTC<13:0>将当前的列共享的格雷码计数器的计数结果G<13:0>锁存，此时得到图像信号的格雷码量化结果gray_sig；

t10至t11时刻，将锁存器LTC<13:0>中存储的图像信号格雷码读出到格雷码转二进制电路转换为二进制码的图像信号并存储在MEM2中；其中，该示例中，格雷码转二进制以2bit/每个时钟周期同时转换，即gray_odd和gray_even的2bit同时进行转换及存储，另外，格雷码转二进制的过程中，可以基于g2b_clk时钟控制实现；

t12时刻，dat_sel切换为高电平(输入选择开关56将第二存储子单元MEM2耦接至采样处理电路53的输出端)，MEM2切换加法器的输出cds_odd、cds_even作为存储器的输入；

t13至t14时刻，MEM1和MEM2中存储数据的奇数位和偶数位从低位往高位以2bit/每个时钟周期同时读出到2bit加法器中进行加法法操作，得到CDS＝SIG+RSTB；即，将bnry_rst和bnry_sig读出到连接有反相电路的加法器中进行加法操作，可以基于cds_clk实现；

进一步，将加法器得到CDS数据cds_odd、cds_even再次写入到MEM2中，刷新MEM2中相对应存储的奇数位和偶数位的二进制码的图像信号，从低位往高位直至MEM2中存储的数据刷新为CDS<13:0>，完成相关双采样(CDS)过程；

得到图像信号和复位信号的差值，即相关双采样的图像量化值。

t15时刻，rdout_sel切换为低电平(输出选择开关57将第二存储子单元的输出端耦接至列数据读出电路)，MEM2切换串行输出模式为并行输出模式；通过列数据读出电路(如水平移位寄存器)将MEM2中存储的相关双采样的图像量化值读出到数字做处理。

实施例四：

参见图10所示，本发明实施例还提供一种图像传感器，包括上述的模数转换电路。

在一种可选示例中，图像传感器包括由若干个像素单元呈阵列排布构成的像素阵列65，其中，比较电路60、计数电路61、存储单元62、采样处理电路63以及列数据读出电路64均与像素列对应，当计数电路61包括格雷码计数器时，至少两列像素列共用格雷码计数器。

该示例中，像素阵列对应的模数转换电路可以分为若干个模数转换子电路651，其与若干个像素列对应，图示为248列像素列，即，一个模数转换子电路651与248列像素列对应，当然，还可以依实际需求进行选择，其中，每一个模数转换子电路651共用一个格雷码计数器。至少两列像素列共用一个格雷码计数器可以通过分时复用的方式实现，通过至少两列像素列共用一个格雷码计数器，简化了电路结构，节约了硬件成本，降低了功耗。

如图10所示，在另一可选示例中，各像素列共同一个斜坡发生器66，从而可以简化电路，提高量化精度。在又一可选示例中，当列数据读出电路64包括多个级联的所述移位单元时，可以是至少两列像素列共用一个移位单元，例如，可以选择为16列、20列等。

本申请还提供一种电子设备，包括如上述方案中任一项所述的图像传感器，该图像传感器的具体结构参照上述实施例，由于本电子设备采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。本实施例中的电子设备可以是车载图像设备、监控设备、机器视觉、无人机、手机以及摄像机等。

本申请还提供一种电子设备，包括互相连接的处理器和存储介质，其中：存储介质用于存储计算机程序，处理器用于执行计算机程序，以实现如本发明的模数转换电路控制方法。本申请还提供一种电子设备，包括处理器和存储器，存储器被耦合到处理器并且存储器存储用于由处理器执行的指令，所述指令当由处理器执行时，使得电子设备执行如上述任意一项模数转换电路的控制方法。本申请实施例还提供一种芯片，包括存储器和处理器，存储器用于存储计算机程序，处理器用于从存储器中调用并运行计算机程序，使得安装有芯片的设备执行如上各种可能的实施方式中的方法。其中，本实施例的电子设备可以包括上述芯片。

本申请还提供一种存储介质，存储介质上存储有计算机程序，计算机程序被处理器执行时实现如本发明的模数转换电路控制方法。本申请实施例还提供一种计算机程序产品，计算机程序产品包括计算机程序代码，当计算机程序代码在计算机上运行时，使得计算机执行如上各种可能的实施方式中的方法。

综上所述，本发明基于包括比较电路、计数电路、存储单元、采样处理单元的模数转换电路的设计，可以在通过比较电路和计数电路形成二进制信号之后，通过存储单元对其进行存储，并将存储的结果转移至采样处理电路进行处理，并且采样处理后的结果可以刷新并回存至存储单元中的存储元件，从而可以实现存储元件复用，减小芯片面积；基于本申请的设计，还可以采用格雷码计数以及列共享计数，从而实现降低功耗的目的。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (20)

1.一种模数转换电路，其特征在于，所述模数转换电路包括：

比较电路，配置为当接入第一信号和第二信号时，将所述第一信号和所述第二信号分别与对应的斜坡电压进行比较，并根据比较结果对应输出第一触发信号和第二触发信号；

计数电路，与所述比较电路耦接，配置为基于第一触发信号得到与所述第一信号对应的第一二进制信号，以及基于第二触发信号得到与所述第二信号对应的第二二进制信号；

存储单元，至少包括第一存储子单元及第二存储子单元，所述第一存储子单元的输入端耦接至所述计数电路的输出端，以接收并存储所述第一二进制信号，所述第二存储子单元的输入端耦接至所述计数电路的输出端，以接收并存储所述第二二进制信号；

采样处理电路，耦接至所述第一存储子单元的输出端及所述第二存储子单元的输出端，以接收所述第一二进制信号和所述第二二进制信号并基于二者获取采样处理结果；

其中，选取所述存储单元的存储子单元中的至少一者作为目标存储单元，所述采样处理电路耦接至所述目标存储单元，以存储所述采样处理结果至所述目标存储单元。

2.根据权利要求1所述的模数转换电路，其特征在于，所述比较电路包括比较器和脉冲产生电路，所述脉冲产生电路的输入端耦接所述比较器的输出端，其中，所述比较器的第一输入端接收所述第一信号和第二信号，第二输入端接收对应的斜坡电压，所述脉冲产生电路的输出端基于所述比较器的比较结果对应输出所述第一触发信号和所述第二触发信号。

3.根据权利要求1所述的模数转换电路，其特征在于，所述计数电路包括格雷码计数器、锁存器以及二进制转换电路，其中：

所述格雷码计数器基于所述比较电路的斜坡电压进行计数；

所述锁存器分别耦接至所述格雷码计数器的输出端以及所述比较电路的输出端，所述锁存器基于所述第一触发信号锁存所述格雷码计数器的计数结果并获得第一格雷码信号，且基于所述第二触发信号锁存所述格雷码计数器的计数结果并获得第二格雷码信号；

所述二进制转换电路耦接至所述锁存器，以接收所述第一格雷码信号并将其转换为所述第一二进制信号，且接收所述第二格雷码信号并将其转换为所述第二二进制信号。

4.根据权利要求3所述的模数转换电路，其特征在于，所述二进制转换电路包括异或门和D触发器，以实现单比特数据串行转换，所述异或门的第一输入端接收格雷码信号，输出端耦接所述D触发器的输入端，所述D触发器的输出端作为二进制信号的输出端并耦接所述异或门的第二输入端；或者，所述二进制转换电路包括第一异或门和第二异或门及对应的第一D触发器和第二D触发器，以实现两比特数据串行转换，所述第一异或门和所述第二异或门的第一输入端接收格雷码信号，输出端均耦接对应的所述第一D触发器和第二D触发器的输入端，所述第一D触发器的输出端还耦接至所述第二异或门的第二输入端，所述第二异或门的输出端还耦接所述第一异或门的第二输入端，所述第一D触发器和所述第二D触发器的输出端作为对应比特的二进制信号的输出端；或者，所述二进制转换电路包括第一异或门、第二异或门及第一D触发器，以实现两比特数据串行转换，所述第一异或门和所述第二异或门的第一输入端接收格雷码信号，所述第一异或门的输出端耦接所述第一D触发器的输入端，所述第二异或门的输出端耦接所述第一异或门的第二输入端，所述第一D触发器的输出端还耦接至所述第二异或门的第二输入端，所述第一D触发器输出端和所述第二异或门的输出端分别作为对应比特的二进制信号的输出端。

5.根据权利要求4所述的模数转换电路，其特征在于，所述二进制转换电路还包括缓冲电路，耦接至对应的二进制信号的输出端，所述缓冲电路的输出端作为二进制信号的输出端；和/或，所述二进制转换电路包括T个异或门和对应的T个D触发器，以实现T比特数据串行转换，其中，T为大于或等于1的正整数。

6.根据权利要求1所述的模数转换电路，其特征在于，所述采样处理电路包括全加器及进位D触发器，以实现单比特数据串行采样处理，其中，所述全加器具有第一输入端、第二输入端、进位标志端、进位输出端及加法输出端，所述第一输入端耦接至所述第一存储子单元的输出端，所述第二输入端耦接至所述第二存储子单元的输出端，所述进位输出端耦接至所述进位D触发器的输入端，所述进位标志端耦接至所述进位D触发器的输出端，所述加法输出端作为所述采样处理电路的输出端；或者，所述采样处理电路包括第一全加器、第二全加器和进位D触发器，以实现两比特数据串行采样处理，其中，所述第一全加器和所述第二全加器的第一输入端耦接至所述第一存储子单元的输出端，第二输入端耦接至所述第二存储子单元的输出端，所述第一全加器的进位输出端、进位标志端以及所述第二全加器的进位输出端、进位标志端通过所述进位D触发器连接，所述第一全加器和所述第二全加器的加法输出端作为对应比特的所述采样处理结果的输出端。

7.根据权利要求6所述的模数转换电路，其特征在于，所述采样处理电路还包括反相电路，耦接在所述第一存储子单元与对应的全加器的第一输入端之间或者耦接在所述第二存储子单元与对应的全加器的第二输入端之间，以对接收的数据进行取反；和/或，所述采样处理电路还包括数据同步电路，包括依次连接的D触发器和缓冲电路，耦接至对应的全加器的加法输出端，所述缓冲电路的输出端作为所述采样处理结果的输出端；和/或，所述采样处理电路包括T个全加器以实现T比特数据串行处理，T为大于或等于1的正整数。

8.根据权利要求1所述的模数转换电路，其特征在于，所述模数转换电路包括存储选择开关，耦接在所述计数电路与所述存储单元之间，所述储选择开关配置为在第一状态耦接所述计数电路至所述第一存储子单元，在第二状态耦接所述计数电路至所述第二存储子单元；其中，所述存储选择开关包括K个存储选择子开关，以将所接收的数据中的K比特输出至所述第一存储子单元或输出至所述第二存储子单元，其中，K为大于或等于1的正整数。

9.根据权利要求1所述的模数转换电路，其特征在于，所述模数转换电路包括至少一个输入选择开关，所述输入选择开关具有第一输入选择端、第二输入选择端及输出端，其中：所述输入选择开关的输出端耦接至所述目标存储单元的输入端；

所述计数电路的输出端通过所述第一输入选择端耦接至所述目标存储单元；

所述采样处理电路的输出端通过所述第二输入选择端耦接至所述目标存储单元。

10.根据权利要求1所述的模数转换电路，其特征在于，所述模数转换电路包括输出选择开关，所述输出选择开关具有第一输出选择端、第二输出选择端及输入端，其中：

所述输出选择开关的输入端耦接至所述目标存储单元的输出端；

所述采样处理电路的输入端通过所述第一输出选择端耦接至所述目标存储单元的输出端，以接收所述目标存储单元中的二进制信号并获取所述采样处理结果；

所述目标处理单元通过所述第二输出选择端将所述采样处理结果输出。

11.根据权利要求10所述的模数转换电路，其特征在于，所述输出选择开关包括多个与所述采样处理结果位宽对应的输出选择子开关，其中，多个所述输出选择子开关基于所述第一输出选择端将对应的数据串行输出，基于所述第二输出选择端将对应的数据并行输出。

12.根据权利要求1-11中任意一项所述的模数转换电路，其特征在于，所述模数转换电路还包括列数据读出电路，所述列数据读出电路耦接至所述目标存储单元的输出端，以读出所述采样处理结果，其中，所述列数据读出电路包括多个级联的移位单元，每个所述移位单元与至少一列像素列对应，每个所述移位单元包括与数据位宽对应的多个移位电路。

13.根据权利要求12所述的模数转换电路，其特征在于，所述移位电路包括移位选择开关及D触发器，其中，所述移位选择开关在第一状态时将所述移位电路耦接至所述目标存储单元的输出端以接收对应的所述采样处理结果，在第二状态时将所述移位电路耦接至前一级所述移位电路的输出端，所述D触发器的输出端作为所述移位电路的输出端。

14.一种图像传感器，其特征在于，包括如权利要求1至13任一项所述的模数转换电路。

15.根据权利要求14所述的图像传感器，其特征在于，所述图像传感器包括由若干个像素单元呈阵列排布构成的像素阵列，所述比较电路、所述计数电路、所述存储单元、所述采样处理电路及所述列数据读出电路均与像素列对应，且当所述计数电路包括格雷码计数器时，至少两列所述像素列共用所述格雷码计数器；和/或，当所述模数转换电路包括所述斜坡发生器时，各所述像素列共用一个所述斜坡发生器；和/或，当所述列数据读出电路包括多个级联的所述移位单元时，至少两列所述像素列共用一个所述移位单元。

16.一种模数转换电路的控制方法，其特征在于，基于如权利要求1至13中任意一项所述的模数转换电路实现，所述控制方法包括如下步骤：

将所述第一信号与对应的第一斜坡电压输入至所述比较电路，以得到所述第一触发信号，并通过所述计数电路基于所述第一触发信号获取所述第一二进制信号；

将所述第一二进制信号存储至所述第一存储子单元；

将所述第二信号与对应的第二斜坡电压输入至所述比较电路，以得到所述第二触发信号，并通过所述计数电路基于所述第二触发信号获取所述第二二进制信号；

将所述第二二进制信号存储至所述第二存储子单元；

将所述第一二进制信号和所述第二二进制信号输入至所述采样处理电路，并通过所述采样处理电路对二者进行采样处理，以得到所述采样处理结果；以及

选择所述第一存储子单元和所述第二存储子单元中的一者作为所述采样处理结果的目标存储单元，并将所述采样处理结果存储至所述目标存储单元。

17.根据权利要求16所述的模数转换电路的控制方法，其特征在于，当所述计数电路包括所述格雷码计数器、所述锁存器及所述二进制转换电路时，在得到所述第一二进制信号之前以及得到所述第二二进制信号之前，所述控制方法分别包括如下步骤：

得到所述第一触发信号后，所述锁存器基于所述第一触发信号锁存所述格雷码计数器的计数结果，以得到第一格雷码信号，并通过所述二进制转换电路将所述第一格雷码信号转换为所述第一二进制信号；以及，得到所述第二触发信号后，所述锁存器基于所述第二触发信号锁存所述格雷码计数器的计数结果，以得到第二格雷码信号，并通过所述二进制转换电路将所述第二格雷码信号转换为所述第二二进制信号；

和/或，当所述计数电路包括所述存储选择开关时，所述控制方法包括如下步骤：

所述计数电路基于所述存储选择开关同时输出K比特二进制数至对应的存储子单元，所述存储子单元同时接收K比特的数据并进行存储，且所述采样处理电路同时接收K比特的数据并进行采样处理，得到K比特所述采样处理结果，K为大于或等于1的正整数；

重复上述步骤，直至完成对所述第一二进制信号和所述第二二进制信号的采样处理。

18.根据权利要求16所述的模数转换电路的控制方法，其特征在于，所述控制方法还包括：将第三信号与对应的第三斜坡电压输入至所述比较电路，以得到所述第三触发信号，并通过所述计数电路基于所述第三触发信号获取第三二进制信号；

其中，选择所述第二存储子单元作为所述目标存储单元，所述第一二进制信号和所述第二二进制信号经过所述采样处理电路处理后的采样处理结果为第一采样处理结果，所述第一采样处理结果存储至所述目标存储单元并自所述目标存储单元读出后，还包括步骤：将所述第三二进制信号存储至所述目标存储单元；

将所述第一二进制信号和所述第三二进制信号输入至所述采样处理电路，并通过所述采样处理电路对二者进行采样处理，以得到第二采样处理结果；

将所述第二采样处理结果存储至所述目标存储单元；

和/或，当所述采样处理电路包括所述反相电路时，所述控制方法包括：

所述采样处理电路获取所述第一二进制信号后对其进行取反处理，得到取反后的第一二进制信号，并将所述取反后的第一二进制信号与所述第二二进制信号进行加法运算，得到所述采样处理结果，其中，所述第一信号为复位信号，所述第二信号为图像信号；

和/或，当所述存储单元还包括第三存储子单元时，所述第三存储子单元耦接在所述计数电路与所述采样处理电路之间，其中，在所述第一二进制信号与所述第二二进制信号进行所述采样处理之前，所述控制方法包括：

将第三信号与对应的第三斜坡电压输入至所述比较电路，以得到所述第三触发信号，并通过所述计数电路基于所述第三触发信号获取第三二进制信号；以及

将所述第三二进制信号存储至所述第三存储子单元；

其中，得到存储的所述第一二进制信号、所述第二二进制信号以及所述第三二进制信号后，将所述第一二进制信号和所述第二二进制信号输入至所述采样处理电路，并通过所述采样处理电路对二者进行采样处理，以得到第一采样处理结果；

其中，选择所述第一存储子单元或所述第二存储子单元中一者作为目标存储单元，将所述第一采样处理结果存储至所述目标存储单元后，所述控制方法还包括步骤；

将第四信号与对应的第四斜坡电压输入至所述比较电路，以得到所述第四触发信号，并通过所述计数电路基于所述第四触发信号获取第四二进制信号；

将所述第四二进制信号存储至所述第一存储子单元和所述第二存储子单元中作为所述目标存储单元的另外一者，或者，在所述第一采样处理结果自所述目标存储单元读出之后，将所述第四二进制信号存储至所述目标存储单元；

将所述第三二进制信号和所述第四二进制信号输入至所述采样处理电路，并通过所述采样处理电路对二者进行采样处理，以得到第二采样处理结果。

19.一种电子设备，其特征在于，包括如权利要求14至15中任意一项所述的图像传感器；和/或，包括处理器和存储器，所述存储器被耦合到所述处理器并且所述存储器存储用于由所述处理器执行的指令，所述指令当由所述处理器执行时，使得所述电子设备执行如权利要求16至18中任意一项所述的模数转换电路的控制方法。

20.一种存储介质，其特征在于，所述存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求16至18中任意一项所述的模数转换电路的控制方法。