KR102104564B1 - 디지털 상관 이중 샘플링 회로 및 이를 포함하는 이미지 센서 - Google Patents

Abstract

디지털 상관 이중 샘플링 회로는 제1 래치부, 제2 래치부 및 연산부를 포함한다. 제1 래치부는 제1 제어 신호를 기초로 카운트 신호를 래치하여 디지털 리셋 성분 데이터 및 디지털 이미지 성분 데이터를 저장한다. 제2 래치부는 제2 제어 신호를 기초로 제1 래치부의 출력을 래치하여 디지털 리셋 성분 데이터를 저장한다. 연산부는 디지털 이미지 성분 데이터에서 디지털 리셋 성분 데이터를 감산하는 동작을 비트 단위로 수행하여 디지털 유효 이미지 데이터를 발생하고, 디지털 유효 이미지 데이터를 비트 단위로 순차적으로 출력한다.

Description

디지털 상관 이중 샘플링 회로 및 이를 포함하는 이미지 센서{DIGITAL CORRELATED DOUBLE SAMPLING CIRCUIT AND IMAGE SENSOR INCLUDING THE SAME}

본 발명은 상관 이중 샘플링 기술에 관한 것으로서, 더욱 상세하게는 디지털 상관 이중 샘플링 회로 및 상기 디지털 상관 이중 샘플링 회로를 포함하는 이미지 센서에 관한 것이다.

영상을 촬상하기 위한 장치로서 CCD(Charge-Coupled Device) 이미지 센서와 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서가 널리 사용되고 있다. 일반적으로, CMOS 이미지 센서의 픽셀 어레이로부터 출력되는 아날로그 픽셀 신호에는 FPN(Fixed Pattern Noise) 등과 같은 픽셀 고유의 특성 차이에 의한 편차가 있으며, 상기 아날로그 픽셀 신호에 기초하여 발생되는 디지털 픽셀 신호에는 상기 픽셀 어레이의 각 컬럼마다 배치되는 아날로그-디지털 변환 소자의 특성 차이에 의한 편차가 있다. 상기와 같은 편차를 보상하기 위하여, CMOS 이미지 센서에서는 상관 이중 샘플링(Correlated Double Sampling; CDS) 기술이 이용되고 있다.

본 발명의 일 목적은 상대적으로 작은 크기로 구현될 수 있는 디지털 상관 이중 샘플링 회로를 제공하는 것이다.

본 발명의 다른 목적은 상기 디지털 상관 이중 샘플링 회로를 포함하는 이미지 센서를 제공하는 것이다.

상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 디지털 상관 이중 샘플링 회로는 제1 래치부, 제2 래치부 및 연산부를 포함한다. 상기 제1 래치부는 제1 제어 신호를 기초로 카운트 신호를 래치하여 디지털 리셋 성분 데이터 및 디지털 이미지 성분 데이터를 저장한다. 상기 제2 래치부는 제2 제어 신호를 기초로 상기 제1 래치부의 출력을 래치하여 상기 디지털 리셋 성분 데이터를 저장한다. 상기 연산부는 상기 디지털 이미지 성분 데이터에서 상기 디지털 리셋 성분 데이터를 감산하는 동작을 비트 단위로 수행하여 디지털 유효 이미지 데이터를 발생하고, 상기 디지털 유효 이미지 데이터를 비트 단위로 순차적으로 출력한다.

상기 디지털 이미지 성분 데이터는 제1 그레이(Gray) 코드이고, 상기 디지털 리셋 성분 데이터는 제2 그레이 코드일 수 있다. 상기 연산부는 상기 제1 그레이 코드에 상응하는 제1 이진 코드의 비트들을 순차적으로 발생하고, 상기 제2 그레이 코드의 음수 표현(negative representation)에 상응하는 제2 이진 코드의 비트들을 순차적으로 발생하며, 상기 제1 이진 코드의 비트들 및 상기 제2 이진 코드의 비트들을 순차적으로 가산하여 상기 디지털 유효 이미지 데이터를 발생할 수 있다.

상기 연산부는 상기 제1 그레이 코드의 모든 비트들에 기초하여 상기 제1 이진 코드의 제1 이진 비트를 발생하고, 상기 제2 그레이 코드의 모든 비트들에 기초하여 상기 제2 이진 코드의 제2 이진 비트를 발생하며, 상기 제1 이진 비트 및 상기 제2 이진 비트에 기초하여 상기 디지털 유효 이미지 데이터의 제1 비트를 발생할 수 있다.

일 실시예에서, 상기 제1 래치부는 제3 제어 신호에 기초하여 상기 제1 그레이 코드를 비트 단위로 순차적으로 제공하고, 상기 제2 래치부는 상기 제3 제어 신호에 기초하여 상기 제2 그레이 코드를 비트 단위로 순차적으로 제공할 수 있다. 상기 연산부는 상기 제1 그레이 코드의 비트들 각각을 기초로 XOR 연산을 순차적으로 수행하여 상기 제1 이진 비트를 발생하고, 상기 제2 그레이 코드의 비트들 각각을 기초로 XOR 연산을 순차적으로 수행하여 상기 제2 이진 비트를 발생할 수 있다.

일 실시예에서, 상기 제1 래치부는 상기 제1 그레이 코드의 모든 비트들을 동시에 제공하고, 상기 제2 래치부는 상기 제2 그레이 코드의 모든 비트들을 동시에 제공할 수 있다. 상기 연산부는 상기 제1 그레이 코드의 모든 비트들에 대한 XOR 연산을 수행하여 상기 제1 이진 비트를 발생하고, 상기 제2 그레이 코드의 모든 비트들에 대한 XOR 연산을 수행하여 상기 제2 이진 비트를 발생할 수 있다.

상기 제1 이진 비트는 상기 제1 이진 코드의 최하위 비트이고, 상기 제2 이진 비트는 상기 제2 이진 코드의 최하위 비트이며, 상기 디지털 유효 이미지 데이터의 제1 비트는 상기 디지털 유효 이미지 데이터의 최하위 비트일 수 있다.

상기 연산부는 상기 제1 이진 비트 및 상기 제1 그레이 코드의 제1 그레이 비트에 기초하여 상기 제1 이진 코드의 제3 이진 비트를 발생하고, 상기 제2 이진 비트 및 상기 제2 그레이 코드의 제2 그레이 비트에 기초하여 상기 제2 이진 코드의 제4 이진 비트를 발생하며, 상기 제3 이진 비트 및 상기 제4 이진 비트에 기초하여 상기 디지털 유효 이미지 데이터의 제2 비트를 발생할 수 있다.

상기 제1 래치부는 복수의 이미지 래치들 및 복수의 이미지 출력 스위치들을 포함할 수 있다. 상기 복수의 이미지 래치들은 상기 제1 제어 신호를 기초로 상기 카운트 신호의 비트들 중 하나를 래치하여, 상기 디지털 리셋 성분 데이터의 비트들 중 하나를 각각 먼저 저장하고 이후에 상기 디지털 이미지 성분 데이터의 비트들 중 하나를 각각 저장할 수 있다. 상기 복수의 이미지 출력 스위치들은 제3 제어 신호에 기초하여 상기 복수의 이미지 래치들 중 하나의 출력 단자와 제1 신호 라인을 각각 선택적으로 연결할 수 있다.

상기 제2 래치부는 복수의 리셋 래치들 및 복수의 리셋 출력 스위치들을 포함할 수 있다. 상기 복수의 리셋 래치들은 상기 복수의 이미지 래치들 중 하나의 출력 단자와 각각 연결되고, 상기 제2 제어 신호를 기초로 상기 복수의 이미지 래치들 중 하나의 출력을 래치하여 상기 디지털 리셋 성분 데이터의 비트들 중 하나를 각각 저장할 수 있다. 상기 복수의 리셋 출력 스위치들은 상기 제3 제어 신호에 기초하여 상기 복수의 리셋 래치들 중 하나의 출력 단자와 제2 신호 라인을 각각 선택적으로 연결할 수 있다.

상기 디지털 이미지 성분 데이터는 제1 그레이 코드이고, 상기 디지털 리셋 성분 데이터는 제2 그레이 코드일 수 있다. 상기 연산부는 제1 그레이-이진 변환기, 제2 그레이-이진 변환기 및 1비트 전가산기(full adder)를 포함할 수 있다. 상기 제1 그레이-이진 변환기는 상기 디지털 이미지 성분 데이터에 대한 그레이-이진(Gray-to-binary) 변환을 비트 단위로 수행하여 제1 이진 코드를 발생할 수 있다. 상기 제2 그레이-이진 변환기는 상기 디지털 리셋 성분 데이터에 대한 그레이-이진 변환 및 보수(complement) 변환을 비트 단위로 수행하여 제2 이진 코드를 발생할 수 있다. 상기 1비트 전가산기는 상기 제1 이진 코드 및 상기 제2 이진 코드를 비트 단위로 가산하여 상기 디지털 유효 이미지 데이터를 발생할 수 있다.

일 실시예에서, 상기 제1 그레이-이진 변환기는 제1 XOR 게이트 및 제1 플립플롭을 포함할 수 있다. 상기 제1 플립플롭은 상기 제1 XOR 게이트의 출력을 저장할 수 있다. 상기 제1 XOR 게이트는 상기 디지털 이미지 성분 데이터의 비트들 중 하나 및 상기 제1 플립플롭의 출력에 대한 XOR 연산을 수행하여 상기 제1 이진 코드의 비트들 중 하나를 발생할 수 있다.

상기 제2 그레이-이진 변환기는 제2 XOR 게이트 및 제2 플립플롭을 포함할 수 있다. 상기 제2 플립플롭은 상기 제2 XOR 게이트의 출력을 저장할 수 있다. 상기 제2 XOR 게이트는 상기 디지털 리셋 성분 데이터의 비트들 중 하나 및 상기 제2 플립플롭의 출력에 대한 XOR 연산을 수행하여 상기 제2 이진 코드의 비트들 중 하나를 발생할 수 있다.

일 실시예에서, 상기 제1 그레이-이진 변환기는 제1 XOR 게이트, 제1 이진 비트 발생기, 제1 멀티플렉서 및 제1 플립플롭을 포함할 수 있다. 상기 제1 이진 비트 발생기는 상기 디지털 이미지 성분 데이터의 모든 비트들에 대한 XOR 연산을 수행하여 상기 제1 이진 코드의 제1 이진 비트를 발생할 수 있다. 상기 제1 멀티플렉서는 선택 신호에 기초하여 상기 제1 XOR 게이트의 출력 및 상기 제1 이진 비트 발생기의 출력 중 하나를 선택할 수 있다. 상기 제1 플립플롭은 상기 제1 멀티플렉서의 출력을 저장할 수 있다. 상기 제1 XOR 게이트는 상기 디지털 이미지 성분 데이터의 비트들 중 하나 및 상기 제1 플립플롭의 출력에 대한 XOR 연산을 수행하여 상기 제1 이진 코드의 비트들 중 상기 제1 이진 비트를 제외한 하나의 비트를 발생할 수 있다.

상기 제2 그레이-이진 변환기는 제2 XOR 게이트, 제2 이진 비트 발생기, 제2 멀티플렉서 및 제2 플립플롭을 포함할 수 있다. 상기 제2 이진 비트 발생기는 상기 디지털 리셋 성분 데이터의 모든 비트들에 대한 XOR 연산을 수행하고 상기 디지털 리셋 성분 데이터의 모든 비트들에 대한 XOR 연산 결과를 반전하여 상기 제2 이진 코드의 제2 이진 비트를 발생할 수 있다. 상기 제2 멀티플렉서는 상기 선택 신호에 기초하여 상기 제2 XOR 게이트의 출력 및 상기 제2 이진 비트 발생기의 출력 중 하나를 선택할 수 있다. 상기 제2 플립플롭은 상기 제2 멀티플렉서의 출력을 저장할 수 있다. 상기 제2 XOR 게이트는 상기 디지털 리셋 성분 데이터의 비트들 중 하나 및 상기 제2 플립플롭의 출력에 대한 XOR 연산을 수행하여 상기 제2 이진 코드의 비트들 중 상기 제2 이진 비트를 제외한 하나의 비트를 발생할 수 있다.

상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 이미지 센서는 픽셀 어레이, 비교 블록, 글로벌 카운터 및 디지털 상관 이중 샘플링 블록을 포함한다. 상기 픽셀 어레이는 입사광을 감지하여 상기 입사광에 상응하는 복수의 아날로그 픽셀 신호들을 발생한다. 상기 비교 블록은 상기 복수의 아날로그 픽셀 신호들과 램프 신호를 비교하여 복수의 제1 및 제2 제어 신호들을 발생한다. 상기 글로벌 카운터는 클럭 신호에 기초하여 카운트 신호를 발생한다. 상기 디지털 상관 이중 샘플링 블록은 상기 복수의 제1 및 제2 제어 신호들 및 상기 카운트 신호를 기초로 디지털 상관 이중 샘플링을 수행하여 상기 복수의 아날로그 픽셀 신호들에 상응하는 복수의 디지털 유효 이미지 데이터들을 발생한다. 상기 비교 블록은 상기 복수의 아날로그 픽셀 신호들 중 하나를 각각 수신하는 복수의 비교기들을 포함하고, 상기 디지털 상관 이중 샘플링 블록은 상기 복수의 비교기들과 각각 연결되는 복수의 디지털 상관 이중 샘플링 회로들을 포함한다. 상기 복수의 디지털 상관 이중 샘플링 회로들 각각은 제1 래치부, 제2 래치부 및 연산부를 포함한다. 상기 제1 래치부는 상기 복수의 제1 제어 신호들 중 하나를 기초로 상기 카운트 신호를 래치하여 디지털 리셋 성분 데이터 및 디지털 이미지 성분 데이터를 저장한다. 상기 제2 래치부는 상기 복수의 제2 제어 신호들 중 하나를 기초로 상기 제1 래치부의 출력을 래치하여 상기 디지털 리셋 성분 데이터를 저장한다. 상기 연산부는 상기 디지털 이미지 성분 데이터에서 상기 디지털 리셋 성분 데이터를 감산하는 동작을 비트 단위로 수행하여 상기 복수의 디지털 유효 이미지 데이터들 중 하나를 발생하고, 상기 복수의 디지털 유효 이미지 데이터들 중 하나를 비트 단위로 순차적으로 출력한다.

상기와 같은 본 발명의 실시예들에 따른 디지털 상관 이중 샘플링 회로는, 디지털 리셋 성분 데이터 및 디지털 이미지 성분 데이터를 각각 저장하는 두 개의 래치부들을 구비하며, 이에 따라 디지털 유효 이미지 데이터를 발생하는 연산부가 상대적으로 간단한 구조를 가질 수 있다. 예를 들어, 상기 연산부는 하나의 1비트 전가산기만을 포함하도록 구현될 수 있으며, 따라서 디지털 상관 이중 샘플링 회로는 상대적으로 간단한 구조 및 작은 크기를 가질 수 있다.

도 1은 본 발명의 실시예들에 따른 디지털 상관 이중 샘플링 회로를 나타내는 블록도이다.
도 2는 도 1의 디지털 상관 이중 샘플링 회로의 일 예를 나타내는 도면이다.
도 3 및 4는 도 2의 디지털 상관 이중 샘플링 회로의 동작을 설명하기 위한 타이밍도들이다.
도 5는 도 1의 디지털 상관 이중 샘플링 회로의 다른 예를 나타내는 도면이다.
도 6은 도 1의 디지털 상관 이중 샘플링 회로의 또 다른 예를 나타내는 도면이다.
도 7은 도 6의 디지털 상관 이중 샘플링 회로의 동작을 설명하기 위한 타이밍도이다.
도 8은 도 1의 디지털 상관 이중 샘플링 회로의 또 다른 예를 나타내는 도면이다.
도 9는 본 발명의 실시예들에 따른 디지털 상관 이중 샘플링 회로를 포함하는 이미지 센서를 나타내는 블록도이다.
도 10은 도 9의 이미지 센서에 포함된 단위 픽셀의 일 예를 나타내는 회로도이다.
도 11은 도 9의 이미지 센서의 동작을 설명하기 위한 타이밍도이다.
도 12는 본 발명의 실시예들에 따른 이미지 센서를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 13은 도 12의 컴퓨팅 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 실시예들에 따른 디지털 상관 이중 샘플링 회로를 나타내는 블록도이다.

도 1에 도시된 디지털 상관 이중 샘플링 회로(100)는, 픽셀 어레이로부터 출력되는 아날로그 픽셀 신호에 대하여 상관 이중 샘플링(Correlated Double Sampling; CDS) 동작을 수행하는 이미지 센서에 적용될 수 있다. 이하, CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서를 중심으로 본 발명의 실시예들을 설명하지만, 본 발명의 실시예들에 따른 디지털 상관 이중 샘플링 회로는 CCD(Charge-Coupled Device) 이미지 센서에도 이용될 수 있다. CMOS 이미지 센서 및 상기 CMOS 이미지 센서에 포함되는 단위 픽셀의 구체적인 구성에 대해서는 도 9 및 10을 참조하여 후술하도록 한다.

도 1을 참조하면, 디지털 상관 이중 샘플링 회로(100)는 제1 래치부(200), 제2 래치부(300) 및 연산부(400)를 포함한다.

제1 래치부(200)는 제1 제어 신호(CS1)를 기초로 카운트 신호(CNT)를 래치하여 디지털 리셋 성분 데이터(RSTG) 및 디지털 이미지 성분 데이터(SIGG)를 저장한다. 제2 래치부(300)는 제2 제어 신호(CS2)를 기초로 제1 래치부(200)의 출력을 래치하여 디지털 리셋 성분 데이터(RSTG)를 저장한다.

카운트 신호(CNT)는 그레이(Gray) 코드 카운터로부터 발생되는 (n+1)비트(n은 1이상의 자연수)의 그레이 코드 신호일 수 있다. 예를 들어, 카운트 신호(CNT)는 제1 비트(G<0>) 내지 제(n+1) 비트(G<n>)를 포함하며, 순차적으로 증가하는 값을 가질 수 있다. 이 경우 디지털 이미지 성분 데이터(SIGG)는 카운트 신호(CNT)의 값 중에서 상기 아날로그 픽셀 신호의 이미지 성분에 상응하는 (n+1)비트의 제1 그레이 코드이고, 디지털 리셋 성분 데이터(RSTG)는 카운트 신호(CNT)의 값 중에서 상기 아날로그 픽셀 신호의 리셋 성분에 상응하는 (n+1)비트의 제2 그레이 코드일 수 있다. 예를 들어, 디지털 이미지 성분 데이터(SIGG)는 제1 비트(SG<0>) 내지 제(n+1) 비트(SG<n>)를 포함하며, 디지털 리셋 성분 데이터(RSTG)는 제1 비트(RG<0>) 내지 제(n+1) 비트(RG<n>)를 포함할 수 있다.

제1 래치부(200)는 카운트 신호(CNT)의 모든 비트들을 복수 개(예를 들어, (n+1)개)의 신호 라인들을 통해 실질적으로 동시에 수신할 수 있다. 제1 래치부(200)는 디지털 리셋 성분 데이터(RSTG)의 모든 비트들을 복수 개(예를 들어, (n+1)개)의 신호 라인들을 통해 실질적으로 동시에 출력하여 제2 래치부(300)에 전송할 수 있다.

또한, 제1 래치부(200)는 제3 제어 신호(CS3)에 기초하여 디지털 이미지 성분 데이터(SIGG)의 비트들(SG<0>~SG<n>)을 하나의 신호 라인(예를 들어, 제1 신호 라인(L1))을 통해 연산부(400)에 제공할 수 있고, 제2 래치부(300)는 제3 제어 신호(CS3)에 기초하여 디지털 리셋 성분 데이터(RSTG)의 비트들(RG<0>~RG<n>)을 하나의 신호 라인(예를 들어, 제2 신호 라인(L2))을 통해 연산부(400)에 제공할 수 있다. 제3 제어 신호(CS3)는 복수의 스위치 제어 신호들을 포함할 수 있으며, 상기 복수의 스위치 제어 신호들에 기초한 제1 및 제2 래치부들(200, 300)의 동작은 도 2, 4, 6 및 7을 참조하여 후술하도록 한다.

연산부(400)는 디지털 이미지 성분 데이터(SIGG)에서 디지털 리셋 성분 데이터(RSTG)를 감산하는 동작을 비트 단위로 수행하여 디지털 유효 이미지 데이터(IMGB)를 발생하고, 디지털 유효 이미지 데이터(IMGB)를 하나의 신호 라인(예를 들어, 출력 신호 라인(OL))을 통해 비트 단위로 순차적으로 출력한다. 예를 들어, 디지털 유효 이미지 데이터(IMGB)는 제1 비트(IB<0>) 내지 제(n+1) 비트(IB<n>)를 포함하는 (n+1)비트의 이진 코드일 수 있으며, 연산부(400)는 그레이-이진(Gray-to-binary) 변환을 비트 단위로 순차적으로 수행할 수 있다.

본 발명의 실시예들에 따른 디지털 상관 이중 샘플링 회로(100)는, 디지털 리셋 성분 데이터(RSTG) 및 디지털 이미지 성분 데이터(SIGG)를 각각 저장하는 두 개의 래치부들(200, 300)을 구비하며, 이에 따라 디지털 유효 이미지 데이터(IMGB)를 발생하는 연산부(400)가 상대적으로 간단한 구조를 가질 수 있다. 특히 도 2를 참조하여 후술하는 바와 같이, 상기 연산부는 하나의 1비트 전가산기만을 포함하도록 구현될 수 있다. 따라서 디지털 상관 이중 샘플링 회로(100)는 상대적으로 간단한 구조 및 작은 크기를 가질 수 있다.

도 2는 도 1의 디지털 상관 이중 샘플링 회로의 일 예를 나타내는 도면이다.

도 2를 참조하면, 디지털 상관 이중 샘플링 회로(100a)는 제1 래치부(200a), 제2 래치부(300a) 및 연산부(400a)를 포함한다. 이하에서는 설명의 편의상, 4비트의 디지털 이미지 성분 데이터(예를 들어, 비트들(SG<0>~SG<3>)을 포함하는 4비트의 제1 그레이 코드) 및 4비트의 디지털 리셋 성분 데이터(예를 들어, 비트들(RG<0>~RG<3>)을 포함하는 4비트의 제2 그레이 코드)에 기초하여 4비트의 디지털 유효 이미지 데이터(예를 들어, 비트들(IB<0>~IB<3>)을 포함하는 4비트의 이진 코드)를 발생하는 것을 중심으로 디지털 상관 이중 샘플링 회로(100a)의 구성 및 동작을 설명하도록 한다.

제1 래치부(200a)는 복수의 이미지 래치들(212, 222, 232, 242) 및 복수의 이미지 출력 스위치들(214, 224, 234, 244)을 포함할 수 있다.

복수의 이미지 래치들(212, 222, 232, 242)은 제1 제어 신호(CS1)를 기초로 상기 카운트 신호의 비트들(G<0>, G<1>, G<2>, G<3>) 중 하나를 래치하여, 상기 디지털 리셋 성분 데이터의 비트들(RG<0>, RG<1>, RG<2>, RG<3>) 중 하나를 각각 먼저 저장하고 이후에 상기 디지털 이미지 성분 데이터의 비트들(SG<0>, SG<1>, SG<2>, SG<3>) 중 하나를 각각 저장할 수 있다. 예를 들어, 제1 이미지 래치(212)는 제1 제어 신호(CS1)를 기초로 상기 카운트 신호의 제1 비트(G<0>)를 래치하여 상기 디지털 리셋 성분 데이터의 제1 비트(RG<0>)를 먼저 저장하고, 이후에 제1 제어 신호(CS1)를 기초로 상기 카운트 신호의 제1 비트(G<0>)를 다시 래치하여 상기 디지털 이미지 성분 데이터의 제1 비트(SG<0>)를 저장할 수 있다.

복수의 이미지 출력 스위치들(214, 224, 234, 244)은 상기 제3 제어 신호, 즉 복수의 스위치 제어 신호들(S0, S1, S2, S3) 중 하나에 기초하여 복수의 이미지 래치들(212, 222, 232, 242) 중 하나의 출력 단자와 제1 신호 라인(L1)을 각각 선택적으로 연결할 수 있다. 예를 들어, 제1 이미지 출력 스위치(214)는 제1 스위치 제어 신호(S0)에 기초하여 제1 이미지 래치(212)의 출력 단자와 제1 신호 라인(L1)을 선택적으로 연결할 수 있다.

제2 래치부(300a)는 복수의 리셋 래치들(312, 322, 332, 342) 및 복수의 리셋 출력 스위치들(314, 324, 334, 344)을 포함할 수 있다.

복수의 리셋 래치들(312, 322, 332, 342)은 복수의 이미지 래치들(212, 222, 232, 242) 중 하나의 출력 단자와 각각 연결되고, 제2 제어 신호(CS2)를 기초로 복수의 이미지 래치들(212, 222, 232, 242) 중 하나의 출력을 래치하여 상기 디지털 리셋 성분 데이터의 비트들(RG<0>, RG<1>, RG<2>, RG<3>) 중 하나를 각각 저장할 수 있다. 예를 들어, 제1 리셋 래치(312)는 제1 이미지 래치(212)의 출력 단자와 연결되고, 제2 제어 신호(CS2)를 기초로 제1 이미지 래치(212)의 출력을 래치하여 상기 디지털 리셋 성분 데이터의 제1 비트(RG<0>)를 저장할 수 있다.

복수의 리셋 출력 스위치들(314, 324, 334, 344)은 상기 제3 제어 신호, 즉 복수의 스위치 제어 신호들(S0, S1, S2, S3) 중 하나에 기초하여 복수의 리셋 래치들(312, 322, 332, 342) 중 하나의 출력 단자와 제2 신호 라인(L2)을 각각 선택적으로 연결할 수 있다. 예를 들어, 제1 리셋 출력 스위치(314)는 제1 스위치 제어 신호(S0)에 기초하여 제1 리셋 래치(312)의 출력 단자와 제2 신호 라인(L2)을 선택적으로 연결할 수 있다.

연산부(400a)는 제1 그레이-이진 변환기(410a), 제2 그레이-이진 변환기(420a) 및 1비트 전가산기(full adder, 430)를 포함할 수 있다. 연산부(400a)는 플립플롭(432)을 더 포함할 수 있다.

제1 그레이-이진 변환기(410a)는 상기 디지털 이미지 성분 데이터에 대한 그레이-이진 변환을 비트 단위로 수행하여 제1 이진 코드(SIGB)를 발생할 수 있다. 제1 이진 코드(SIGB)는 상기 디지털 이미지 성분 데이터에 상응하는 4비트의 이진 코드일 수 있으며, 제1 비트(SB<0>) 내지 제4 비트(SB<3>)를 포함할 수 있다.

제1 그레이-이진 변환기(410a)는 제1 XOR 게이트(412) 및 제1 플립플롭(414)을 포함할 수 있다. 제1 XOR 게이트(412)는 상기 디지털 이미지 성분 데이터의 비트들(SG<0>, SG<1>, SG<2>, SG<3>) 중 하나 및 제1 플립플롭(414)의 출력에 대한 XOR 연산을 수행하여 상기 제1 이진 코드의 비트들(SB<0>~SB<3>) 중 하나를 발생할 수 있다. 제1 플립플롭(414)은 동작 초기에 제1 초기값을 저장하고, 이후에 순차적으로 제1 XOR 게이트(412)의 출력을 저장할 수 있다. 예를 들어, 상기 제1 초기값은 "0"일 수 있다.

제2 그레이-이진 변환기(420a)는 상기 디지털 리셋 성분 데이터에 대한 그레이-이진 변환 및 보수(complement) 변환을 비트 단위로 수행하여 제2 이진 코드(RSTB)를 발생할 수 있다. 제2 이진 코드(RSTB)는 상기 디지털 리셋 성분 데이터의 음수 표현(negative representation)에 상응하는 4비트의 이진 코드일 수 있으며, 제1 비트(RB<0>) 내지 제4 비트(RB<3>)를 포함할 수 있다.

제2 그레이-이진 변환기(420a)는 제2 XOR 게이트(422) 및 제2 플립플롭(424)을 포함한다. 제2 XOR 게이트(422)는 상기 디지털 리셋 성분 데이터의 비트들(RG<0>, RG<1>, RG<2>, RG<3>) 중 하나 및 제2 플립플롭(424)의 출력에 대한 XOR 연산을 수행하여 상기 제2 이진 코드의 비트들(RB<0>~RB<3>) 중 하나를 발생할 수 있다. 제2 플립플롭(424)은 동작 초기에 제2 초기값을 저장하고, 이후에 순차적으로 제2 XOR 게이트(422)의 출력을 저장할 수 있다. 상기 보수 변환을 수행하기 위하여, 상기 제2 초기값은 상기 제1 초기값과 다를 수 있다. 예를 들어, 상기 제2 초기값은 "1"일 수 있다.

1비트 전가산기(430)는 제1 이진 코드(SIGB) 및 제2 이진 코드(RSTB)를 비트 단위로 가산하여 상기 디지털 유효 이미지 데이터를 발생할 수 있다. 예를 들어, 1비트 전가산기(430)는 상기 제1 이진 코드의 비트들(SB<0>~SB<3>)을 수신하는 제1 입력 단자(X), 상기 제2 이진 코드의 비트들(RB<0>~RB<3>)을 수신하는 제2 입력 단자(Y), 플립플롭(432)의 출력을 수신하는 제3 입력 단자(CI), 상기 디지털 유효 이미지 데이터의 비트들(IB<0>~IB<3>)을 출력하는 제1 출력 단자(S) 및 올림수(carry)를 출력하는 제2 출력 단자(C)를 포함할 수 있다. 플립플롭(432)은 1비트 전가산기(430)의 제2 출력 단자(C)로부터 출력되는 상기 올림수를 저장할 수 있다.

연산부(400a)는 상기 제1 그레이 코드의 비트들(SG<0>~SG<3>)에 기초하여 상기 제1 이진 코드의 비트들(SB<0>~SB<3>)을 순차적으로 발생하고, 상기 제2 그레이 코드의 비트들(RG<0>~RG<3>)에 기초하여 상기 제2 이진 코드의 비트들(RB<0>~RB<3>)을 순차적으로 발생하며, 상기 제1 이진 코드의 비트들(SB<0>~SB<3>) 및 상기 제2 이진 코드의 비트들(RB<0>~RB<3>)을 순차적으로 가산하여 상기 디지털 유효 이미지 데이터의 비트들(IB<0>~IB<3>)을 발생할 수 있다.

예를 들어, 연산부(400a)는 상기 제1 그레이 코드의 모든 비트들(SG<0>~SG<3>)에 기초하여 상기 제1 이진 코드의 제1 비트(SB<0>)를 발생하고, 상기 제2 그레이 코드의 모든 비트들(RG<0>~RG<3>)에 기초하여 상기 제2 이진 코드의 제1 비트(RB<0>)를 발생하며, 상기 제1 이진 코드의 제1 비트(SB<0>) 및 상기 제2 이진 코드의 제1 비트(RB<0>)에 기초하여 상기 디지털 유효 이미지 데이터의 제1 비트(IB<0>)를 발생할 수 있다. 상기 제1 이진 코드의 제1 비트(SB<0>)는 제1 이진 코드(SIGB)의 최하위 비트(Least Significant Bit; LSB)이고, 상기 제2 이진 코드의 제1 비트(RB<0>)는 제2 이진 코드(RSTB)의 LSB이며, 상기 디지털 유효 이미지 데이터의 제1 비트(IB<0>)는 상기 디지털 유효 이미지 데이터의 LSB일 수 있다.

도 2의 실시예에서, 제1 래치부(200a)는 복수의 스위치 제어 신호들(S0, S1, S2, S3)에 기초하여 상기 제1 그레이 코드의 비트들(SG<0>~SG<3>)을 제1 신호 라인(L1)을 통해 순차적으로 출력하여 연산부(400a)에 전송할 수 있다. 제2 래치부(300a)는 복수의 스위치 제어 신호들(S0, S1, S2, S3)에 기초하여 상기 제2 그레이 코드의 비트들(RG<0>~RG<3>)을 제2 신호 라인(L2)을 통해 순차적으로 출력하여 연산부(400a)에 전송할 수 있다. 연산부(400a)는 상기 제1 그레이 코드의 비트들(SG<0>~SG<3>) 각각을 기초로 XOR 연산을 순차적으로 수행하여 상기 제1 이진 코드의 제1 비트(SB<0>)를 발생하고, 상기 제2 그레이 코드의 비트들(RG<0>~RG<3>) 각각을 기초로 XOR 연산을 순차적으로 수행하여 상기 제2 이진 코드의 제1 비트(RB<0>)를 발생할 수 있다.

또한, 연산부(400a)는 상기 제1 이진 코드의 제1 비트(SB<0>) 및 상기 제1 그레이 코드의 제1 비트(SG<0>)에 기초하여 상기 제1 이진 코드의 제2 비트(도 4의 SB<1>)를 발생하고, 상기 제2 이진 코드의 제1 비트(RB<0>) 및 상기 제2 그레이 코드의 제1 비트(RG<0>)에 기초하여 상기 제2 이진 코드의 제2 비트(도 4의 RB<1>)를 발생하며, 상기 제1 이진 코드의 제2 비트(도 4의 SB<1>) 및 상기 제2 이진 코드의 제2 비트(도 4의 RB<1>)에 기초하여 상기 디지털 유효 이미지 데이터의 제2 비트(도 4의 IB<1>)를 발생할 수 있다. 상기 제1 그레이 코드의 제1 비트(SG<0>)는 상기 제1 그레이 코드의 LSB이고, 상기 제2 그레이 코드의 제1 비트(RG<0>)는 상기 제1 그레이 코드의 LSB일 수 있다. 상기 제1 이진 코드의 제2 비트(도 4의 SB<1>)는 제1 이진 코드(SIGB)의 차하위 비트이고, 상기 제2 이진 코드의 제2 비트(도 4의 RB<1>)는 제2 이진 코드(RSTB)의 차하위 비트이며, 상기 디지털 유효 이미지 데이터의 제2 비트(도 4의 IB<1>)는 상기 디지털 유효 이미지 데이터의 차하위 비트일 수 있다.

도 3 및 4는 도 2의 디지털 상관 이중 샘플링 회로의 동작을 설명하기 위한 타이밍도들이다.

도 3은 상기 제1 그레이 코드의 비트들(SG<0>~SG<3>) 및 상기 제2 그레이 코드의 비트들(RG<0>~RG<3>)이 각각 도 2의 제1 래치부(200a) 및 제2 래치부(300a)에 저장되는 동작을 나타낸다. 도 3에서 LU1, LU2는 각각 제1 및 제2 래치부들(200a, 300a)의 코드 저장 상태를 나타낸다. 도 4는 도 2의 연산부(400a)가 상기 제1 그레이 코드의 비트들(SG<0>~SG<3>) 및 상기 제2 그레이 코드의 비트들(RG<0>~RG<3>)에 기초하여 상기 디지털 유효 이미지 데이터의 비트들(IB<0>~IB<3>)을 발생하는 동작을 나타낸다. 도 4에서 FF1, FF2는 각각 제1 및 제2 플립플롭들(414, 424)의 비트 저장 상태를 나타낸다.

이하에서는, 도 2, 3 및 4를 참조하여 본 발명의 일 실시예에 따른 디지털 상관 이중 샘플링 회로(100a)의 동작을 더욱 상세하게 설명하도록 한다.

도 3에 도시된 것처럼, 시간 t1에서, 아날로그 픽셀 신호(VPIX)는 리셋 레벨(RL)을 가지고, 램프 신호(VRAMP)는 리셋 레벨(RL)에서 오프셋 값만큼 증가된 오프셋 레벨(OL)을 가진다. 도 9 및 10을 참조하여 후술하는 바와 같이, 램프 신호(VRAMP)는 이미지 센서의 전압 발생부(도 9의 560)로부터 제공될 수 있다. 아날로그 픽셀 신호(VPIX)는 상기 이미지 센서의 픽셀 어레이(도 9의 510)로부터 출력되며, 리셋 성분 및 이미지 성분을 포함할 수 있다. 리셋 레벨(RL)은 상기 리셋 성분에 상응할 수 있다.

시간 t2에서, 램프 신호(VRAMP)는 활성화되어 오프셋 레벨(OL)부터 일정한 기울기로 감소한다. 제1 래치부(200a)에 인가되는 상기 카운트 신호는 시간 t2 이전까지는 초기화 상태를 유지하며, 시간 t2부터 일정한 크기(예를 들어, "1")만큼 값이 증가할 수 있다.

시간 t2 내지 t5의 제1 비교 구간에서, 활성화된 램프 신호(VRAMP)와 아날로그 픽셀 신호(VPIX)를 비교하여 제1 제어 신호(CS1)의 천이 시점이 결정된다. 시간 t2 내지 t3에서 램프 신호(VRAMP)의 레벨이 아날로그 픽셀 신호(VPIX)의 레벨보다 높고 시간 t3 내지 t5에서 램프 신호(VRAMP)의 레벨이 아날로그 픽셀 신호(VPIX)의 레벨보다 낮으므로, 제1 제어 신호(CS1)는 시간 t3에서 논리 하이 레벨에서 논리 로우 레벨로 천이된다.

또한 시간 t3에서, 제1 래치부(200a)는 제1 제어 신호(CS1)의 하강 에지(falling edge)에 기초하여 상기 카운트 신호의 값을 래치하고, 상기 디지털 리셋 성분 데이터에 상응하는 상기 제2 그레이 코드의 비트들(RG<0>~RG<3>)이 복수의 이미지 래치들(212, 222, 232, 242)에 저장된다. 상기 제2 그레이 코드는 리셋 카운팅 구간(RP)의 길이에 상응할 수 있다. 한편, 제1 래치부(200a)는 상기 저장된 제2 그레이 코드의 비트들(RG<0>~RG<3>)을 출력한다.

시간 t4에서, 제2 제어 신호(CS2)는 논리 하이 레벨에서 논리 로우 레벨로 천이된다. 제2 래치부(300a)는 제2 제어 신호(CS2)의 하강 에지에 기초하여 제1 래치부(200a)의 출력을 래치하고, 상기 디지털 리셋 성분 데이터에 상응하는 상기 제2 그레이 코드의 비트들(RG<0>~RG<3>)이 복수의 리셋 래치들(312, 322, 332, 342)에 저장된다.

시간 t5에서, 램프 신호(VRAMP)는 비활성화되어 오프셋 레벨(OL)을 가진다. 시간 t6에서, 상기 이미지 센서의 단위 픽셀의 광전 변환부(도 10의 610)에서 발생된 광전하가 플로팅 확산 영역으로 전송되며, 아날로그 픽셀 신호(VPIX)의 레벨은 리셋 레벨(RL)에서 상기 이미지 성분에 상응하는 이미지 레벨(SL)로 변경된다. 또한 시간 t6에서, 제1 및 제2 제어 신호들(CS1, CS2)은 논리 로우 레벨에서 논리 하이 레벨로 천이된다.

시간 t7에서, 램프 신호(VRAMP)는 활성화되어 오프셋 레벨(OL)부터 일정한 기울기로 감소한다. 상기 카운트 신호는 시간 t3 이후의 임의의 시점(예를 들어, 램프 신호(VRAMP)가 비활성화된 시간 t5)에서 초기화되며, 시간 t7 이전까지 상기 초기화 상태를 유지하다가 시간 t7부터 상기 일정한 크기만큼 값이 증가할 수 있다.

시간 t7 내지 t9의 제2 비교 구간에서, 활성화된 램프 신호(VRAMP)와 아날로그 픽셀 신호(VPIX)를 비교하여 제1 제어 신호(CS1)의 천이 시점이 결정된다. 시간 t7 내지 t8에서 램프 신호(VRAMP)의 레벨이 아날로그 픽셀 신호(VPIX)의 레벨보다 높고 시간 t8 내지 t9에서 램프 신호(VRAMP)의 레벨이 아날로그 픽셀 신호(VPIX)의 레벨보다 낮으므로, 제1 제어 신호(CS1)는 시간 t8에서 논리 하이 레벨에서 논리 로우 레벨로 천이된다.

또한 시간 t8에서, 제1 래치부(200a)는 제1 제어 신호(CS1)의 하강 에지에 기초하여 상기 카운트 신호의 값을 래치하고, 상기 디지털 이미지 성분 데이터에 상응하는 상기 제1 그레이 코드의 비트들(SG<0>~SG<3>)이 복수의 이미지 래치들(212, 222, 232, 242)에 저장된다. 상기 제1 그레이 코드는 이미지 카운팅 구간(SP)의 길이에 상응할 수 있다.

본 발명의 실시예들과 같이 하나의 1비트 전가산기(430)만을 이용하여 상기 디지털 유효 이미지 데이터를 발생하기 위해, 1비트 전가산기(430)는 상기 제1 및 제2 이진 코드들의 LSB들부터 최상위 비트(Most Significant Bit; MSB)들까지를 순차적으로 입력 받아야 한다. 도 2의 디지털 상관 이중 샘플링 회로(100a)에 포함된 제1 그레이-이진 변환기(410a)는 하기의 [수학식 1] 내지 [수학식 7]에 기초하여 상기 제1 이진 코드의 제1 비트(SB<0>, 즉 LSB)부터 제4 비트(SB<3>, 즉 MSB)까지 순차적으로 발생한다.

[수학식 1]

[수학식 2]

[수학식 3]

[수학식 4]

[수학식 5]

[수학식 6]

[수학식 7]

상기의 [수학식 1] 내지 [수학식 7]에서,

는 XOR 연산을 나타낸다. 상기의 [수학식 1] 내지 [수학식 7]에 기재된 동작을 순차적으로 수행하기 위해, 제1 래치부(200a)는 상기 제1 그레이 코드의 제4 비트(SG<3>, 즉 MSB)부터 제1 비트(SG<0>, 즉 LSB)까지 순차적으로 출력한 이후에 다시 제1 비트(SG<0>)부터 제3 비트(SG<2>)까지 순차적으로 출력할 수 있다.

구체적으로 도 4에 도시된 것처럼, 시간 t9 이후의 시간 t10에서, 제4 스위치 제어 신호(S3)는 논리 하이 레벨에서 논리 로우 레벨로 천이되어 활성화된다. 제1 래치부(200a)는 제4 스위치 제어 신호(S4)에 기초하여 상기 제1 그레이 코드의 제4 비트(SG<3>)를 제1 신호 라인(L1)을 통해 출력한다. 제1 XOR 게이트(412)는 상기 제1 그레이 코드의 제4 비트(SG<3>)와 제1 플립플롭(414)에 저장된 상기 제1 초기값(예를 들어, "0")에 대한 XOR 연산을 수행하며, 상기의 [수학식 1]에 기초하여 상기 제1 그레이 코드의 제4 비트(SG<3>)와 실질적으로 동일한 상기 제1 이진 코드의 제4 비트(SB<3>)를 발생한다.

시간 t11에서, 제1 XOR 게이트(412)로부터 출력되는 상기 제1 이진 코드의 제4 비트(SB<3>)는 제1 플립플롭(414)에 저장된다. 또한 제4 스위치 제어 신호(S3)는 논리 로우 레벨에서 논리 하이 레벨로 천이되어 비활성화되고, 제3 스위치 제어 신호(S2)는 논리 하이 레벨에서 논리 로우 레벨로 천이되어 활성화된다. 제1 래치부(200a)는 제3 스위치 제어 신호(S3)에 기초하여 상기 제1 그레이 코드의 제3 비트(SG<2>)를 제1 신호 라인(L1)을 통해 출력한다. 제1 XOR 게이트(412)는 상기 제1 그레이 코드의 제3 비트(SG<2>)와 제1 플립플롭(414)에 저장된 상기 제1 이진 코드의 제4 비트(SB<3>)에 대한 XOR 연산을 수행하며, 상기의 [수학식 2]에 기초하여 상기 제1 이진 코드의 제3 비트(SB<2>)를 발생한다.

시간 t12에서, 제1 XOR 게이트(412)로부터 출력되는 상기 제1 이진 코드의 제3 비트(SB<2>)는 제1 플립플롭(414)에 저장된다. 또한 제3 스위치 제어 신호(S2)는 논리 로우 레벨에서 논리 하이 레벨로 천이되어 비활성화되고, 제2 스위치 제어 신호(S1)는 논리 하이 레벨에서 논리 로우 레벨로 천이되어 활성화된다. 제1 래치부(200a)는 제2 스위치 제어 신호(S1)에 기초하여 상기 제1 그레이 코드의 제2 비트(SG<1>)를 제1 신호 라인(L1)을 통해 출력한다. 제1 XOR 게이트(412)는 상기 제1 그레이 코드의 제2 비트(SG<1>)와 제1 플립플롭(414)에 저장된 상기 제1 이진 코드의 제3 비트(SB<2>)에 대한 XOR 연산을 수행하며, 상기의 [수학식 3]에 기초하여 상기 제1 이진 코드의 제2 비트(SB<1>)를 발생한다.

시간 t13에서, 제1 XOR 게이트(412)로부터 출력되는 상기 제1 이진 코드의 제2 비트(SB<1>)는 제1 플립플롭(414)에 저장된다. 또한 제2 스위치 제어 신호(S1)는 논리 로우 레벨에서 논리 하이 레벨로 천이되어 비활성화되고, 제1 스위치 제어 신호(S0)는 논리 하이 레벨에서 논리 로우 레벨로 천이되어 활성화된다. 제1 래치부(200a)는 제1 스위치 제어 신호(S0)에 기초하여 상기 제1 그레이 코드의 제1 비트(SG<0>)를 제1 신호 라인(L1)을 통해 출력한다. 제1 XOR 게이트(412)는 상기 제1 그레이 코드의 제1 비트(SG<0>)와 제1 플립플롭(414)에 저장된 상기 제1 이진 코드의 제2 비트(SB<1>)에 대한 XOR 연산을 수행하며, 상기의 [수학식 4]에 기초하여 상기 제1 이진 코드의 제1 비트(SB<0>)를 발생한다.

시간 t14에서, 제1 XOR 게이트(412)로부터 출력되는 상기 제1 이진 코드의 제1 비트(SB<0>)는 제1 플립플롭(414)에 저장된다. 또한 제1 스위치 제어 신호(S0)는 활성화 상태를 유지하며, 제1 래치부(200a)는 상기 제1 그레이 코드의 제1 비트(SG<0>)를 출력한다. 제1 XOR 게이트(412)는 상기 제1 그레이 코드의 제1 비트(SG<0>)와 제1 플립플롭(414)에 저장된 상기 제1 이진 코드의 제1 비트(SB<0>)에 대한 XOR 연산을 수행하며, 상기의 [수학식 5]에 기초하여 상기 제1 이진 코드의 제2 비트(SB<1>)를 발생한다.

시간 t15에서, 제1 XOR 게이트(412)로부터 출력되는 상기 제1 이진 코드의 제2 비트(SB<1>)는 제1 플립플롭(414)에 저장된다. 또한 제1 스위치 제어 신호(S0)는 비활성화되고, 제2 스위치 제어 신호(S1)는 활성화되며, 제1 래치부(200a)는 상기 제1 그레이 코드의 제2 비트(SG<1>)를 출력한다. 제1 XOR 게이트(412)는 상기 제1 그레이 코드의 제2 비트(SG<1>)와 제1 플립플롭(414)에 저장된 상기 제1 이진 코드의 제2 비트(SB<1>)에 대한 XOR 연산을 수행하며, 상기의 [수학식 6]에 기초하여 상기 제1 이진 코드의 제3 비트(SB<2>)를 발생한다.

시간 t16에서, 제1 XOR 게이트(412)로부터 출력되는 상기 제1 이진 코드의 제3 비트(SB<2>)는 제1 플립플롭(414)에 저장된다. 또한 제2 스위치 제어 신호(S1)는 비활성화되고, 제3 스위치 제어 신호(S2)는 활성화되며, 제1 래치부(200a)는 상기 제1 그레이 코드의 제3 비트(SG<2>)를 출력한다. 제1 XOR 게이트(412)는 상기 제1 그레이 코드의 제3 비트(SG<2>)와 제1 플립플롭(414)에 저장된 상기 제1 이진 코드의 제3 비트(SB<2>)에 대한 XOR 연산을 수행하며, 상기의 [수학식 7]에 기초하여 상기 제1 이진 코드의 제4 비트(SB<3>)를 발생한다. 시간 t17에서, 제1 XOR 게이트(412)에서 출력되는 상기 제1 이진 코드의 제4 비트(SB<3>)는 제1 플립플롭(414)에 저장된다.

이와 유사하게, 시간 t10에서, 제2 XOR 게이트(422)는 제2 래치부(300a)로부터 출력되는 상기 제2 그레이 코드의 제4 비트(RG<3>)와 제2 플립플롭(424)에 저장된 상기 제2 초기값(예를 들어, "1")에 대한 XOR 연산을 수행하여 상기 제2 이진 코드의 제4 비트(RB<3>)를 발생한다. 시간 t11에서, 상기 제2 이진 코드의 제4 비트(RB<3>)는 제2 플립플롭(424)에 저장되고, 제2 XOR 게이트(422)는 제2 래치부(300a)로부터 출력된 상기 제2 그레이 코드의 제3 비트(RG<2>)와 제2 플립플롭(424)에 저장된 상기 제2 이진 코드의 제4 비트(RB<3>)에 대한 XOR 연산을 수행하여 상기 제2 이진 코드의 제3 비트(RB<2>)를 발생한다. 시간 t12에서, 상기 제2 이진 코드의 제3 비트(RB<2>)는 제2 플립플롭(424)에 저장되고, 제2 XOR 게이트(422)는 제2 래치부(300a)로부터 출력되는 상기 제2 그레이 코드의 제2 비트(RG<1>)와 제2 플립플롭(424)에 저장된 상기 제2 이진 코드의 제3 비트(RB<2>)에 대한 XOR 연산을 수행하여 상기 제2 이진 코드의 제2 비트(RB<1>)를 발생한다. 시간 t13에서, 상기 제2 이진 코드의 제2 비트(RB<1>)는 제2 플립플롭(424)에 저장되고, 제2 XOR 게이트(422)는 제2 래치부(300a)로부터 출력되는 상기 제2 그레이 코드의 제1 비트(RG<0>)와 제2 플립플롭(424)에 저장된 상기 제2 이진 코드의 제2 비트(RB<1>)에 대한 XOR 연산을 수행하여 상기 제2 이진 코드의 제1 비트(RB<0>)를 발생한다.

시간 t14에서, 상기 제2 이진 코드의 제1 비트(RB<0>)는 제2 플립플롭(424)에 저장되고, 제2 XOR 게이트(422)는 제2 래치부(300a)로부터 출력되는 상기 제2 그레이 코드의 제1 비트(RG<0>)와 제2 플립플롭(424)에 저장된 상기 제2 이진 코드의 제1 비트(RB<0>)에 대한 XOR 연산을 수행하여 상기 제2 이진 코드의 제2 비트(RB<1>)를 발생한다. 시간 t15에서, 상기 제2 이진 코드의 제2 비트(RB<1>)는 제2 플립플롭(424)에 저장되고, 제2 XOR 게이트(422)는 제2 래치부(300a)로부터 출력되는 상기 제2 그레이 코드의 제2 비트(RG<1>)와 제2 플립플롭(424)에 저장된 상기 제2 이진 코드의 제2 비트(RB<1>)에 대한 XOR 연산을 수행하여 상기 제2 이진 코드의 제3 비트(RB<2>)를 발생한다. 시간 t16에서, 상기 제2 이진 코드의 제3 비트(RB<2>)는 제2 플립플롭(424)에 저장되고, 제2 XOR 게이트(422)는 제2 래치부(300a)로부터 출력되는 상기 제2 그레이 코드의 제3 비트(RG<2>)와 제2 플립플롭(424)에 저장된 상기 제2 이진 코드의 제3 비트(RB<2>)에 대한 XOR 연산을 수행하여 상기 제2 이진 코드의 제4 비트(RB<3>)를 발생한다. 시간 t17에서, 상기 제2 이진 코드의 제4 비트(RB<3>)는 제2 플립플롭(424)에 저장된다.

또한 시간 t15에서, 1비트 전가산기(430)는 제1 플립플롭(414)에 저장된 상기 제1 이진 코드의 제1 비트(SB<0>) 및 제2 플립플롭(424)에 저장된 상기 제2 이진 코드의 제1 비트(RB<0>)에 기초하여 상기 디지털 유효 이미지 데이터의 제1 비트(IB<0>)를 발생한다. 시간 t16에서, 1비트 전가산기(430)는 제1 플립플롭(414)에 저장된 상기 제1 이진 코드의 제2 비트(SB<1>) 및 제2 플립플롭(424)에 저장된 상기 제2 이진 코드의 제2 비트(RB<1>)에 기초하여 상기 디지털 유효 이미지 데이터의 제2 비트(IB<1>)를 발생한다. 시간 t17에서, 1비트 전가산기(430)는 제1 플립플롭(414)에 저장된 상기 제1 이진 코드의 제3 비트(SB<2>) 및 제2 플립플롭(424)에 저장된 상기 제2 이진 코드의 제3 비트(RB<2>)에 기초하여 상기 디지털 유효 이미지 데이터의 제3 비트(IB<2>)를 발생한다. 시간 t18에서, 1비트 전가산기(430)는 제1 플립플롭(414)에 저장된 상기 제1 이진 코드의 제4 비트(SB<3>) 및 제2 플립플롭(424)에 저장된 상기 제2 이진 코드의 제4 비트(RB<3>)에 기초하여 상기 디지털 유효 이미지 데이터의 제4 비트(IB<3>)를 발생한다.

일 실시예에서, 동작 초기에 플립플롭(432)에 저장된 제3 초기값은 "1"일 수 있다. 제2 그레이-이진 변환기(420a)에서 발생되는 제2 이진 코드(RSTB)는 상기 제2 그레이 코드에 대한 그레이-이진 변환을 수행하여 생성되는 이진 코드의 1의 보수(1's complement) 코드일 수 있으며, 따라서 상기 1의 보수 코드를 2의 보수(2's complement) 코드로 변환하여 상기 디지털 유효 이미지 데이터를 보정하기 위해 상기 제3 초기값이 "1"로 설정될 수 있다.

다른 실시예에서, 동작 초기에 플립플롭(432)에 저장된 상기 제3 초기값은 "0"일 수 있다. 상술한 것처럼 상기 1의 보수 코드를 직접적으로 상기 2의 보수 코드로 변환하는 대신에, 디지털 상관 이중 샘플링 회로(100a)를 포함하는 이미지 센서의 후단에 배치되는 신호 처리부가 상기 디지털 유효 이미지 데이터에 대한 보정 동작을 수행할 수 있다.

도 5는 도 1의 디지털 상관 이중 샘플링 회로의 다른 예를 나타내는 도면이다.

도 5를 참조하면, 디지털 상관 이중 샘플링 회로(100b)는 제1 래치부(200b), 제2 래치부(300b) 및 연산부(400a)를 포함한다.

도 5의 디지털 상관 이중 샘플링 회로(100b)는, (n+1)비트의 디지털 이미지 성분 데이터(예를 들어, 비트들(SG<0>, SG<1>, ..., SG<n>)을 포함하는 (n+1)비트의 제1 그레이 코드) 및 (n+1)비트의 디지털 리셋 성분 데이터(예를 들어, 비트들(RG<0>, RG<1>, ..., RG<n>)을 포함하는 (n+1)비트의 제2 그레이 코드)에 기초하여 (n+1)비트의 디지털 유효 이미지 데이터(예를 들어, 비트들(IB<0>~IB<n>)을 포함하는 (n+1)비트의 이진 코드)를 발생하는 것을 제외하면 도 2의 디지털 상관 이중 샘플링 회로(100a)와 실질적으로 동일한 구성을 가질 수 있다.

제1 래치부(200b)는 복수의 이미지 래치들(212, 222, ..., 252) 및 복수의 이미지 출력 스위치들(214, 224, ..., 254)을 포함할 수 있다. 복수의 이미지 래치들(212, 222, ..., 252)은 제1 제어 신호(CS1)를 기초로 상기 카운트 신호의 비트들(G<0>, G<1>, ..., G<n>) 중 하나를 래치하여, 상기 디지털 리셋 성분 데이터의 비트들(RG<0>, RG<1>, ..., RG<n>) 중 하나를 각각 먼저 저장하고 이후에 상기 디지털 이미지 성분 데이터의 비트들(SG<0>, SG<1>, ..., SG<n>) 중 하나를 각각 저장할 수 있다. 복수의 이미지 출력 스위치들(214, 224, ..., 254)은 복수의 스위치 제어 신호들(S0, S1, ..., Sn) 중 하나에 기초하여 복수의 이미지 래치들(212, 222, ..., 252) 중 하나의 출력 단자와 제1 신호 라인(L1)을 각각 선택적으로 연결할 수 있다.

제2 래치부(300b)는 복수의 리셋 래치들(312, 322, ..., 352) 및 복수의 리셋 출력 스위치들(314, 324, ..., 354)을 포함할 수 있다. 복수의 리셋 래치들(312, 322, ..., 352)은 복수의 이미지 래치들(212, 222, ..., 252) 중 하나의 출력 단자와 각각 연결되고, 제2 제어 신호(CS2)를 기초로 복수의 이미지 래치들(212, 222, ..., 252) 중 하나의 출력을 래치하여 상기 디지털 리셋 성분 데이터의 비트들(RG<0>, RG<1>, ..., RG<n>) 중 하나를 각각 저장할 수 있다. 복수의 리셋 출력 스위치들(314, 324, ..., 354)은 복수의 스위치 제어 신호들(S0, S1, ..., Sn) 중 하나에 기초하여 복수의 리셋 래치들(312, 322, ..., 352) 중 하나의 출력 단자와 제2 신호 라인(L2)을 각각 선택적으로 연결할 수 있다.

연산부(400a)는 제1 그레이-이진 변환기(410a), 제2 그레이-이진 변환기(420a) 및 1비트 전가산기(430)를 포함하며, 플립플롭(432)을 더 포함할 수 있다. 제1 그레이-이진 변환기(410a)에서 발생되는 제1 이진 코드(SIGB)가 제1 비트(SB<0>) 내지 제(n+1) 비트(SB<n>)를 포함하고 제2 그레이-이진 변환기(420a)에서 발생되는 제2 이진 코드(RSTB)가 제1 비트(RB<0>) 내지 제(n+1) 비트(RB<n>)를 포함하며 1비트 전가산기(430)에서 발생되는 상기 디지털 유효 이미지 데이터가 제1 비트(IB<0>) 내지 제(n+1) 비트(IB<n>)를 포함하는 것을 제외하면, 도 5의 연산부(400a)는 도 2의 연산부(400a)와 실질적으로 동일한 구성을 가질 수 있다.

도 6은 도 1의 디지털 상관 이중 샘플링 회로의 또 다른 예를 나타내는 도면이다.

도 6을 참조하면, 디지털 상관 이중 샘플링 회로(100c)는 제1 래치부(200a), 제2 래치부(300a) 및 연산부(400c)를 포함한다. 디지털 상관 이중 샘플링 회로(100c)는 4비트의 디지털 이미지 성분 데이터(예를 들어, 비트들(SG<0>~SG<3>)을 포함하는 4비트의 제1 그레이 코드) 및 4비트의 디지털 리셋 성분 데이터(예를 들어, 비트들(RG<0>~RG<3>)을 포함하는 4비트의 제2 그레이 코드)에 기초하여 4비트의 디지털 유효 이미지 데이터(예를 들어, 비트들(IB<0>~IB<3>)을 포함하는 4비트의 이진 코드)를 발생할 수 있다.

제1 래치부(200a) 및 제2 래치부(300a)는 각각 도 2의 제1 래치부(200a) 및 제2 래치부(300a)와 실질적으로 동일한 구성을 가질 수 있다. 제1 래치부(200a)는 복수의 이미지 래치들(212, 222, 232, 242) 및 복수의 이미지 출력 스위치들(214, 224, 234, 244)을 포함할 수 있고, 제2 래치부(300a)는 복수의 리셋 래치들(312, 322, 332, 342) 및 복수의 리셋 출력 스위치들(314, 324, 334, 344)을 포함할 수 있다.

실시예에 따라서, 이미지 출력 스위치(244) 및 리셋 출력 스위치(344)는 생략될 수 있다.

연산부(400c)는 제1 그레이-이진 변환기(410c), 제2 그레이-이진 변환기(420c) 및 1비트 전가산기(430)를 포함하며, 플립플롭(432)을 더 포함할 수 있다.

제1 그레이-이진 변환기(410c)는 상기 디지털 이미지 성분 데이터에 대한 그레이-이진 변환을 비트 단위로 수행하여 제1 이진 코드(SIGB)를 발생할 수 있다. 제1 그레이-이진 변환기(410c)는 제1 XOR 게이트(413), 제1 이진 비트 발생기(440), 제1 멀티플렉서(416) 및 제1 플립플롭(415)을 포함할 수 있다.

제1 이진 비트 발생기(440)는 상기 디지털 이미지 성분 데이터의 모든 비트들(SG<0>, SG<1>, SG<2>, SG<3>)에 대한 XOR 연산을 수행하여 상기 제1 이진 코드의 제1 비트(SB<0>)를 발생할 수 있다. 제1 이진 비트 발생기(440)는 복수의 XOR 게이트들(442, 444, 446)을 포함할 수 있다. XOR 게이트(446)는 상기 디지털 이미지 성분 데이터의 제4 비트(SG<3>) 및 제3 비트(SG<2>)에 대한 XOR 연산을 수행하고, XOR 게이트(444)는 XOR 게이트(446)의 출력 및 상기 디지털 이미지 성분 데이터의 제2 비트(SG<1>)에 대한 XOR 연산을 수행하며, XOR 게이트(442)는 XOR 게이트(444)의 출력 및 상기 디지털 이미지 성분 데이터의 제1 비트(SG<0>)에 대한 XOR 연산을 수행하여 상기 제1 이진 코드의 제1 비트(SB<0>)를 발생할 수 있다.

제1 멀티플렉서(416)는 선택 신호(SS)에 기초하여 제1 XOR 게이트(413)의 출력 및 제1 이진 비트 발생기(440)의 출력 중 하나를 선택할 수 있다. 제1 플립플롭(415)은 제1 멀티플렉서(416)의 출력을 저장할 수 있다. 제1 XOR 게이트(413)는 상기 디지털 이미지 성분 데이터의 비트들(SG<0>, SG<1>, SG<2>, SG<3>) 중 하나 및 제1 플립플롭(415)의 출력에 대한 XOR 연산을 수행하여 상기 제1 이진 코드의 비트들(SB<0>~SB<3>) 중 제1 비트(SB<0>)를 제외한 하나를 발생할 수 있다.

제2 그레이-이진 변환기(420c)는 상기 디지털 리셋 성분 데이터에 대한 그레이-이진 변환을 비트 단위로 수행하여 제2 이진 코드(RSTB)를 발생할 수 있다. 제2 그레이-이진 변환기(420c)는 제2 XOR 게이트(423), 제2 이진 비트 발생기(450), 제2 멀티플렉서(426) 및 제2 플립플롭(425)을 포함할 수 있다.

제2 이진 비트 발생기(450)는 상기 디지털 리셋 성분 데이터의 모든 비트들(RG<0>, RG<1>, RG<2>, RG<3>)에 대한 XOR 연산을 수행하고 상기 디지털 리셋 성분 데이터의 모든 비트들(RG<0>, RG<1>, RG<2>, RG<3>)에 대한 XOR 연산 결과를 반전하여 상기 제2 이진 코드의 제1 비트(RB<0>)를 발생할 수 있다. 제2 이진 비트 발생기(450)는 인버터(452) 및 복수의 XOR 게이트들(454, 456, 458)을 포함할 수 있다. XOR 게이트(458)는 상기 디지털 리셋 성분 데이터의 제4 비트(RG<3>) 및 제3 비트(RG<2>)에 대한 XOR 연산을 수행하고, XOR 게이트(456)는 XOR 게이트(458)의 출력 및 상기 디지털 리셋 성분 데이터의 제2 비트(RG<1>)에 대한 XOR 연산을 수행하고, XOR 게이트(454)는 XOR 게이트(456)의 출력 및 상기 디지털 리셋 성분 데이터의 제1 비트(RG<0>)에 대한 XOR 연산을 수행하며, 인버터(452)는 XOR 게이트(454)의 출력을 반전하여 상기 제2 이진 코드의 제1 비트(RB<0>)를 발생할 수 있다.

제2 멀티플렉서(426)는 선택 신호(SS)에 기초하여 제2 XOR 게이트(423)의 출력 및 제2 이진 비트 발생기(450)의 출력 중 하나를 선택할 수 있다. 제2 플립플롭(425)은 제2 멀티플렉서(426)의 출력을 저장할 수 있다. 제2 XOR 게이트(423)는 상기 디지털 리셋 성분 데이터의 비트들(RG<0>, RG<1>, RG<2>, RG<3>) 중 하나 및 제2 플립플롭(425)의 출력에 대한 XOR 연산을 수행하여 상기 제2 이진 코드의 비트들(RB<0>~RB<3>) 중 제1 비트(RB<0>)를 제외한 하나를 발생할 수 있다.

1비트 전가산기(430)는 제1 이진 코드(SIGB) 및 제2 이진 코드(RSTB)를 비트 단위로 가산하여 상기 디지털 유효 이미지 데이터를 발생할 수 있다. 1비트 전가산기(430) 및 플립플롭(432)은 각각 도 2의 1비트 전가산기(430) 및 플립플롭(432)과 실질적으로 동일할 수 있다.

연산부(400c)는 상기 제1 그레이 코드의 비트들(SG<0>~SG<3>)에 기초하여 상기 제1 이진 코드의 비트들(SB<0>~SB<3>)을 순차적으로 발생하고, 상기 제2 그레이 코드의 비트들(RG<0>~RG<3>)에 기초하여 상기 제2 이진 코드의 비트들(RB<0>~RB<3>)을 순차적으로 발생하며, 상기 제1 이진 코드의 비트들(SB<0>~SB<3>) 및 상기 제2 이진 코드의 비트들(RB<0>~RB<3>)을 순차적으로 가산하여 상기 디지털 유효 이미지 데이터의 비트들(IB<0>~IB<3>)을 발생할 수 있다. 예를 들어, 연산부(400c)는 상기 제1 그레이 코드의 모든 비트들(SG<0>~SG<3>)에 기초하여 상기 제1 이진 코드의 제1 비트(SB<0>)를 발생하고, 상기 제2 그레이 코드의 모든 비트들(RG<0>~RG<3>)에 기초하여 상기 제2 이진 코드의 제1 비트(RB<0>)를 발생하며, 상기 제1 이진 코드의 제1 비트(SB<0>) 및 상기 제2 이진 코드의 제1 비트(RB<0>)에 기초하여 상기 디지털 유효 이미지 데이터의 제1 비트(IB<0>)를 발생할 수 있다.

도 6의 실시예에서, 제1 래치부(200a)는 상기 제1 그레이 코드의 모든 비트들(SG<0>~SG<3>)을 실질적으로 동시에 연산부(400c)에 제공할 수 있다. 제2 래치부(300a)는 상기 제2 그레이 코드의 모든 비트들(RG<0>~RG<3>)을 실질적으로 동시에 연산부(400c)에 제공할 수 있다. 연산부(400c)는 상기 제1 그레이 코드의 모든 비트들(SG<0>~SG<3>)에 대한 XOR 연산을 수행하여 상기 제1 이진 코드의 제1 비트(SB<0>)를 발생하고, 상기 제2 그레이 코드의 모든 비트들(RG<0>~RG<3>)에 대한 XOR 연산을 수행하여 상기 제2 이진 코드의 제1 비트(RB<0>)를 발생할 수 있다.

또한, 연산부(400c)는 상기 제1 이진 코드의 제1 비트(SB<0>) 및 상기 제1 그레이 코드의 제1 비트(SG<0>)에 기초하여 상기 제1 이진 코드의 제2 비트(도 7의 SB<1>)를 발생하고, 상기 제2 이진 코드의 제1 비트(RB<0>) 및 상기 제2 그레이 코드의 제1 비트(RG<0>)에 기초하여 상기 제2 이진 코드의 제2 비트(도 7의 RB<1>)를 발생하며, 상기 제1 이진 코드의 제2 비트(도 7의 SB<1>) 및 상기 제2 이진 코드의 제2 비트(도 7의 RB<1>)에 기초하여 상기 디지털 유효 이미지 데이터의 제2 비트(도 7의 IB<1>)를 발생할 수 있다.

도 7은 도 6의 디지털 상관 이중 샘플링 회로의 동작을 설명하기 위한 타이밍도이다.

도 7은 도 6의 연산부(400c)가 상기 제1 그레이 코드의 비트들(SG<0>~SG<3>) 및 상기 제2 그레이 코드의 비트들(RG<0>~RG<3>)에 기초하여 상기 디지털 유효 이미지 데이터의 비트들(IB<0>~IB<3>)을 발생하는 동작을 나타낸다. 제1 및 제2 래치부들(200a, 300a)의 동작은 도 3에 도시된 실시예와 실질적으로 동일할 수 있다.

이하에서는, 도 6 및 7을 참조하여 본 발명의 일 실시예에 따른 디지털 상관 이중 샘플링 회로(100c)의 동작을 더욱 상세하게 설명하도록 한다.

도 3의 시간 t9 이후 및 도 7의 시간 ta 이전에, 도 6의 디지털 상관 이중 샘플링 회로(100c)에 포함된 제1 이진 비트 발생기(440)는 하기의 [수학식 8]에 기초하여 상기 제1 이진 코드의 제1 비트(SB<0>, 즉 LSB)를 발생한다.

[수학식 8]

시간 ta 이전에, 선택 신호(SS)는 논리 하이 레벨을 가진다. 제1 멀티플렉서(416)는 선택 신호(SS)에 기초하여 제1 이진 비트 발생기(440)로부터 출력되는 상기 제1 이진 코드의 제1 비트(SB<0>)를 선택하며, 제1 멀티플렉서(416)로부터 출력되는 상기 제1 이진 코드의 제1 비트(SB<0>)는 제1 플립플롭(415)에 저장된다.

시간 ta에서, 제1 스위치 제어 신호(S0)는 논리 하이 레벨에서 논리 로우 레벨로 천이되어 활성화된다. 제1 래치부(200a)는 제1 스위치 제어 신호(S0)에 기초하여 상기 제1 그레이 코드의 제1 비트(SG<0>)를 제1 신호 라인(L1)을 통해 출력한다. 제1 XOR 게이트(413)는 상기 제1 그레이 코드의 제1 비트(SG<0>)와 제1 플립플롭(415)에 저장된 상기 제1 이진 코드의 제1 비트(SB<0>)에 대한 XOR 연산을 수행하며, 상기의 [수학식 5]에 기초하여 상기 제1 이진 코드의 제2 비트(SB<1>)를 발생한다.

시간 tb에서, 선택 신호(SS)는 논리 하이 레벨에서 논리 로우 레벨로 천이된다. 제1 멀티플렉서(416)는 선택 신호(SS)에 기초하여 제1 XOR 게이트(413)로부터 출력되는 상기 제1 이진 코드의 제2 비트(SB<1>)를 선택하며, 제1 플립플롭(415)은 제1 멀티플렉서(416)로부터 출력되는 상기 제1 이진 코드의 제2 비트(SB<1>)를 저장한다. 또한 제1 스위치 제어 신호(S0)는 논리 로우 레벨에서 논리 하이 레벨로 천이되어 비활성화되고, 제2 스위치 제어 신호(S1)는 논리 하이 레벨에서 논리 로우 레벨로 천이되어 활성화된다. 제1 래치부(200a)는 제2 스위치 제어 신호(S1)에 기초하여 상기 제1 그레이 코드의 제2 비트(SG<1>)를 제1 신호 라인(L1)을 통해 출력한다. 제1 XOR 게이트(413)는 상기 제1 그레이 코드의 제2 비트(SG<1>)와 제1 플립플롭(415)에 저장된 상기 제1 이진 코드의 제2 비트(SB<1>)에 대한 XOR 연산을 수행하며, 상기의 [수학식 6]에 기초하여 상기 제1 이진 코드의 제3 비트(SB<2>)를 발생한다.

시간 tc에서, 제1 멀티플렉서(416)는 선택 신호(SS)에 기초하여 제1 XOR 게이트(413)로부터 출력되는 상기 제1 이진 코드의 제3 비트(SB<2>)를 선택하며, 제1 플립플롭(415)은 제1 멀티플렉서(416)로부터 출력되는 상기 제1 이진 코드의 제3 비트(SB<2>)를 저장한다. 또한 제2 스위치 제어 신호(S1)는 논리 로우 레벨에서 논리 하이 레벨로 천이되어 비활성화되고, 제3 스위치 제어 신호(S2)는 논리 하이 레벨에서 논리 로우 레벨로 천이되어 활성화된다. 제1 래치부(200a)는 제3 스위치 제어 신호(S2)에 기초하여 상기 제1 그레이 코드의 제3 비트(SG<2>)를 제1 신호 라인(L1)을 통해 출력한다. 제1 XOR 게이트(413)는 상기 제1 그레이 코드의 제3 비트(SG<2>)와 제1 플립플롭(415)에 저장된 상기 제1 이진 코드의 제3 비트(SB<2>)에 대한 XOR 연산을 수행하며, 상기의 [수학식 7]에 기초하여 상기 제1 이진 코드의 제4 비트(SB<3>)를 발생한다. 시간 td에서, 제1 XOR 게이트(413)에서 출력되는 상기 제1 이진 코드의 제4 비트(SB<3>)는 제1 멀티플렉서(416)를 거쳐 제1 플립플롭(415)에 저장된다.

이와 유사하게, 시간 ta 이전에, 제2 멀티플렉서(426)는 선택 신호(SS)에 기초하여 제2 이진 비트 발생기(450)로부터 출력되는 상기 제2 이진 코드의 제1 비트(RB<0>)를 선택하며, 상기 제2 이진 코드의 제1 비트(RB<0>)는 제2 플립플롭(425)에 저장된다. 시간 ta에서, 제2 XOR 게이트(423)는 제2 래치부(300a)로부터 출력되는 상기 제2 그레이 코드의 제1 비트(RG<0>)와 제2 플립플롭(425)에 저장된 상기 제2 이진 코드의 제1 비트(RB<0>)에 대한 XOR 연산을 수행하여 상기 제2 이진 코드의 제2 비트(RB<1>)를 발생한다. 시간 tb에서, 상기 제2 이진 코드의 제2 비트(RB<1>)는 제2 멀티플렉서(426)를 거쳐 제2 플립플롭(425)에 저장되고, 제2 XOR 게이트(423)는 제2 래치부(300a)로부터 출력되는 상기 제2 그레이 코드의 제2 비트(RG<1>)와 제2 플립플롭(425)에 저장된 상기 제2 이진 코드의 제2 비트(RB<1>)에 대한 XOR 연산을 수행하여 상기 제2 이진 코드의 제3 비트(RB<2>)를 발생한다. 시간 tc에서, 상기 제2 이진 코드의 제3 비트(RB<2>)는 제2 멀티플렉서(426)를 거쳐 제2 플립플롭(425)에 저장되고, 제2 XOR 게이트(423)는 제2 래치부(300a)로부터 출력되는 상기 제2 그레이 코드의 제3 비트(RG<2>)와 제2 플립플롭(425)에 저장된 상기 제2 이진 코드의 제3 비트(RB<2>)에 대한 XOR 연산을 수행하여 상기 제2 이진 코드의 제4 비트(RB<3>)를 발생한다. 시간 td에서, 상기 제2 이진 코드의 제4 비트(RB<3>)는 제2 멀티플렉서(426)를 거쳐 제2 플립플롭(425)에 저장된다.

또한 시간 tb에서, 1비트 전가산기(430)는 제1 플립플롭(415)에 저장된 상기 제1 이진 코드의 제1 비트(SB<0>) 및 제2 플립플롭(425)에 저장된 상기 제2 이진 코드의 제1 비트(RB<0>)에 기초하여 상기 디지털 유효 이미지 데이터의 제1 비트(IB<0>)를 발생한다. 시간 tc에서, 1비트 전가산기(430)는 제1 플립플롭(415)에 저장된 상기 제1 이진 코드의 제2 비트(SB<1>) 및 제2 플립플롭(425)에 저장된 상기 제2 이진 코드의 제2 비트(RB<1>)에 기초하여 상기 디지털 유효 이미지 데이터의 제2 비트(IB<1>)를 발생한다. 시간 td에서, 1비트 전가산기(430)는 제1 플립플롭(415)에 저장된 상기 제1 이진 코드의 제3 비트(SB<2>) 및 제2 플립플롭(425)에 저장된 상기 제2 이진 코드의 제3 비트(RB<2>)에 기초하여 상기 디지털 유효 이미지 데이터의 제3 비트(IB<2>)를 발생한다. 시간 te에서, 1비트 전가산기(430)는 제1 플립플롭(415)에 저장된 상기 제1 이진 코드의 제4 비트(SB<3>) 및 제2 플립플롭(425)에 저장된 상기 제2 이진 코드의 제4 비트(RB<3>)에 기초하여 상기 디지털 유효 이미지 데이터의 제4 비트(IB<3>)를 발생한다.

도 4의 실시예와 비교하였을 때, 도 7의 실시예는 상기 디지털 유효 이미지 데이터의 제1 비트(IB<0>)를 발생하는데 소요되는 시간이 시간 t10 내지 t14의 구간만큼 감소될 수 있다. 다시 말하면, 도 2의 디지털 상관 이중 샘플링 회로(100a)와 비교하였을 때, 도 6의 디지털 상관 이중 샘플링 회로(100c)는 멀티플렉서들(416, 426) 및 이진 비트 발생기들(440, 450)을 더 포함할 수 있으며, 이에 따라 상기 디지털 유효 이미지 데이터를 발생하는데 있어서 도 4에 도시된 시간 t10 내지 t14의 구간만큼의 타이밍 이득을 가질 수 있다.

도 8은 도 1의 디지털 상관 이중 샘플링 회로의 또 다른 예를 나타내는 도면이다.

도 8을 참조하면, 디지털 상관 이중 샘플링 회로(100d)는 제1 래치부(200b), 제2 래치부(300b) 및 연산부(400c)를 포함한다.

도 8의 디지털 상관 이중 샘플링 회로(100d)는, (n+1)비트의 디지털 이미지 성분 데이터(예를 들어, 비트들(SG<0>, SG<1>, ..., SG<n>)을 포함하는 (n+1)비트의 제1 그레이 코드) 및 (n+1)비트의 디지털 리셋 성분 데이터(예를 들어, 비트들(RG<0>, RG<1>, ..., RG<n>)을 포함하는 (n+1)비트의 제2 그레이 코드)에 기초하여 (n+1)비트의 디지털 유효 이미지 데이터(예를 들어, 비트들(IB<0>~IB<n>)을 포함하는 (n+1)비트의 이진 코드)를 발생하는 것을 제외하면 도 6의 디지털 상관 이중 샘플링 회로(100c)와 실질적으로 동일한 구성을 가질 수 있다.

제1 래치부(200b)는 복수의 이미지 래치들(212, 222, ..., 252) 및 복수의 이미지 출력 스위치들(214, 224, ..., 254)을 포함할 수 있다. 제2 래치부(300b)는 복수의 리셋 래치들(312, 322, ..., 352) 및 복수의 리셋 출력 스위치들(314, 324, ..., 354)을 포함할 수 있다. 제1 래치부(200b) 및 제2 래치부(300b)는 각각 도 5의 제1 래치부(200b) 및 제2 래치부(300b)와 실질적으로 동일할 수 있다. 실시예에 따라서, 이미지 출력 스위치(254) 및 리셋 출력 스위치(354)는 생략될 수 있다.

연산부(400c)는 제1 그레이-이진 변환기(410c), 제2 그레이-이진 변환기(420c) 및 1비트 전가산기(430)를 포함하며, 플립플롭(432)을 더 포함할 수 있다. 연산부(400c)는 도 6의 연산부(400c)와 실질적으로 동일할 수 있다.

도 9는 본 발명의 실시예들에 따른 디지털 상관 이중 샘플링 회로를 포함하는 이미지 센서를 나타내는 블록도이다.

도 9를 참조하면, 이미지 센서(500)는 픽셀 어레이(510), 비교 블록(530), 글로벌 카운터(540) 및 디지털 상관 이중 샘플링 블록(550)을 포함한다. 이미지 센서(500)는 로우 드라이버(520), 전압 발생부(560) 및 타이밍 컨트롤러(570)를 더 포함할 수 있다.

픽셀 어레이(510)는 입사광을 감지하여 상기 입사광에 상응하는 복수의 아날로그 픽셀 신호(VPIX)들을 발생한다. 픽셀 어레이(510)는 복수의 행(row)들과 복수의 열(column)들로 이루어진 매트릭스 형태로 배열된 복수의 단위 픽셀들을 포함할 수 있다.

도 10은 도 9의 이미지 센서에 포함된 단위 픽셀의 일 예를 나타내는 회로도이다.

도 10을 참조하면, 단위 픽셀(600)은 광전 변환부(610) 및 신호 생성부(612)를 포함한다.

광전 변환부(610)는 광전 변환을 수행한다. 즉, 광전 변환부(610)는 광 집적 모드(integration mode)에서 입사광을 변환하여 광전하들을 발생한다. 단위 픽셀(600)을 포함하는 이미지 센서가 CMOS 이미지 센서인 경우에, 상기 광 집적 모드에서 CMOS 이미지 센서의 셔터가 개방되어 입사광에 의해 전자-정공 쌍과 같은 전하 캐리어가 광전 변환부(610)에 생성되어 피사체의 이미지에 관한 정보가 수집된다.

신호 생성부(612)는 독출 모드(readout mode)에서 상기 광전 변환에 의해 생성된 광전하들에 기초하여 아날로그 픽셀 신호(VPIX)를 발생한다. 단위 픽셀(600)을 포함하는 이미지 센서가 CMOS 이미지 센서인 경우에, 상기 광 집적 모드 후의 상기 독출 모드에서 상기 셔터가 폐쇄되고, 전하 캐리어의 형태로 수집된 상기 피사체의 이미지에 관한 정보에 기초하여 아날로그 픽셀 신호(VPIX)가 발생된다.

단위 픽셀(600)은 신호 생성부(612)에 포함되는 트랜지스터들의 개수에 따라 1-트랜지스터 구조, 3-트랜지스터 구조, 4-트랜지스터 구조 및 5-트랜지스터 구조 등으로 구분될 수 있으며, 복수의 픽셀들이 일부 트랜지스터를 공유하는 구조를 가질 수도 있다. 도 10에는 하나의 예시로서 4-트랜지스터 구조가 도시되어 있다. 즉, 신호 생성부(612)는 전송 트랜지스터(620), 리셋 트랜지스터(640), 드라이브 트랜지스터(650) 및 선택 트랜지스터(660)를 포함할 수 있으며, 플로팅 확산 노드(630)를 포함할 수 있다.

전송 트랜지스터(620)는 광전 변환부(610)와 연결된 제1 단자, 플로팅 확산 노드(630)와 연결된 제2 단자 및 전송 신호(TX)가 인가되는 게이트를 포함할 수 있다. 리셋 트랜지스터(640)는 전원 전압(VDD)이 인가되는 제1 단자, 플로팅 확산 노드(630)와 연결된 제2 단자 및 리셋 신호(RX)가 인가되는 게이트를 포함할 수 있다. 드라이브 트랜지스터(650)는 전원 전압(VDD)이 인가되는 제1 단자, 플로팅 확산 노드(630)와 연결된 게이트 및 제2 단자를 포함할 수 있다. 선택 트랜지스터(660)는 상기 드라이브 트랜지스터(650)의 제2 단자와 연결된 제1 단자, 선택 신호(SEL)가 인가되는 게이트 및 아날로그 픽셀 신호(VPIX)를 출력하는 제2 단자를 포함할 수 있다.

다시 도 9를 참조하면, 로우 드라이버(520), 비교 블록(530), 글로벌 카운터(540), 디지털 상관 이중 샘플링 블록(550), 전압 발생부(560) 및 타이밍 컨트롤러(570)는 이미지 센서(500)의 신호 처리부를 구성할 수 있다. 상기 신호 처리부는 아날로그 픽셀 신호(VPIX)들을 처리하여 디지털 유효 이미지 데이터(IMGB)들을 발생할 수 있다.

로우 드라이버(520)는 픽셀 어레이(510)의 각 로우에 연결되고, 상기 각 로우를 구동하는 구동 신호를 생성한다. 예를 들어, 로우 드라이버(520)는 픽셀 어레이(510)에 포함되는 상기 복수의 단위 픽셀들을 로우 단위로 구동할 수 있다.

전압 발생부(560)는 램프 인에이블 신호(REN)에 기초하여 램프 신호(RAMP)를 발생한다.

비교 블록(530)은 복수의 아날로그 픽셀 신호(VPIX)들과 램프 신호(VRAMP)를 비교하여 복수의 제1 및 제2 제어 신호들(CS1, CS2)을 발생한다. 비교 블록(530)은 복수의 비교기들(531, 532, ..., 533)을 포함할 수 있다. 복수의 비교기들(531, 532, ..., 533)은 픽셀 어레이(510)의 각 컬럼에 연결되고, 복수의 아날로그 픽셀 신호(VPIX)들 중 하나를 각각 수신할 수 있다.

글로벌 카운터(540)는 클럭 신호(CLK)에 기초하여 카운트 신호(CNT)를 발생한다. 예를 들어, 글로벌 카운터(540)는 그레이 코드 카운터일 수 있으며, 카운트 신호(CNT)는 그레이 코드 신호일 수 있다.

디지털 상관 이중 샘플링 블록(550)은 복수의 제1 및 제2 제어 신호들(CS1, CS2) 및 카운트 신호(CNT)를 기초로 디지털 상관 이중 샘플링을 수행하여 복수의 아날로그 픽셀 신호(VPIX)들에 상응하는 복수의 디지털 유효 이미지 데이터(IMGB)들을 발생한다. 디지털 상관 이중 샘플링 블록(550)은 복수의 디지털 상관 이중 샘플링 회로들(551, 552, ..., 553)을 포함할 수 있다. 복수의 디지털 상관 이중 샘플링 회로들(551, 552, ..., 553)은 복수의 비교기들(531, 532, ..., 533)과 각각 연결되고, 복수의 제1 및 제2 제어 신호들(CS1, CS2) 중 하나를 각각 수신할 수 있다.

비교 블록(530), 글로벌 카운터(540) 및 디지털 상관 이중 샘플링 블록(550)은 아날로그-디지털 변환부를 구성할 수 있다.

복수의 디지털 상관 이중 샘플링 회로들(551, 552, ..., 553) 각각은 도 1의 디지털 상관 이중 샘플링 회로(100)일 수 있으며, 도 2, 5, 6 및 8을 참조하여 상술한 구조를 가질 수 있다. 즉, 복수의 디지털 상관 이중 샘플링 회로들(551, 552, ..., 553) 각각은 디지털 이미지 성분 데이터를 저장하는 제1 래치부, 디지털 리셋 성분 데이터를 저장하는 제2 래치부, 및 상기 디지털 이미지 성분 데이터와 상기 디지털 리셋 성분 데이터를 기초로 디지털 유효 이미지 데이터(IMGB)를 발생하여 비트 단위로 순차적으로 출력하는 연산부를 포함한다. 상기 제1 및 제2 래치부들은 제3 제어 신호(CS3)에 기초하여 상기 디지털 이미지 성분 데이터 및 상기 디지털 리셋 성분 데이터를 연산부에 제공할 수 있다. 복수의 디지털 상관 이중 샘플링 회로들(551, 552, ..., 553) 각각은 두 개의 래치부들을 구비하는 대신에 상기 연산부가 하나의 1비트 전가산기만을 포함하도록 구현되어 상대적으로 간단한 구조 및 크기를 가질 수 있으며, 이를 포함하는 이미지 센서(500)의 크기가 감소될 수 있다.

타이밍 컨트롤러(570)는 로우 드라이버(520), 비교 블록(530), 글로벌 카운터(540), 디지털 상관 이중 샘플링 블록(550) 및 전압 발생부(560) 의 동작 타이밍을 제어할 수 있다. 타이밍 컨트롤러(570)는 로우 드라이버 제어 신호(RCON), 램프 인에이블 신호(REN), 클럭 신호(CLK) 및 제3 제어 신호(CS3) 등을 발생할 수 있다.

한편, 도시하지는 않았지만, 이미지 센서(500)는 복수의 디지털 유효 이미지 데이터(IMGB)들에 대한 디지털 신호 처리를 수행하여 최종적인 이미지 신호를 출력하는 디지털 신호 처리부를 더 포함할 수 있다.

도 11은 도 9의 이미지 센서의 동작을 설명하기 위한 타이밍도이다.

이하에서는, 도 9, 10 및 11을 참조하여 본 발명의 실시예들에 따른 이미지 센서(500)의 동작을 더욱 상세하게 설명하기로 한다.

상기 광 집적 모드에서 외부에서 수광된 빛이 광전 변환부(610)에 입사되면 이에 비례하여 전자-정공 쌍들이 생성된다.

상기 광 집적 모드 후의 상기 독출 모드에서, 선택 신호(SEL)가 활성화되어 단위 픽셀(600)과 연결되는 픽셀 어레이(510)의 하나의 로우가 선택된다. 또한 리셋 신호(RX)가 활성화되어 리셋 트랜지스터(640)가 턴온(turn-on)되면 센싱 노드인 플로팅 확산 노드(630)의 전위가 전원 전압(VDD)으로 리셋된다. 단위 픽셀(600)에서 출력되는 아날로그 픽셀 신호(VPIX)는 플로팅 확산 노드(630)의 리셋 상태에 상응하는 리셋 레벨(RL)을 가진다.

시간 t1에서, 램프 신호(VRAMP)는 오프셋 레벨(OL)을 가진다. 시간 t2에서, 램프 인에이블 신호(REN)가 활성화되며, 이에 따라 시간 t2 내지 t5의 제1 비교 구간에서 램프 신호(VRAMP)가 활성화된다. 제1 제어 신호(CS1)는 램프 신호(VRAMP)와 아날로그 픽셀 신호(VPIX)가 교차하는 시간 t3에서 논리 하이 레벨에서 논리 로우 레벨로 천이되며, 제2 제어 신호(CS2)는 시간 t3로부터 일정 시간이 경과한 시간 t4에서 논리 하이 레벨에서 논리 로우 레벨로 천이된다. 복수의 디지털 상관 이중 샘플링 회로들(551, 552, ..., 553) 각각은 제1 및 제2 제어 신호들(CS1, CS2)을 기초로 카운트 신호(CNT)를 래치하여 리셋 레벨(RL)에 상응하는, 즉 리셋 카운팅 구간(RP)의 길이에 상응하는 디지털 리셋 성분 데이터를 저장한다.

시간 t5에서, 램프 인에이블 신호(REN)가 비활성화되며, 이에 따라 시간 t5 내지 t7의 구간에서 램프 신호(VRAMP)가 비활성화된다. 시간 t6에서, 전송 신호(TX)가 활성화되어 전송 트랜지스터(620)가 턴온되면 광전 변환부(610)에 축적된 전하는 플로팅 확산 노드(630)로 전달된다. 이후에 전송 신호(TX)가 비활성화되고 상기 전하 전송 동작이 완료되면 아날로그 픽셀 신호(VPIX)는 상기 입사광에 상응하는 이미지 레벨(SL)을 가진다. 한편, 시간 t6에서 제1 및 제2 제어 신호들(CS1, CS2)은 논리 로우 레벨에서 논리 하이 레벨로 천이된다.

시간 t7에서, 램프 인에이블 신호(REN)가 활성화되며, 이에 따라 시간 t7 내지 t9의 제2 비교 구간에서 램프 신호(VRAMP)가 활성화된다. 제1 제어 신호(CS1)는 램프 신호(VRAMP)와 아날로그 픽셀 신호(VPIX)가 교차하는 시간 t8에서 논리 하이 레벨에서 논리 로우 레벨로 천이된다. 복수의 디지털 상관 이중 샘플링 회로들(551, 552, ..., 553) 각각은 제1 제어 신호(CS1)를 기초로 카운트 신호(CNT)를 래치하여 이미지 레벨(SL)에 상응하는, 즉 이미지 카운팅 구간(SP)의 길이에 상응하는 디지털 이미지 성분 데이터를 저장한다.

상기 디지털 이미지 성분 데이터를 제1 래치부에 저장하는 동작, 상기 디지털 리셋 성분 데이터를 제2 래치부에 저장하는 동작 및 시간 t9 이후에 디지털 유효 이미지 데이터(IMGB)를 발생하는 동작은 도 1 내지 8을 참조하여 상술한 실시예들과 실질적으로 동일할 수 있다.

도 12는 본 발명의 실시예들에 따른 이미지 센서를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.

도 12를 참조하면, 컴퓨팅 시스템(900)은 프로세서(910), 메모리 장치(920), 저장 장치(930), 이미지 센서(940), 입출력 장치(950) 및 전원 장치(960)를 포함할 수 있다. 한편, 도 12에는 도시되지 않았지만, 컴퓨팅 시스템(900)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 시스템들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.

프로세서(910)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라서, 프로세서(910)는 마이크로프로세서(micro-processor) 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(910)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통하여 메모리 장치(920), 저장 장치(930) 및 입출력 장치(950)에 연결되어 통신을 수행할 수 있다. 실시예에 따라서, 프로세서(910)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.

메모리 장치(920)는 컴퓨팅 시스템(900)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(920)는 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM), 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 등과 같은 휘발성 메모리 장치 및 이피롬(Erasable Programmable Read-Only Memory; EPROM), 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 및 플래시 메모리 장치(flash memory device) 등과 같은 비휘발성 메모리 장치를 포함할 수 있다.

저장 장치(930)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive) 및 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(950)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(960)는 컴퓨팅 시스템(900)의 동작에 필요한 동작 전압을 공급할 수 있다.

이미지 센서(940)는 상기 버스들 또는 다른 통신 링크를 통해서 프로세서(910)와 연결되어 통신을 수행할 수 있다. 이미지 센서(940)는 도 9의 이미지 센서(500)일 수 있으며, 도 1, 2, 5, 6 및 8을 참조하여 상술한 디지털 상관 이중 샘플링 회로들을 포함할 수 있다. 즉, 이미지 센서(940)에 포함되는 디지털 상관 이중 샘플링 회로는 디지털 이미지 성분 데이터를 저장하는 제1 래치부, 디지털 리셋 성분 데이터를 저장하는 제2 래치부, 및 상기 디지털 이미지 성분 데이터와 상기 디지털 리셋 성분 데이터를 기초로 디지털 유효 이미지 데이터를 발생하여 비트 단위로 순차적으로 출력하는 연산부를 포함하며, 두 개의 래치부들을 구비하는 대신에 상기 연산부가 하나의 1비트 전가산기만을 포함하도록 구현되어 상대적으로 간단한 구조 및 크기를 가질 수 있으며, 이를 포함하는 이미지 센서(940)의 크기가 감소될 수 있다.

이미지 센서(940)는 다양한 형태들의 패키지로 구현될 수 있다. 예를 들어, 이미지 센서(940)의 적어도 일부의 구성들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.

실시예에 따라서, 이미지 센서(940)는 프로세서(910)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다. 한편, 컴퓨팅 시스템(900)은 이미지 센서를 이용하는 임의의 컴퓨팅 시스템으로 해석되어야 할 것이다. 예를 들어, 컴퓨팅 시스템(900)은 디지털 카메라, 이동 전화기, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 스마트 폰 등을 포함할 수 있다.

도 13은 도 12의 컴퓨팅 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.

도 13을 참조하면, 컴퓨팅 시스템(1000)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치(예를 들어, 이동 전화기, PDA, PMP, 스마트 폰 등)로 구현될 수 있고, 어플리케이션 프로세서(1110), 이미지 센서(1140) 및 디스플레이(1150) 등을 포함할 수 있다.

어플리케이션 프로세서(1110)의 CSI 호스트(1112)는 카메라 시리얼 인터페이스(Camera Serial Interface; CSI)를 통하여 이미지 센서(1140)의 CSI 장치(1141)와 시리얼 통신을 수행할 수 있다. 일 실시예에서, CSI 호스트(1112)는 광 디시리얼라이저(DES)를 포함할 수 있고, CSI 장치(1141)는 광 시리얼라이저(SER)를 포함할 수 있다. 어플리케이션 프로세서(1110)의 DSI 호스트(1111)는 디스플레이 시리얼 인터페이스(Display Serial Interface; DSI)를 통하여 디스플레이(1150)의 DSI 장치(1151)와 시리얼 통신을 수행할 수 있다. 일 실시예에서, DSI 호스트(1111)는 광 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(1151)는 광 디시리얼라이저(DES)를 포함할 수 있다.

또한, 컴퓨팅 시스템(1000)은 어플리케이션 프로세서(1110)와 통신을 수행할 수 있는 알에프(Radio Frequency; RF) 칩(1160)을 더 포함할 수 있다. 컴퓨팅 시스템(1000)의 PHY(1113)와 RF 칩(1160)의 PHY(1161)는 MIPI(Mobile Industry Processor Interface) DigRF에 따라 데이터 송수신을 수행할 수 있다. 또한, 어플리케이션 프로세서(1110)는 PHY(1161)의 MIPI DigRF에 따른 데이터 송수신을 제어하는 DigRF MASTER(1114)를 더 포함할 수 있고, RF 칩(1160)은 DigRF MASTER(1114)를 통하여 제어되는 DigRF SLAVE(1162)를 더 포함할 수 있다.

한편, 컴퓨팅 시스템(1000)은 지피에스(Global Positioning System; GPS)(1120), 스토리지(1170), 마이크(1180), 디램(Dynamic Random Access Memory; DRAM)(1185) 및 스피커(1190)를 포함할 수 있다. 또한, 컴퓨팅 시스템(1000)은 초광대역(Ultra WideBand; UWB)(1210), 무선랜(Wireless Local Area Network; WLAN)(1220) 및 와이맥스(Worldwide Interoperability for Microwave Access; WIMAX)(1230) 등을 이용하여 통신을 수행할 수 있다. 다만, 컴퓨팅 시스템(1000)의 구조 및 인터페이스는 하나의 예시로서 이에 한정되는 것이 아니다.

본 발명은 디지털 상관 이중 샘플링 회로를 구비하는 이미지 센서 및 이를 포함하는 전자 기기에 이용될 수 있으며, 컴퓨터, 디지털 카메라, 3차원 카메라, 휴대폰, PDA, 스캐너, 차량용 네비게이션, 비디오 폰, 감시 시스템, 자동 포커스 시스템, 추적 시스템, 동작 감지 시스템, 이미지 안정화 시스템 등에 적용될 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

1. 디지털 리셋 성분 데이터 및 디지털 이미지 성분 데이터를 수신하고, 제1 제어 신호를 기초로 카운트 신호를 래치하여 상기 디지털 이미지 성분 데이터를 저장하는 제1 래치부;
   상기 제1 래치부로부터 상기 디지털 리셋 성분 데이터를 수신하고, 제2 제어 신호를 기초로 상기 디지털 리셋 성분 데이터를 저장하는 제2 래치부; 및
   상기 디지털 이미지 성분 데이터에서 상기 디지털 리셋 성분 데이터를 감산하는 동작을 비트 단위로 수행하여 디지털 유효 이미지 데이터를 발생하고, 상기 디지털 유효 이미지 데이터를 비트 단위로 순차적으로 출력하는 연산부를 포함하고,
   상기 디지털 이미지 성분 데이터는 제1 그레이(Gray) 코드이고, 상기 디지털 리셋 성분 데이터는 제2 그레이 코드이며,
   상기 연산부는,
   상기 디지털 이미지 성분 데이터에 대한 그레이-이진(Gray-to-binary) 변환을 비트 단위로 수행하여 제1 이진 코드를 발생하는 제1 그레이-이진 변환기;
   상기 디지털 리셋 성분 데이터에 대한 그레이-이진 변환 및 보수(complement) 변환을 비트 단위로 수행하여 제2 이진 코드를 발생하는 제2 그레이-이진 변환기; 및
   상기 제1 이진 코드 및 상기 제2 이진 코드를 비트 단위로 가산하여 상기 디지털 유효 이미지 데이터를 발생하는 1비트 전가산기(full adder)를 포함하고,
   상기 제1 그레이-이진 변환기는,
   제1 XOR 게이트; 및
   상기 제1 XOR 게이트의 출력을 저장하는 제1 플립플롭을 포함하고,
   상기 제1 XOR 게이트는 상기 디지털 이미지 성분 데이터의 비트들 중 하나 및 상기 제1 플립플롭의 출력에 대한 XOR 연산을 수행하여 상기 제1 이진 코드의 비트들 중 하나를 발생하는 디지털 상관 이중 샘플링 회로.
2. 제 1 항에 있어서,
   상기 연산부는 상기 제1 그레이 코드에 상응하는 제1 이진 코드의 비트들을 순차적으로 발생하고, 상기 제2 그레이 코드의 음수 표현(negative representation)에 상응하는 제2 이진 코드의 비트들을 순차적으로 발생하며, 상기 제1 이진 코드의 비트들 및 상기 제2 이진 코드의 비트들을 순차적으로 가산하여 상기 디지털 유효 이미지 데이터를 발생하는 것을 특징으로 하는 디지털 상관 이중 샘플링 회로.
3. 제 2 항에 있어서,
   상기 연산부는 상기 제1 그레이 코드의 모든 비트들에 기초하여 상기 제1 이진 코드의 제1 이진 비트를 발생하고, 상기 제2 그레이 코드의 모든 비트들에 기초하여 상기 제2 이진 코드의 제2 이진 비트를 발생하며, 상기 제1 이진 비트 및 상기 제2 이진 비트에 기초하여 상기 디지털 유효 이미지 데이터의 제1 비트를 발생하는 것을 특징으로 하는 디지털 상관 이중 샘플링 회로.
4. 제 3 항에 있어서,
   상기 제1 이진 비트는 상기 제1 이진 코드의 최하위 비트이고, 상기 제2 이진 비트는 상기 제2 이진 코드의 최하위 비트이며, 상기 디지털 유효 이미지 데이터의 제1 비트는 상기 디지털 유효 이미지 데이터의 최하위 비트인 것을 특징으로 하는 디지털 상관 이중 샘플링 회로.
5. 제 1 항에 있어서, 상기 제1 래치부는,
   상기 제1 제어 신호를 기초로 상기 카운트 신호의 비트들 중 하나를 래치하여, 상기 디지털 이미지 성분 데이터의 비트들 중 하나를 각각 저장하는 복수의 이미지 래치들; 및
   제3 제어 신호에 기초하여 상기 복수의 이미지 래치들 중 하나의 출력 단자와 제1 신호 라인을 각각 선택적으로 연결하는 복수의 이미지 출력 스위치들을 포함하는 것을 특징으로 하는 디지털 상관 이중 샘플링 회로.
6. 제 5 항에 있어서, 상기 제2 래치부는,
   상기 복수의 이미지 래치들 중 하나의 출력 단자와 각각 연결되고, 상기 제2 제어 신호를 기초로 상기 디지털 리셋 성분 데이터의 비트들 중 하나를 각각 저장하는 복수의 리셋 래치들; 및
   상기 제3 제어 신호에 기초하여 상기 복수의 리셋 래치들 중 하나의 출력 단자와 제2 신호 라인을 각각 선택적으로 연결하는 복수의 리셋 출력 스위치들을 포함하는 것을 특징으로 하는 디지털 상관 이중 샘플링 회로.
7. 삭제
8. 삭제
9. 디지털 리셋 성분 데이터 및 디지털 이미지 성분 데이터를 수신하고, 제1 제어 신호를 기초로 카운트 신호를 래치하여 상기 디지털 이미지 성분 데이터를 저장하는 제1 래치부;
   상기 제1 래치부로부터 상기 디지털 리셋 성분 데이터를 수신하고, 제2 제어 신호를 기초로 상기 디지털 리셋 성분 데이터를 저장하는 제2 래치부; 및
   상기 디지털 이미지 성분 데이터에서 상기 디지털 리셋 성분 데이터를 감산하는 동작을 비트 단위로 수행하여 디지털 유효 이미지 데이터를 발생하고, 상기 디지털 유효 이미지 데이터를 비트 단위로 순차적으로 출력하는 연산부를 포함하고,
   상기 디지털 이미지 성분 데이터는 제1 그레이(Gray) 코드이고, 상기 디지털 리셋 성분 데이터는 제2 그레이 코드이며,
   상기 연산부는,
   상기 디지털 이미지 성분 데이터에 대한 그레이-이진(Gray-to-binary) 변환을 비트 단위로 수행하여 제1 이진 코드를 발생하는 제1 그레이-이진 변환기;
   상기 디지털 리셋 성분 데이터에 대한 그레이-이진 변환 및 보수(complement) 변환을 비트 단위로 수행하여 제2 이진 코드를 발생하는 제2 그레이-이진 변환기; 및
   상기 제1 이진 코드 및 상기 제2 이진 코드를 비트 단위로 가산하여 상기 디지털 유효 이미지 데이터를 발생하는 1비트 전가산기(full adder)를 포함하고,
   상기 제1 그레이-이진 변환기는,
   제1 XOR 게이트;
   상기 디지털 이미지 성분 데이터의 모든 비트들에 대한 XOR 연산을 수행하여 상기 제1 이진 코드의 제1 이진 비트를 발생하는 제1 이진 비트 발생기;
   선택 신호에 기초하여 상기 제1 XOR 게이트의 출력 및 상기 제1 이진 비트 발생기의 출력 중 하나를 선택하는 제1 멀티플렉서; 및
   상기 제1 멀티플렉서의 출력을 저장하는 제1 플립플롭을 포함하고,
   상기 제1 XOR 게이트는 상기 디지털 이미지 성분 데이터의 비트들 중 하나 및 상기 제1 플립플롭의 출력에 대한 XOR 연산을 수행하여 상기 제1 이진 코드의 비트들 중 상기 제1 이진 비트를 제외한 하나의 비트를 발생하는 것을 특징으로 하는 디지털 상관 이중 샘플링 회로.
10. 입사광을 감지하여 상기 입사광에 상응하는 복수의 아날로그 픽셀 신호들을 발생하는 픽셀 어레이;
    상기 복수의 아날로그 픽셀 신호들과 램프 신호를 비교하여 복수의 제1 및 제2 제어 신호들을 발생하는 비교 블록;
    클럭 신호에 기초하여 카운트 신호를 발생하는 글로벌 카운터; 및
    상기 복수의 제1 및 제2 제어 신호들 및 상기 카운트 신호를 기초로 디지털 상관 이중 샘플링을 수행하여 상기 복수의 아날로그 픽셀 신호들에 상응하는 복수의 디지털 유효 이미지 데이터들을 발생하는 디지털 상관 이중 샘플링 블록을 포함하고,
    상기 비교 블록은 상기 복수의 아날로그 픽셀 신호들 중 하나를 각각 수신하는 복수의 비교기들을 포함하고, 상기 디지털 상관 이중 샘플링 블록은 상기 복수의 비교기들과 각각 연결되는 복수의 디지털 상관 이중 샘플링 회로들을 포함하며, 상기 복수의 디지털 상관 이중 샘플링 회로들 각각은,
    디지털 리셋 성분 데이터 및 디지털 이미지 성분 데이터를 수신하고, 상기 복수의 제1 제어 신호들 중 하나를 기초로 상기 카운트 신호를 래치하여 상기 디지털 이미지 성분 데이터를 저장하는 제1 래치부;
    상기 제1 래치부로부터 상기 디지털 리셋 성분 데이터를 수신하고, 상기 복수의 제2 제어 신호들 중 하나를 기초로 상기 디지털 리셋 성분 데이터를 저장하는 제2 래치부; 및
    상기 디지털 이미지 성분 데이터에서 상기 디지털 리셋 성분 데이터를 감산하는 동작을 비트 단위로 수행하여 상기 복수의 디지털 유효 이미지 데이터들 중 하나를 발생하고, 상기 복수의 디지털 유효 이미지 데이터들 중 하나를 비트 단위로 순차적으로 출력하는 연산부를 포함하고,
    상기 디지털 이미지 성분 데이터는 제1 그레이(Gray) 코드이고, 상기 디지털 리셋 성분 데이터는 제2 그레이 코드이며,
    상기 연산부는,
    상기 디지털 이미지 성분 데이터에 대한 그레이-이진(Gray-to-binary) 변환을 비트 단위로 수행하여 제1 이진 코드를 발생하는 제1 그레이-이진 변환기;
    상기 디지털 리셋 성분 데이터에 대한 그레이-이진 변환 및 보수(complement) 변환을 비트 단위로 수행하여 제2 이진 코드를 발생하는 제2 그레이-이진 변환기; 및
    상기 제1 이진 코드 및 상기 제2 이진 코드를 비트 단위로 가산하여 상기 디지털 유효 이미지 데이터를 발생하는 1비트 전가산기(full adder)를 포함하고,
    상기 제1 그레이-이진 변환기는,
    제1 XOR 게이트; 및
    상기 제1 XOR 게이트의 출력을 저장하는 제1 플립플롭을 포함하고,
    상기 제1 XOR 게이트는 상기 디지털 이미지 성분 데이터의 비트들 중 하나 및 상기 제1 플립플롭의 출력에 대한 XOR 연산을 수행하여 상기 제1 이진 코드의 비트들 중 하나를 발생하는 이미지 센서.
    
    

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