WO2016113837A1 - 撮像装置および撮像システム - Google Patents

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WO2016113837A1
WO2016113837A1 PCT/JP2015/050625 JP2015050625W WO2016113837A1 WO 2016113837 A1 WO2016113837 A1 WO 2016113837A1 JP 2015050625 W JP2015050625 W JP 2015050625W WO 2016113837 A1 WO2016113837 A1 WO 2016113837A1
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column
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義雄 萩原
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オリンパス株式会社
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    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices

Definitions

  • the present invention relates to an imaging apparatus and an imaging system.
  • a so-called column ADC type solid-state imaging device having an AD conversion function built in the column portion has been developed and commercialized.
  • AD conversion methods for realizing the AD conversion function a single slope (SS: Single Slope) type AD conversion method is known.
  • SS type AD conversion method the voltage of a reference signal called a ramp wave, which changes in a staircase pattern, is compared with the voltage of a signal that is an object of AD conversion.
  • a time interval size of time axis / pulse width
  • AD conversion is performed by counting the time interval with some reference clock.
  • Patent Document 1 and Patent Document 2 disclose configurations using a tdcSS AD conversion system.
  • the time interval is measured by using a reference clock and a plurality of clocks (multiphase clocks) having different phases from the reference clock.
  • this method for example, if there are two pieces of phase information, the resolution increases by 1 bit. Similarly, for example, if there are four pieces of phase information, the resolution increases by 2 bits. Similarly, for example, if there are 16 pieces of phase information, the resolution increases by 4 bits.
  • phase information does not increase linearly but increases exponentially as the resolution increases.
  • a latch circuit for holding phase information of a multiphase clock is built in the column AD conversion unit.
  • FIG. 16 shows a configuration of a conventional imaging apparatus 1001.
  • the imaging device 1001 includes an imaging unit 1002, a vertical selection unit 1012, a horizontal selection unit 1014, a column processing unit 1015, an output unit 1017, a clock generation unit 1018, and a reference signal generation unit. 1019 and a control unit 1020.
  • the imaging unit 1002 has a plurality of unit pixels 1003 arranged in a matrix.
  • the unit pixel 1003 generates a pixel signal corresponding to the magnitude of incident electromagnetic waves.
  • the unit pixel 1003 outputs a pixel signal to the vertical signal line 1013 provided for each column of the array of the plurality of unit pixels 1003.
  • the vertical selection unit 1012 selects each row of the array of the plurality of unit pixels 1003.
  • the clock generation unit 1018 generates a plurality of clocks having different phases.
  • the reference signal generation unit 1019 generates a reference signal (ramp wave) that increases or decreases over time.
  • the column processing unit 1015 AD converts the pixel signal output from the unit pixel 1003.
  • the horizontal selection unit 1014 reads the AD-converted digital data to the horizontal signal line.
  • the output unit 1017 outputs the digital data read by the horizontal selection unit 1014 to a subsequent circuit.
  • the control unit 1020 controls each unit.
  • unit pixels 1003 are two-dimensionally arranged by 4 rows and 6 columns.
  • a row control line 1011 is arranged for each row of the arrangement of the plurality of unit pixels 1003.
  • One end of each row control line 1011 is connected to an output corresponding to each row in the vertical selection unit 1012.
  • the vertical selection unit 1012 includes a shift register or a decoder.
  • the vertical selection unit 1012 controls the row address and row scanning of the imaging unit 1002 via the row control line 1011 when the unit pixel 1003 of the imaging unit 1002 is driven.
  • a vertical signal line 1013 is arranged for each column of the array of the plurality of unit pixels 1003.
  • the column processing unit 1015 has a plurality of column AD conversion units 1016.
  • the plurality of column AD conversion units 1016 are arranged for each column of the array of the plurality of unit pixels 1003, that is, for each vertical signal line 1013.
  • the column AD conversion unit 1016 converts an analog pixel signal into digital data.
  • the pixel signal is read out from each unit pixel 1003 of the imaging unit 1002 via the vertical signal line 1013 for each column of the array of the plurality of unit pixels 1003.
  • the column AD conversion unit 1016, the clock generation unit 1018, and the reference signal generation unit 1019 are analog-to-digital conversion means (AD conversion) that converts an analog pixel signal read from the unit pixel 1003 of the selected row into digital data. Circuit).
  • the clock generation unit 1018 includes a delay circuit 1100 that generates a plurality of clocks.
  • the delay circuit 1100 is an oscillation circuit such as a VCO (Voltage Controlled Oscillator).
  • the configuration of the column AD conversion unit 1016 will be described.
  • the column AD conversion unit 1016 compares the analog pixel signal read from the unit pixel 1003 with the reference signal from the reference signal generation unit 1019. Further, the column AD conversion unit 1016 generates a pulse signal having a magnitude (pulse width) in the time axis direction corresponding to the magnitude of the pixel signal.
  • the column AD conversion unit 1016 performs AD conversion by generating digital data corresponding to the period of the pulse width of the pulse signal.
  • the column AD conversion unit 1016 is arranged for each column of the array of the plurality of unit pixels 1003. In FIG. 16, six column AD conversion units 1016 are arranged. The column AD conversion unit 1016 of each column is the same. As illustrated in FIG. 16, the column AD conversion unit 1016 includes a count unit 1101, an encoding unit 1106, a latch unit 1108, and a comparison unit 1109.
  • the comparison unit 1109 compares the signal voltage corresponding to the analog pixel signal with the ramp voltage of the reference signal. Thereby, the comparison unit 1109 converts the magnitude of the pixel signal into information in the time axis direction (pulse width of the pulse signal).
  • the comparison unit 1109 outputs a control signal CO.
  • the control signal CO is at a high level (H level) when the lamp voltage is higher than the signal voltage, and is at a low level (L level) when the lamp voltage is equal to or lower than the signal voltage. That is, the comparison unit 1109 compares the analog pixel signal that is the subject of AD conversion with the reference signal, and outputs the control signal CO according to the comparison result.
  • the comparison unit 1109 ends the comparison process when the reference signal satisfies a predetermined condition with respect to the pixel signal, and outputs the control signal CO at that timing.
  • the latch unit 1108 latches the plurality of clocks output from the clock generation unit 1018 at the timing when the control signal CO is input.
  • the encoding unit 1106 encodes a plurality of clock states latched by the latch unit 1108. As a result, the encoding unit 1106 obtains a binary number based on the states of the plurality of clocks latched by the latch unit 1108. That is, lower bit data (lower data) constituting digital data is obtained.
  • the counting unit 1101 counts one of a plurality of clocks generated by the clock generation unit 1018. As a result, upper bit data (upper data) constituting the digital data is obtained.
  • the output unit 1017 combines the lower data obtained by the encoding unit 1106 and the upper data obtained by the counting unit 1101. As a result, the output unit 1017 generates digital data.
  • a plurality of clocks from the delay circuit 1100 are input to the latch units 1108 in all the columns of the array of the plurality of unit pixels 1003.
  • jitter that is random noise in time can occur.
  • a plurality of clocks are supplied to the latch units 1108 in each column via a buffer circuit called a repeater.
  • the repeater generates jitter. Due to jitter, the edges of multiple clocks are not constant. That is, the phases of a plurality of clocks are shifted.
  • a plurality of clocks input to the latch unit 1108 arranged at a position far from the delay circuit 1100 pass through many buffer circuits. As the number of buffer circuits through which a plurality of clocks pass increases, more jitter occurs. Since a plurality of clocks pass through different repeaters, different jitters occur for each clock. When there are a large number of columns in the horizontal direction as in a large imager, the phase relationship may be reversed between a plurality of clocks. For example, the phase of the first clock output from the delay circuit 1100 is ahead of the phase of the second clock. At a position far from the delay circuit 1100, the phase of the second clock may be ahead of the phase of the first clock. For this reason, degradation of AD conversion accuracy occurs. As a result, the image quality is degraded.
  • the present invention provides an imaging apparatus and an imaging system that improve AD conversion accuracy.
  • the imaging apparatus includes an imaging unit, a reference signal generation unit, m (m is an integer of 2 or more) column AD conversion units, and a plurality of column delay units.
  • the imaging unit includes a plurality of pixels arranged in a matrix, and the plurality of pixels output pixel signals.
  • the reference signal generator generates a reference signal that increases or decreases as time passes.
  • Each of the m column AD conversion units is arranged for each column or each of the plurality of columns of the plurality of pixel arrays.
  • Each of the plurality of column delay units is arranged corresponding to two or more and less than m column AD conversion units.
  • the plurality of column delay units include a first delay circuit to which n (n is an integer of 2 or more) first delay units that delay a signal are connected.
  • a reference clock based on a first clock is input to any one of the n first delay units.
  • the first delay circuit generates a plurality of first delay clocks.
  • the column AD conversion unit includes a comparison unit, a latch unit, and a count unit.
  • the comparison unit compares the pixel signal with the reference signal and outputs a control signal according to the comparison result.
  • the latch unit includes a plurality of latch circuits.
  • the plurality of latch circuits latch the plurality of first delay clocks based on a state change of the control signal.
  • the counting unit counts a count clock based on any one of the count clock based on the reference clock or the plurality of first delay clocks.
  • the plurality of latch circuits include at least one first latch circuit and at least one second latch circuit different from the first latch circuit. And may be included. After the first latch circuit is enabled, the second latch circuit may be enabled at a first timing based on the state change of the control signal. The plurality of latch circuits may latch the plurality of first delay clocks at a second timing after the first timing.
  • the imaging device is connected to k second delay units (k is an integer of 2 or more) that delay a signal.
  • a clock generator having a second delay circuit may be further included.
  • a second clock may be input to any one of the k second delay units.
  • the second delay circuit may generate a plurality of second delay clocks.
  • the reference signal generation unit may generate the reference signal based on the plurality of second delay clocks.
  • each of the n first delay units may have a first logic circuit.
  • Each of the k second delay units may include a second logic circuit. The first logic circuit and the second logic circuit may give the same amount of delay to the signal.
  • the second delay circuit is an annular delay circuit in which the k second delay units are connected in an annular shape. It may be.
  • the first clock may be any one of the plurality of second delay clocks.
  • the plurality of column delay units further divide the first clock to divide the reference clock. May be provided.
  • the imaging device includes a first signal line, a plurality of second signal lines, and a plurality of You may further have a repeater.
  • the first signal line may transmit the first clock.
  • the plurality of second signal lines may be connected to the first signal line.
  • the plurality of repeaters may be arranged in the middle of the first signal line.
  • Each of the plurality of column delay units may be connected to any one of the plurality of second signal lines.
  • the plurality of repeaters may invert the first clock.
  • the plurality of column delay units may include at least one first column delay unit and at least one second column delay unit different from the first column delay unit.
  • the first clock input to the first column delay unit may be a signal obtained by inverting the first clock input to the second column delay unit.
  • an imaging system includes the imaging device.
  • each of the plurality of column delay units is arranged corresponding to two or more and less than m column AD conversion units.
  • the plurality of first delay clocks generated by an arbitrary column delay unit are latched by some latch units of the m column AD conversion units. For this reason, the transmission distance of the plurality of first delay clocks can be shortened. As a result, the AD conversion accuracy is improved.
  • FIG. 1 is a block diagram illustrating a configuration of an imaging apparatus according to a first embodiment of the present invention. It is a circuit diagram which shows the structure of the clock generation part of the 1st Embodiment of this invention. It is a timing chart which shows operation
  • FIG. 3 is a circuit diagram illustrating configurations of a column delay unit and a latch unit according to the first embodiment of the present invention. It is a timing chart which shows operation
  • FIG. 1 shows a configuration of an imaging apparatus 1a according to the first embodiment of the present invention.
  • the imaging device 1a includes an imaging unit 2, a vertical selection unit 12, a horizontal selection unit 14, a column processing unit 15a, an output unit 17, a clock generation unit 18a, and a reference signal generation unit. 19, a control unit 20, and a plurality of column delay units 21 a.
  • the imaging unit 2 has a plurality of unit pixels 3 arranged in a matrix.
  • the unit pixel 3 generates a pixel signal corresponding to the magnitude of the incident electromagnetic wave.
  • the unit pixel 3 outputs a pixel signal to the vertical signal line 13 provided for each column of the arrangement of the plurality of unit pixels 3. That is, the imaging unit 2 has a plurality of pixels (unit pixels 3) arranged in a matrix, and the plurality of pixels output pixel signals.
  • the vertical selection unit 12 selects each row of the array of the plurality of unit pixels 3.
  • the clock generator 18a generates a plurality of clocks having different phases.
  • the reference signal generator 19 generates a reference signal (ramp wave) that increases or decreases over time.
  • the column processing unit 15a performs AD conversion on the pixel signal output from the unit pixel 3.
  • the horizontal selection unit 14 reads the AD-converted digital data onto the horizontal signal line.
  • the output unit 17 outputs the digital data read by the horizontal selection unit 14 to a subsequent circuit.
  • the control unit 20 controls each unit.
  • FIG. 1 shows an imaging unit 2 having unit pixels 3 of 4 rows ⁇ 6 columns for the sake of simplicity.
  • the number of rows and the number of columns in the arrangement of the plurality of unit pixels 3 may be any natural number of 2 or more.
  • the unit pixel 3 includes a photoelectric conversion element such as a photodiode / photogate / phototransistor, and a transistor circuit.
  • the unit pixels 3 are two-dimensionally arranged by 4 rows and 6 columns.
  • a row control line 11 is arranged for each row of the array of the plurality of unit pixels 3.
  • One end of each row control line 11 is connected to an output corresponding to each row in the vertical selection unit 12.
  • the vertical selection unit 12 includes a shift register or a decoder. The vertical selection unit 12 controls the row address and the row scanning of the imaging unit 2 via the row control line 11 when driving the unit pixel 3 of the imaging unit 2.
  • a vertical signal line 13 is arranged for each column of the plurality of unit pixels 3.
  • the column processing unit 15a includes a plurality of column AD conversion units 16a.
  • the plurality of column AD conversion units 16 a are arranged for each column of the array of the plurality of unit pixels 3, that is, for each vertical signal line 13.
  • the column AD conversion unit 16a converts an analog pixel signal into digital data.
  • the pixel signal is read out from each unit pixel 3 of the imaging unit 2 via the vertical signal line 13 for each column of the array of the plurality of unit pixels 3.
  • one column AD conversion unit 16 a is arranged for each column of the array of the plurality of unit pixels 3. This is an example, and the correspondence relationship between the arrangement of the plurality of unit pixels 3 and the column AD conversion unit 16a is not limited to this relationship.
  • one column AD conversion unit 16a is arranged for a plurality of columns in the arrangement of the plurality of unit pixels 3, and this one column AD conversion unit 16a can be used by time division between a plurality of columns. is there.
  • the imaging apparatus 1a has m (m is an integer of 2 or more) column AD conversion units 16a arranged for each column or for each column of the array of the plurality of unit pixels 3. Good.
  • the column AD conversion unit 16a, the clock generation unit 18a, and the reference signal generation unit 19 convert analog-to-digital conversion means (AD conversion) that converts analog pixel signals read from the unit pixels 3 in the selected row into digital data. Circuit).
  • the clock generator 18a has a delay circuit 100a.
  • the configuration of the clock generation unit 18a will be described later.
  • the reference signal generation unit 19 has an integration circuit.
  • the reference signal generation unit 19 generates a reference signal (ramp wave) whose level changes in an inclined manner with the passage of time, under the control of the control unit 20.
  • the reference signal generation unit 19 supplies a reference signal to the column AD conversion unit 16a of the column processing unit 15a via the reference signal line.
  • the reference signal generation unit 19 is not limited to a circuit using an integration circuit.
  • a DAC circuit may be used for the reference signal generation unit 19. When a ramp wave is generated digitally using a DAC circuit, it is desirable that the ramp wave has finer steps, or that the ramp wave has equivalent properties.
  • the horizontal selection unit 14 includes a shift register or a decoder.
  • the horizontal selection unit 14 controls the column address and column scanning of the column AD conversion unit 16a of the column processing unit 15a. Under the control of the horizontal selection unit 14, the digital data AD-converted by the column AD conversion unit 16a is sequentially read to the output unit 17 via the horizontal signal line.
  • TG is used to indicate a clock required for the operation of each unit such as the vertical selection unit 12, the clock generation unit 18a, the reference signal generation unit 19, the horizontal selection unit 14, the column processing unit 15a, and the output unit 17, and a predetermined timing. Supply pulse signals.
  • the output unit 17 outputs binarized digital data.
  • the output unit 17 has a buffering function.
  • the output unit 17 may incorporate signal processing functions such as black level adjustment, column variation correction, and color processing. Further, the output unit 17 may convert n-bit parallel digital data into serial data and output the serial data.
  • the imaging apparatus 1a includes a plurality of column delay units 21a arranged corresponding to two or more and less than m column AD conversion units 16a.
  • the plurality of column delay units 21a generate a plurality of clocks (first delay clocks).
  • the plurality of column delay units 21a are arranged in the column processing unit 15a.
  • the plurality of column AD conversion units 16a are classified into a plurality of groups. Each of the plurality of groups includes two or more and less than m column AD conversion units 16a.
  • Each of the plurality of column delay units 21a corresponds to any one of a plurality of groups. In FIG. 1, three column delay units 21a are arranged. In FIG. 1, one column delay unit 21a corresponds to two column AD conversion units 16a.
  • the imaging apparatus 1a further includes a signal line 22 (first signal line), a plurality of signal lines 23 (second signal lines), and a plurality of repeaters 24a.
  • a signal line 22 first signal line
  • a plurality of signal lines 23 second signal lines
  • a plurality of repeaters 24a are arranged in FIG. 1
  • three signal lines 23 are arranged in FIG. 1
  • three repeaters 24a are arranged in FIG. 1
  • the signal line 22 transmits a clock (first clock).
  • the clock transmitted by the signal line 22 is any one of a plurality of clocks generated by the clock generator 18a.
  • the signal line 22 extends in the row direction of the array of the plurality of unit pixels 3.
  • the plurality of signal lines 23 are connected to the signal line 22.
  • the plurality of signal lines 23 transmit the clock transmitted by the signal line 22.
  • the plurality of signal lines 23 branch from the signal line 22.
  • the plurality of signal lines 23 extend in the column direction of the arrangement of the plurality of unit pixels 3.
  • the plurality of repeaters 24 a are arranged in the middle of the signal line 22. Two adjacent repeaters 24 a are connected by a signal line 22.
  • the plurality of repeaters 24a are buffers.
  • Each of the plurality of signal lines 23 is arranged corresponding to one column delay unit 21a.
  • Each of the plurality of column delay units 21 a is connected to any one of the plurality of signal lines 23. Clocks transmitted through the signal line 22 and the plurality of signal lines 23 are input to the plurality of column delay units 21a.
  • the configuration of the column AD conversion unit 16a will be described.
  • the column AD conversion unit 16 a compares the analog pixel signal read from the unit pixel 3 with the reference signal from the reference signal generation unit 19. Further, the column AD converter 16a generates a pulse signal having a magnitude (pulse width) in the time axis direction corresponding to the magnitude of the pixel signal.
  • the column AD conversion unit 16a performs AD conversion by generating digital data corresponding to the period of the pulse width of the pulse signal.
  • the column AD conversion unit 16a is arranged for each column of the array of the plurality of unit pixels 3. In FIG. 1, six column AD converters 16a are arranged. The column AD converter 16a of each column is the same. As illustrated in FIG. 1, the column AD conversion unit 16 a includes a count unit 101, an encoding unit 106 a, a latch unit 108, and a comparison unit 109. The comparison unit 109, the latch unit 108, the encoding unit 106 a, and the count unit 101 are arranged for each column of the array of the unit pixels 3. The comparison unit 109, the latch unit 108, the encoding unit 106 a, and the count unit 101 may be arranged for each of a plurality of columns in the arrangement of the plurality of unit pixels 3.
  • the comparison unit 109 compares the signal voltage corresponding to the analog pixel signal with the ramp voltage of the reference signal. Thereby, the comparison unit 109 converts the magnitude of the pixel signal into information in the time axis direction (pulse width of the pulse signal).
  • the comparison unit 109 outputs a control signal CO.
  • the control signal CO is in an H (High) state when the lamp voltage is higher than the signal voltage, and is in an L (Low) state when the lamp voltage is equal to or lower than the signal voltage. That is, the comparison unit 109 compares the analog pixel signal that is the subject of AD conversion and the reference signal, and outputs the control signal CO according to the comparison result.
  • the comparison unit 109 ends the comparison process when the reference signal satisfies a predetermined condition with respect to the pixel signal, and outputs the control signal CO at that timing.
  • the latch unit 108 has a plurality of latch circuits.
  • the plurality of latch circuits latch a plurality of clocks based on a change in state of the control signal CO. That is, the latch unit 108 latches the plurality of clocks output from the column delay unit 21a at timing based on the state change of the control signal CO. For example, the latch unit 108 latches a plurality of clocks at the timing when the control signal CO changes from the H state to the L state.
  • the encoding unit 106a encodes a plurality of clock states latched by the latch unit 108.
  • the encoding unit 106a obtains a binary number based on the states of the plurality of clocks latched by the latch unit 108. That is, lower bit data (lower data) constituting digital data is obtained.
  • the counting unit 101 (counting circuit) counts any one of a plurality of clocks (first delay clocks) generated by the column delay unit 21a. As a result, upper bit data (upper data) constituting the digital data is obtained.
  • the count unit 101 is a counter circuit having a latch function for holding a count value (count value).
  • the output unit 17 combines the lower data obtained by the encoding unit 106a and the upper data obtained by the counting unit 101. Thereby, the output unit 17 generates digital data.
  • the distance from the column delay unit 21a to the latch unit 108 is shorter than the distance from the clock generation unit 18a to the latch unit 108. For this reason, a repeater is not required in the transmission path from the column delay unit 21a to the latch unit 108. Alternatively, the number of repeaters is reduced. Therefore, the influence of jitter on a plurality of clocks generated by the column delay unit 21a is reduced.
  • the column delay unit 21a generates a plurality of clocks from one clock from the clock generation unit 18a.
  • the repeater 24a can generate jitter. However, the jitter generated by the repeater 24a does not affect the phase relationship among the plurality of clocks generated by the column delay unit 21a.
  • the unit pixel 3 outputs a reset level and a signal level.
  • AD conversion is performed as follows. For example, the voltages of the reference signal that decreases at a predetermined gradient and the pixel signal are compared. The length of the period from the timing when this comparison is started to the timing when the voltage of the reference signal (ramp voltage) and the voltage of the pixel signal match is measured. This measurement is based on the count value of the count unit 101 and the logic states of a plurality of clocks latched in the latch unit 108. Thereby, digital data corresponding to the magnitude of the pixel signal is obtained.
  • the above-described AD conversion is performed on each of the reset level and the signal level read from the unit pixel 3. Specifically, the reset level including the noise of the pixel signal is read out from the unit pixel 3 in the selected row by the first reading operation, and AD conversion is performed. Subsequently, the signal level corresponding to the electromagnetic wave incident on the unit pixel 3 is read by the second read operation, and AD conversion is performed. Digital data corresponding to the signal component is obtained by subtraction (CDS processing) between the reset level and the signal level. The signal level may be read and AD converted in the first read operation, and the reset level may be read and AD converted in the second read operation thereafter. Moreover, it is not necessary to restrict to this.
  • the control unit 20 refers to the reference signal generation unit 19. Supply control data for signal generation.
  • the reference signal generator 19 outputs a reference signal whose waveform changes in a ramp shape over time.
  • the reference signal is given to the first input terminal of the comparison unit 109.
  • the pixel signal is supplied to the second input terminal of the comparison unit 109.
  • the comparison unit 109 compares the reference signal and the pixel signal.
  • the count unit 101 counts using the clock from the column delay unit 21a as a count clock.
  • the comparison unit 109 inverts the control signal CO when the reference signal supplied from the reference signal generation unit 19 and the voltage of the pixel signal substantially match.
  • the latch unit 108 latches the logic states of a plurality of clocks from the column delay unit 21a.
  • the count unit 101 latches the count value. Thereby, digital data corresponding to the reset level is obtained.
  • the control unit 20 stops the supply of control data to the reference signal generation unit 19 and the output of the clock from the clock generation unit 18a. Thereby, the reference signal generation unit 19 stops generating the reference signal.
  • the control unit 20 refers to the reference signal generation unit 19.
  • Supply control data for signal generation As a result, the reference signal generator 19 outputs a reference signal whose waveform changes in a ramp shape over time.
  • the reference signal is given to the first input terminal of the comparison unit 109.
  • the pixel signal is supplied to the second input terminal of the comparison unit 109.
  • the comparison unit 109 compares the reference signal and the pixel signal.
  • the count unit 101 counts using the clock from the column delay unit 21a as a count clock.
  • the comparison unit 109 inverts the control signal CO when the reference signal supplied from the reference signal generation unit 19 and the voltage of the pixel signal substantially match.
  • the latch unit 108 latches the logic states of a plurality of clocks from the column delay unit 21a.
  • the count unit 101 latches the count value. Thereby, digital data corresponding to the signal level is obtained.
  • the control unit 20 stops the supply of control data to the reference signal generation unit 19 and the output of the clock from the clock generation unit 18a. Thereby, the reference signal generation unit 19 stops generating the reference signal.
  • the digital data corresponding to the reset level and the digital data corresponding to the signal level are transferred to the output unit 17 by the horizontal selection unit 14 via the horizontal signal line.
  • the output unit 17 performs subtraction (CDS processing) based on the digital data to obtain digital data of signal components.
  • the output unit 17 may be built in the column processing unit 15a.
  • FIG. 2 shows the configuration of the clock generator 18a.
  • the clock generation unit 18a includes a delay circuit 100a (second delay circuit) to which k (k is an integer of 2 or more) delay units (second delay units) that delay a signal are connected.
  • the k delay units are eight fully differential delay circuits DE1 to DE8. The number of fully differential delay circuits is not limited to eight.
  • the delay circuit 100a outputs a plurality of clocks (clocks CK1 to CK8 and clocks xCK1 to xCK8) corresponding to the output signals of the plurality of fully differential delay circuits DE1 to DE8.
  • the clocks CK1 to CK8 and the clocks xCK1 to xCK8 are clocks whose logic states change substantially periodically.
  • Clocks xCK1 to xCK8 are signals obtained by inverting the clocks CK1 to CK8. That is, the logic states of the clocks xCK1 to xCK8 are opposite to the logic states of the clocks CK1 to CK8.
  • the phases of the clocks CK1 to CK8 and the clocks xCK1 to xCK8 are different from each other.
  • the fully differential delay circuits DE1 to DE8 include a first input terminal (+), a second input terminal ( ⁇ ), a first output terminal (+), a second output terminal ( ⁇ ), A first power supply terminal and a second power supply terminal are provided.
  • the first input terminal (+) of the fully differential delay circuit DE1 is connected to the first output terminal (+) of the fully differential delay circuit DE8.
  • the second input terminal ( ⁇ ) of the fully differential delay circuit DE1 is connected to the second output terminal ( ⁇ ) of the fully differential delay circuit DE8.
  • the first input terminals (+) of the fully differential delay circuits DE2 to DE8 are respectively connected to the second output terminals ( ⁇ ) of the preceding fully differential delay circuits DE1 to DE7.
  • the second input terminals ( ⁇ ) of the fully differential delay circuits DE2 to DE8 are respectively connected to the first output terminals (+) of the fully differential delay circuits DE1 to DE7 in the previous stage.
  • the fully differential delay circuits DE1 to DE8 invert the signal input to the first input terminal (+) and output the inverted signal from the second output terminal ( ⁇ ).
  • the fully differential delay circuits DE1 to DE8 invert the signal input to the second input terminal ( ⁇ ) and output the inverted signal from the first output terminal (+).
  • the signals output from the first output terminals (+) of the fully differential delay circuits DE1 to DE8 are output from the delay circuit 100a as clocks CK1 to CK8.
  • the signals output from the second output terminals ( ⁇ ) of the fully differential delay circuits DE1 to DE8 are output from the delay circuit 100a as clocks xCK1 to xCK8.
  • the fully differential delay circuit DE1 further has a pulse input terminal.
  • the start pulse StartP is input to the pulse input terminal of the fully differential delay circuit DE1.
  • the power supply voltage VDD is applied to the first power supply terminals of the fully differential delay circuits DE1 to DE8.
  • the ground voltage GND is applied to the second power supply terminals of the fully differential delay circuits DE1 to DE8.
  • the fully differential delay circuits DE1 to DE8 give the input signal a delay corresponding to the difference in voltage applied to the first power supply terminal and the second power supply terminal.
  • the fully differential delay circuits DE1 to DE8 may give a delay to the input signal by using a current source and a load.
  • the fully differential delay circuits DE1 to DE8 generate an output signal by delaying the input signals of the first input terminal (+) and the second input terminal ( ⁇ ).
  • the fully differential delay circuits DE1 to DE8 have the first output signal corresponding to the first input signal of the first input terminal (+) and the second input signal of the second input terminal ( ⁇ ). And a second output signal corresponding to.
  • the second output signal is a signal obtained by inverting the first output signal.
  • the clock (second clock) is input to any one of the k delay units (second delay units) of the delay circuit 100a.
  • the clock CK8 and the clock xCK8 are input to the fully differential delay circuit DE1.
  • the delay circuit 100a generates a plurality of clocks CK1 to CK8 (second delay clock) and clocks xCK1 to xCK8 (second delay clock).
  • the plurality of clocks CK1 to CK8 and the clocks xCK1 to xCK8 from the delay circuit 100a are input to the reference signal generation unit 19 via the plurality of buffers BUF1.
  • the reference signal generator 19 generates a reference signal based on a plurality of clocks CK1 to CK8 and clocks xCK1 to xCK8.
  • the reference signal changes based on the state change between the plurality of clocks CK1 to CK8 and the clocks xCK1 to xCK8. That is, the delay circuit 100a and the reference signal generator 19 are synchronized. In the AD conversion principle employed in the embodiment of the present invention, the delay circuit 100a and the reference signal generator 19 are synchronized, so that the digital values for the pixel signals at the same level are always the same. For this reason, the AD conversion accuracy is improved.
  • the delay circuit 100a is an annular delay circuit in which k delay units are connected in an annular shape.
  • the clock (first clock) input to the column delay unit 21a is any one of a plurality of clocks (second delay clock) generated by the delay circuit 100a.
  • the clock xCK8 output from the fully differential delay circuit DE8 is output as the clock CK1X via the buffer BUF2.
  • the clock CK1X is input to the signal line 22.
  • the clock CK1X is transmitted through the signal line 22 and the plurality of signal lines 23, and is input to the plurality of column delay units 21a.
  • FIG. 3 shows waveforms of the start pulse StartP, the clocks CK1 to CK8, and the clocks xCK1 to xCK8.
  • the horizontal direction indicates time
  • the vertical direction indicates voltage.
  • the delay circuit 100a starts a transition operation.
  • the logic states of the signals output from the fully differential delay circuits DE1 to DE8 constituting the delay circuit 100a change in order.
  • the frequency of the clocks CK1 to CK8 and the clocks xCK1 to xCK8 is 108 MHz.
  • FIG. 4 shows the configuration of the column delay unit 21 a and the latch unit 108.
  • the column delay unit 21a includes a delay circuit 110a (first delay circuit) to which n (n is an integer of 2 or more) delay units (first delay units) that delay a signal are connected.
  • n delay units are eight delay units DU1 to DU8.
  • the delay units DU1 to DU8 have any one of NAND circuits ND1a to ND8a and any one of NAND circuits ND1b to ND8b.
  • a NAND circuit ND9a is connected to the delay unit DU8.
  • some delay units are not shown. The number of delay units is not limited to eight.
  • the NAND circuits ND1a to ND9a and the NAND circuits ND1b to ND8b have a first input terminal, a second input terminal, and an output terminal.
  • the clock CK1X is input to the first input terminal of the NAND circuit ND1a.
  • the first input terminals of the NAND circuits ND2a to ND9a and the NAND circuits ND1b to ND8b are connected to the output terminals of the preceding NAND circuit, respectively.
  • the power supply voltage VDD is applied to the second input terminals of the NAND circuits ND1a to ND9a and the NAND circuits ND1b to ND8b. During the period when AD conversion is performed, the power supply voltage VDD is set to a high level.
  • NAND circuits ND1a to ND9a and NAND circuits ND1b to ND8b invert the signal input to the first input terminal and output the inverted signal from the output terminal.
  • the signals output from the output terminals of the NAND circuits ND1b to ND8b are output from the delay circuit 110a as clocks DEO1 to DEO8.
  • the phases of the clocks DEO1 to DEO8 are different from each other.
  • the clocks DEO1 to DEO8 are input to the latch unit 108 via the buffer BUF3.
  • the NAND circuit ND9a is connected to the NAND circuit ND8b in order to make the load of the NAND circuit ND8b the same as other NAND circuits.
  • the NAND circuit ND9a outputs a clock xDEO9.
  • the NAND circuits ND1a to ND9a and the NAND circuits ND1b to ND8b give the input signal a delay corresponding to the current value and the load (capacitance and resistance).
  • the NAND circuits ND1a to ND9a and the NAND circuits ND1b to ND8b generate an output signal by delaying the input signal of the first input terminal.
  • a reference clock based on the clock CK1X (first clock) is input to any one of the n delay units DU1 to DU8 (first delay unit) of the delay circuit 110a.
  • the reference clock is the same clock as the clock CK1X or a clock generated from the clock CK1X.
  • the clock CK1X is input to the delay unit DU1 as a reference clock.
  • the delay circuit 110a generates a plurality of clocks DEO1 to DEO8 (first delay clock).
  • the latch unit 108 includes a plurality of latch circuits L1 to L8. In FIG. 4, some latch circuits are not shown.
  • the plurality of latch circuits L1 to L8 latch the plurality of clocks DEO1 to DEO8 (first delay clock) based on the state change of the control signal CO.
  • One latch circuit latches one clock. That is, each of the plurality of latch circuits L1 to L8 latches one of the plurality of clocks DEO1 to DEO8.
  • the number of latch circuits is not limited to eight.
  • the latch circuit L8 is connected to the count unit 101.
  • the clock DEO8 input to the latch circuit L8 is output to the count unit 101.
  • the count unit 101 counts the clock DEO8.
  • the clock output to the count unit 101 may be another clock.
  • the count unit 101 may count the reference clock, that is, the clock CK1X. That is, the count unit 101 counts a count clock based on the reference clock or a count clock based on any one of the plurality of clocks DEO1 to DEO8.
  • thermometer code detection process it is detected that the logical state of the two clocks is a predetermined state, for example, “01”. “0” corresponds to the L state of the signal. “1” corresponds to the H state of the signal.
  • FIG. 5 shows waveforms of the clock CK1X, the clocks DEO1 to DEO8, and the clock xDEO9.
  • the horizontal direction indicates time
  • the vertical direction indicates voltage.
  • the clocks DEO1 to DEO8 constitute a signal group that rises in order at predetermined time intervals (changes from the L state to the H state).
  • a predetermined time corresponding to the delay time of one of the delay units DU1 to DU8
  • the clock DEO2 changes from the L state. Change to H state.
  • the clock DEO3 changes from the L state to the H state.
  • the clocks DEO4 to DEO8 sequentially change from the L state to the H state.
  • the states of the plurality of clocks DEO1 to DEO8 latched by the latch unit 108 are states 0 to 7.
  • the counting unit 101 performs counting at the rising edge of the clock DEO8, a plurality of clocks in each period obtained by dividing the period during which the counting unit 101 performs one count (the period from the rising edge of the clock DEO8 to the next rising edge) into eight equal parts
  • a combination of logical states of DEO1 to DEO8 corresponds to states 0 to 7.
  • States 0 to 7 correspond to encoded values 0 to 7 which are encoding results.
  • the logical states of two consecutive clocks are sequentially detected.
  • the states of the plurality of clocks DEO1 to DEO8 are determined according to the position where the state is detected.
  • a position where the logic state changes from the L state to the H state in the signal group is detected.
  • the change of the logic state from the L state to the H state is equivalent to the fact that the front clock in the order of the clocks constituting the signal group is the H state and the rear clock is the L state.
  • the logical states of two consecutive clocks are sequentially detected from the bottom to the top of the signal group shown in FIG.
  • the logic state changes from the L state to the H state between the clock DEO8 and the clock DEO7.
  • the logic state changes from the L state to the H state between two clocks corresponding to each state. That is, it is possible to determine the states of the plurality of clocks DEO1 to DEO8 by detecting the positions where the logic states of the plurality of clocks DEO1 to DEO8 arranged as shown in FIG. 5 are changed.
  • the encoding unit 106a performs encoding by performing the following steps (1) to (8) in time series.
  • Step (1) Determination on State 7
  • the logical states of clock DEO8 and clock DEO7 are compared. If there is a thermometer code at this position, it is determined that the state of the plurality of clocks DEO1 to DEO8 is state 7.
  • Step (2) ... Determination on State 6
  • the logical states of the clock DEO7 and the clock DEO6 are compared. If there is a thermometer code at this position, it is determined that the state of the plurality of clocks DEO1 to DEO8 is state 6.
  • Step (3) (Step (3)).
  • Step (3) Determination on State 5
  • the logical states of clock DEO6 and clock DEO5 are compared. If there is a thermometer code at this position, it is determined that the state of the plurality of clocks DEO1 to DEO8 is state 5.
  • Step (4) ... Determination Regarding State 4
  • the logical states of clock DEO5 and clock DEO4 are compared. When there is a thermometer code at this position, it is determined that the state of the plurality of clocks DEO1 to DEO8 is state 4.
  • Step (5) ... Determination Regarding State 3
  • the logical states of clock DEO4 and clock DEO3 are compared. If there is a thermometer code at this position, it is determined that the state of the plurality of clocks DEO1 to DEO8 is state 3.
  • Step (6) The logical states of clock DEO3 and clock DEO2 are compared. When there is a thermometer code at this position, it is determined that the state of the plurality of clocks DEO1 to DEO8 is state 2.
  • Step (7) ... Determination Regarding State 1
  • the logical states of clock DEO2 and clock DEO1 are compared. When there is a thermometer code at this position, it is determined that the state of the plurality of clocks DEO1 to DEO8 is state 1.
  • step (1) to step (7) when it is determined that the state of the plurality of clocks DEO1 to DEO8 is not any of state 1 to state 7, the state of the plurality of clocks DEO1 to DEO8 is state 0. For this reason, the determination regarding the state 0 is not necessary.
  • the above encoding method is an example.
  • the encoding unit 106a may perform encoding by a method other than the above encoding method.
  • the imaging device includes a vertical selection unit 12, a horizontal selection unit 14, an output unit 17, a clock generation unit 18a, a control unit 20, a signal line 22, a signal line 23, and a repeater 24a. It is not necessary to have a configuration corresponding to at least one of the above.
  • the column AD conversion unit included in the imaging device according to each aspect of the present invention may not have a configuration corresponding to the encoding unit 106a.
  • the imaging apparatus 1a includes an imaging unit 2, a reference signal generation unit 19, m (m is an integer of 2 or more) column AD conversion units 16a, and a plurality of column delay units 21a. And have.
  • the plurality of column delay units 21a include a delay circuit 110a (first delay circuit).
  • the column AD conversion unit 16 a includes a comparison unit 109, a latch unit 108, and a count unit 101.
  • each of the plurality of column delay units 21a is arranged corresponding to two or more and less than m column AD conversion units 16a.
  • a plurality of clocks DEO1 to DEO8 generated by an arbitrary column delay unit 21a are latched by some latch units 108 of m column AD conversion units 16a. For this reason, the transmission distance of the plurality of clocks DEO1 to DEO8 can be shortened. As a result, the AD conversion accuracy is improved.
  • the reference signal generation unit 19 generates a reference signal based on a plurality of clocks CK1 to CK8 and clocks xCK1 to xCK8 from the clock generation unit 18a. Since the delay circuit 100a and the reference signal generation unit 19 are synchronized, digital values for pixel signals at the same level are always the same. For this reason, the AD conversion accuracy is improved.
  • the delay circuit 100a is an annular delay circuit in which k delay units are connected in an annular shape. Therefore, the delay circuit 100a can easily generate a clock.
  • the clock input to the column delay unit 21a is one of a plurality of clocks CK1 to CK8 and clocks xCK1 to xCK8 generated by the delay circuit 100a.
  • FIG. 6 shows a configuration of an imaging apparatus 1b according to the second embodiment of the present invention.
  • the imaging device 1b includes an imaging unit 2, a vertical selection unit 12, a horizontal selection unit 14, a column processing unit 15b, an output unit 17, a clock generation unit 18a, and a reference signal generation unit. 19, a control unit 20, and a plurality of column delay units 21 a.
  • the imaging device 1b further includes a signal line 22 (first signal line), a plurality of signal lines 23 (second signal lines), and a plurality of repeaters 24a.
  • the column processing unit 15a in the imaging device 1a illustrated in FIG. 1 is changed to a column processing unit 15b.
  • the column processing unit 15b includes a plurality of column AD conversion units 16b.
  • the column AD conversion unit 16b includes a count unit 101, a latch control unit 102, an encoding unit 106a, a latch unit 108, and a comparison unit 109.
  • the latch unit 108 is the same as the latch unit 108 in the imaging apparatus 1a shown in FIG.
  • the latch unit 108 includes a plurality of latch circuits L1 to L8.
  • the plurality of latch circuits L1 to L8 include at least one first latch circuit and at least one second latch circuit different from the first latch circuit.
  • the second latch circuit is enabled at the first timing based on the state change of the control signal CO.
  • the first latch circuit is the latch circuit L8.
  • the second latch circuits are latch circuits L1 to L7.
  • the clock DEO8 input to the count unit 101 starts a state transition.
  • the count unit 101 starts counting at the first timing.
  • the plurality of latch circuits L1 to L8 latch the plurality of clocks DEO1 to DEO8 at a second timing after the first timing.
  • the latch control unit 102 controls the operation of the latch unit 108 based on the control signal CO. After enabling the first latch circuit, the latch control unit 102 enables the second latch circuit at the first timing based on the state change of the control signal CO. The latch control unit 102 causes the plurality of latch circuits L1 to L8 to latch the plurality of clocks DEO1 to DEO8 at a second timing after the first timing.
  • the imaging device includes a vertical selection unit 12, a horizontal selection unit 14, an output unit 17, a clock generation unit 18a, a control unit 20, a signal line 22, a signal line 23, and a repeater 24a. It is not necessary to have a configuration corresponding to at least one of the above.
  • the column AD conversion unit included in the imaging device according to each aspect of the present invention may not have a configuration corresponding to the encoding unit 106a.
  • the second latch circuit since the second latch circuit operates only from the first timing to the second timing, the power consumption of the latch unit 108 is reduced.
  • FIG. 7 shows a configuration of an imaging apparatus 1c according to the third embodiment of the present invention.
  • the imaging device 1c includes an imaging unit 2, a vertical selection unit 12, a horizontal selection unit 14, a column processing unit 15c, an output unit 17, a clock generation unit 18c, and a reference signal generation unit. 19, a control unit 20, and a plurality of column delay units 21 c.
  • the imaging device 1c further includes a signal line 22 (first signal line), a plurality of signal lines 23 (second signal lines), and a plurality of repeaters 24c.
  • the configuration shown in FIG. 7 will be described while referring to differences from the configuration shown in FIG. In the imaging device 1c, the clock generation unit 18a in the imaging device 1b illustrated in FIG. 6 is changed to a clock generation unit 18c.
  • the clock generator 18c has a delay circuit 100c. The configuration of the clock generator 18c will be described later.
  • the column delay unit 21a in the imaging device 1b shown in FIG. 6 is changed to a column delay unit 21c.
  • the configuration of the column delay unit 21c will be described later.
  • the plurality of repeaters 24a in the imaging apparatus 1b shown in FIG. 6 are changed to a plurality of repeaters 24c.
  • the plurality of repeaters 24 c invert the clock (first clock) transmitted through the signal line 22.
  • the plurality of repeaters 24c are inversion buffers.
  • the plurality of column delay units 21c include at least one first column delay unit and at least one second column delay unit different from the first column delay unit.
  • the first column delay unit is the central column delay unit 21c among the three column delay units 21c.
  • the second column delay units are two column delay units 21 c arranged on the left side and the right side of the central column delay unit 21 c.
  • the clock (first clock) input to the first column delay unit is a signal obtained by inverting the clock (first clock) input to the second column delay unit.
  • the column processing unit 15c includes a plurality of column AD conversion units 16c.
  • the column AD conversion unit 16 c includes a count unit 101, a latch control unit 102, an encoding unit 106 c, a latch unit 108, and a comparison unit 109.
  • the encoding unit 106a in the imaging apparatus 1b shown in FIG. 6 is changed to an encoding unit 106c.
  • the encoding unit 106c encodes the states of a plurality of clocks latched in the latch unit 108 by a method different from the encoding method performed by the encoding unit 106a.
  • FIG. 8 shows a configuration of the clock generator 18c.
  • the clock generation unit 18c includes a delay circuit 100c (second delay circuit) to which k (k is an integer of 2 or more) delay units (second delay units) that delay a signal are connected.
  • the k delay units are nine NAND circuits Nd0 to Nd8. The number of NAND circuits is not limited to nine.
  • the NAND circuits Nd0 to Nd8 have a first input terminal, a second input terminal, and an output terminal.
  • the first input terminal of the NAND circuit Nd0 is connected to the output terminal of the NAND circuit Nd8.
  • the start pulse StartP is input to the second input terminal of the NAND circuit Nd0.
  • the first input terminals of the NAND circuits Nd1 to Nd8 are connected to the output terminals of the preceding NAND circuits Nd0 to Nd7, respectively.
  • the power supply voltage VDD is applied to the second input terminals of the NAND circuits Nd1 to Nd7. During the period when AD conversion is performed, the power supply voltage VDD is set to a high level.
  • the second input terminal of the NAND circuit Nd8 is connected to the output terminal of the NAND circuit Nd5.
  • the output signal of the NAND circuit Nd5 is input to the NAND circuit Nd6 after one stage and the NAND circuit Nd8 after three stages.
  • NAND circuits Nd0 to Nd7 invert the signal input to the first input terminal and output the inverted signal from the output terminal. Further, the NAND circuit Nd8 outputs a signal that is a result of a NAND operation between the signal input to the first input terminal and the signal input to the second input terminal from the output terminal. Signals output from the output terminals of the NAND circuits Nd0 to Nd8 are output from the delay circuit 100c as clocks CK0 to CK8.
  • the signal based on the start pulse StartP input to the NAND circuit Nd0 is transmitted through two types of paths and passes through the NAND circuits Nd0 to Nd8.
  • a signal is transmitted through a signal line connecting the first input terminal of each NAND circuit and the output terminal of the preceding NAND circuit.
  • the signal output from the NAND circuit Nd5 transmits a signal line connecting the output terminal of the NAND circuit Nd5 and the second input terminal of the NAND circuit Nd8.
  • a signal transmitted through the second path does not pass through the NAND circuit Nd6 and the NAND circuit Nd7 on the first path. This signal bypasses the NAND circuit Nd6 and the NAND circuit Nd7 and reaches the NAND circuit Nd8.
  • the NAND circuits Nd0 to Nd8 give the input signal a delay corresponding to the current value and the load (capacitance and resistance).
  • the NAND circuits Nd0 to Nd7 generate an output signal by delaying the input signal of the first input terminal.
  • the NAND circuit Nd8 generates an output signal by delaying the input signal of the first input terminal or the second input terminal.
  • the clock (second clock) is input to any one of the k delay units (second delay units) of the delay circuit 100c.
  • the clock CK8 from the NAND circuit Nd8 is input to the NAND circuit Nd0.
  • the delay circuit 100c generates a plurality of clocks CK0 to CK7 (second delay clock). The phases of the clocks CK0 to CK8 are different from each other.
  • the plurality of clocks CK0 to CK8 from the delay circuit 100c are input to the reference signal generation unit 19 via the plurality of buffers BUF1.
  • the reference signal generator 19 generates a reference signal based on the plurality of clocks CK0 to CK8.
  • the delay circuit 100c is an annular delay circuit in which k delay units are connected in an annular shape.
  • the clock (first clock) input to the column delay unit 21c is any one of a plurality of clocks (second delay clock) generated by the delay circuit 100c.
  • the clock CK8 output from the NAND circuit Nd8 is output as the clock CK2X via the buffer BUF2.
  • the clock CK2X is input to the signal line 22.
  • the clock CK2X is transmitted through the signal line 22 and the plurality of signal lines 23, and is input to the plurality of column delay units 21c.
  • FIG. 9 shows waveforms of the start pulse StartP and the clocks CK0 to CK8.
  • the horizontal direction indicates time
  • the vertical direction indicates voltage.
  • the delay circuit 100c starts a transition operation.
  • the logic states of the signals output from the NAND circuits Nd0 to Nd8 constituting the delay circuit 100c change in order.
  • the frequency of the clocks CK0 to CK8 is 216 MHz.
  • FIG. 10 shows the configuration of the column delay unit 21 c and the latch unit 108.
  • the column delay unit 21c includes a delay circuit 110c (first delay circuit) to which n (n is an integer of 2 or more) delay units (first delay units) that delay a signal are connected.
  • the n delay units are 16 delay units DU1 to DU16.
  • the delay units DU1 to DU16 include any one of NAND circuits ND1a to ND16a and any one of NAND circuits ND1b to ND16b.
  • a NAND circuit ND17a is connected to the delay unit DU16.
  • some delay units are not shown. The number of delay units is not limited to 16.
  • the NAND circuits ND1a to ND17a and the NAND circuits ND1b to ND16b have a first input terminal, a second input terminal, and an output terminal.
  • the clock CK1X is input to the first input terminal of the NAND circuit ND1a.
  • the first input terminals of the NAND circuits ND2a to ND17a and the NAND circuits ND1b to ND16b are connected to the output terminals of the preceding NAND circuit, respectively.
  • the power supply voltage VDD is applied to the second input terminals of the NAND circuits ND1a to ND17a and the NAND circuits ND1b to ND16b. During the period when AD conversion is performed, the power supply voltage VDD is set to a high level.
  • the NAND circuits ND1a to ND17a and the NAND circuits ND1b to ND16b invert the signal input to the first input terminal and output the inverted signal from the output terminal.
  • the signals output from the output terminals of the NAND circuits ND1b to ND16b are output from the delay circuit 110c as clocks DEO1 to DEO16.
  • the phases of the clocks DEO1 to DEO16 are different from each other.
  • the clocks DEO9 to DEO16 are input to the latch unit 108 via the buffer BUF3.
  • the NAND circuit ND17a is connected to the NAND circuit ND16b in order to make the load of the NAND circuit ND16b the same as other NAND circuits.
  • the NAND circuit ND17a outputs a clock xDEO17.
  • the NAND circuits ND1a to ND17a and the NAND circuits ND1b to ND16b give the input signal a delay according to the current value and the load (capacitance and resistance).
  • the NAND circuits ND1a to ND17a and the NAND circuits ND1b to ND16b generate an output signal by delaying the input signal of the first input terminal.
  • the plurality of column delay units 21c further include a frequency dividing circuit DFF1 that generates a reference clock (clock CK1X) by dividing the clock CK2X (first clock).
  • the frequency dividing circuit DFF1 is formed of a D flip-flop.
  • the frequency dividing circuit DFF1 has an input terminal (D), a clock input terminal, an output terminal (Q), and an inverting output terminal (QB).
  • the clock CK2X from the clock generator 18c is input to the clock input terminal of the frequency dividing circuit DFF1.
  • the inverting output terminal (QB) of the frequency dividing circuit DFF1 is connected to the input terminal (D) of the frequency dividing circuit DFF1.
  • the output terminal (Q) of the frequency dividing circuit DFF1 is connected to the first input terminal of the NAND circuit ND1a.
  • the frequency divider DFF1 outputs a reference clock (clock CK1X) from the output terminal (Q).
  • the configuration of the frequency dividing circuit DFF1 is not limited to the D flip-flop.
  • the frequency dividing circuit DFF1 changes the state of the clock CK1X at any one timing of rising and falling of the clock CK2X input to the clock input terminal.
  • the duty of the clock CK2X is not 50%, the length of the period in which the clock CK2X is in the H state and the period in which the clock CK2X is in the L state are different.
  • the length of one cycle of the clock CK2X is substantially constant, the state of the clock CK1X changes at regular intervals. For this reason, the duty of the clock CK1X is approximately 50%. That is, the period in which the clock CK1X is in the H state and the period in which the clock CK1X is in the L state are substantially equal. Thereby, AD conversion is performed with high accuracy.
  • a reference clock (clock CK1X) based on the clock CK2X (first clock) is input to any one of the n delay units DU1 to DU16 (first delay unit) of the delay circuit 110c.
  • the delay circuit 110c generates a plurality of clocks DEO1 to DEO16 (first delay clock).
  • Each of the n delay units DU1 to DU16 (first delay unit) of the delay circuit 110c includes first logic circuits (NAND circuits ND1a to ND16a and NAND circuits ND1b to ND16b).
  • Each of the k delay units (second delay units) of the clock generation unit 18c includes a second logic circuit (NAND circuits Nd0 to Nd8).
  • the first logic circuit and the second logic circuit give the signal the same amount of delay.
  • each of the NAND circuits ND1a to ND16a, the NAND circuits ND1b to ND16b, and each of the NAND circuits Nd0 to Nd8 gives the same amount of delay to the signal. For this reason, AD conversion is performed with high accuracy.
  • the latch unit 108 is the same as the latch unit 108 shown in FIG. 4 except for the clock to be latched.
  • the latch unit 108 includes a plurality of latch circuits L1 to L8. In FIG. 10, some latch circuits are not shown.
  • the plurality of latch circuits L1 to L8 latch the plurality of clocks DEO9 to DEO16 based on the state change of the control signal CO.
  • One latch circuit latches one clock. That is, each of the plurality of latch circuits L1 to L8 latches one of the plurality of clocks DEO9 to DEO16.
  • the number of latch circuits is not limited to eight.
  • the latch circuit L8 is connected to the count unit 101.
  • the clock DEO16 input to the latch circuit L8 is output to the count unit 101.
  • the count unit 101 counts the clock DEO 16.
  • the clock output to the count unit 101 may be another clock.
  • the count unit 101 may count the clock CK1X that is a reference clock. That is, the count unit 101 counts the count clock based on the reference clock or the count clock based on any one of the plurality of clocks DEO9 to DEO16.
  • FIG. 11 shows waveforms of the clock CK2X, the clock CK1X, the clocks DEO1 to DEO16, and the clock xDEO17.
  • the horizontal direction indicates time and the vertical direction indicates voltage.
  • the clocks DEO1 to DEO16 constitute a signal group that falls in order at predetermined time intervals (changes from the H state to the L state).
  • a predetermined time corresponding to the delay time of one of the delay units DU1 to DU8
  • the clock DEO2 is changed from the H state. Change to L state.
  • the clock DEO3 changes from the H state to the L state.
  • the clocks DEO4 to DEO16 sequentially change from the H state to the L state.
  • the states of the plurality of clocks DEO1 to DEO16 are states 0 to 15. Since the duty of the clock CK1X is approximately 50%, the duty of the plurality of clocks DEO1 to DEO16 is approximately 50%.
  • the half state change timing of the plurality of clocks DEO1 to DEO16 is equivalent to the remaining half state change timing.
  • the state change timing of the clock DEO1 is equivalent to the state change timing of the clock DEO9.
  • the clock DEO1 is a signal obtained by inverting the clock DEO9.
  • the clocks DEO1 to DEO8 necessary for encoding can be generated from the clocks DEO9 to DEO16. Therefore, the latch unit 108 latches only the clocks DEO9 to DEO16. That is, the latch unit 108 becomes smaller.
  • the counting unit 101 When the counting unit 101 performs counting at the falling edge of the clock DEO 16, the period during which the counting unit 101 performs one count (the period from the falling edge of the clock DEO 16 to the next falling edge) is divided into 16 equal periods.
  • a combination of logic states of the plurality of clocks DEO1 to DEO16 corresponds to states 0 to 15. States 0 to 15 correspond to encoded values 0 to 15 which are encoding results.
  • the logical states of two consecutive clocks are sequentially detected.
  • the states of the plurality of clocks DEO1 to DEO16 are determined according to the position where the state is detected.
  • the logical states of two consecutive clocks are sequentially detected from the bottom to the top of the signal group shown in FIG.
  • states 9 to 15 in the signal group, the logic state changes from the H state to the L state between two consecutive clocks.
  • the logic states of all the clocks DEO9 to DEO16 are the H state.
  • State 8 is the only state in which the logic state of any two consecutive clocks is the H state.
  • the state of the plurality of clocks DEO1 to DEO16 is the state 8.
  • states 1 to 7 in the signal group, the logic state changes from the L state to the H state between two consecutive clocks.
  • the logic states of all the clocks DEO9 to DEO16 are the L state.
  • the states 1 to 15 are not detected, it is determined that the states of the plurality of clocks DEO1 to DEO16 are the state 0.
  • the encoding unit 106c performs encoding by performing the following steps (1) to (15) in time series.
  • Step (1) ... Determination Regarding State 15
  • the logical states of the clock DEO 16 and the clock DEO 15 are compared.
  • the thermometer code “10” is present at this position, it is determined that the states of the plurality of clocks DEO1 to DEO16 are the state 15.
  • Step (2) ... Determination Regarding State 14
  • the logical states of the clock DEO 15 and the clock DEO 14 are compared.
  • the thermometer code “10” is present at this position, it is determined that the states of the plurality of clocks DEO1 to DEO16 are the state 14.
  • Step (3) Determination Regarding State 13
  • the logical states of the clock DEO 14 and the clock DEO 13 are compared.
  • the thermometer code “10” exists at this position, it is determined that the states of the plurality of clocks DEO1 to DEO16 are the state 13.
  • Step (4) ... Determination Regarding State 12
  • the logical states of the clock DEO 13 and the clock DEO 12 are compared.
  • the thermometer code “10” exists at this position, it is determined that the states of the plurality of clocks DEO1 to DEO16 are the state 12.
  • Step (5) ... Determination on State 11
  • the logical states of the clock DEO 12 and the clock DEO 11 are compared.
  • the thermometer code “10” exists at this position, it is determined that the states of the plurality of clocks DEO1 to DEO16 are the state 11.
  • Step (6) The logical states of clock DEO11 and clock DEO10 are compared. When the thermometer code “10” is present at this position, it is determined that the states of the plurality of clocks DEO1 to DEO16 are the state 10.
  • Step (7) ... Determination Regarding State 9
  • the logical states of the clock DEO10 and the clock DEO9 are compared.
  • the states of the plurality of clocks DEO1 to DEO16 are determined to be the state 9.
  • Step (8) ... Determination Regarding State 8
  • the logical states of the clock DEO9 and the clock DEO16 are compared.
  • the thermometer code “11” is present at this position, it is determined that the states of the plurality of clocks DEO1 to DEO16 are the state 8.
  • Step (9) The logical states of the clock DEO 16 and the clock DEO 15 are compared. When the thermometer code “01” is present at this position, it is determined that the states of the plurality of clocks DEO1 to DEO16 are the state 7.
  • Step (10) ... Determination Regarding State 6
  • the logical states of the clock DEO15 and the clock DEO14 are compared.
  • the states of the plurality of clocks DEO1 to DEO16 are determined to be the state 6.
  • Step (11) The logical states of the clock DEO 14 and the clock DEO 13 are compared. When the thermometer code “01” is present at this position, it is determined that the states of the plurality of clocks DEO1 to DEO16 are the state 5.
  • Step (12) ... Determination Regarding State 4
  • the logical states of the clock DEO 13 and the clock DEO 12 are compared.
  • the thermometer code “01” is present at this position, it is determined that the state of the plurality of clocks DEO1 to DEO16 is state 4.
  • Step (13) Determination Regarding State 3
  • the logical states of the clock DEO 12 and the clock DEO 11 are compared.
  • the thermometer code “01” is present at this position, it is determined that the state of the plurality of clocks DEO1 to DEO16 is state 3.
  • Step (14) ... Determination Regarding State 2
  • the logical states of the clock DEO11 and the clock DEO10 are compared.
  • the thermometer code “01” is present at this position, it is determined that the state of the plurality of clocks DEO1 to DEO16 is state 2.
  • Step (15) ... Determination Regarding State 1
  • the logic states of the clock DEO10 and the clock DEO9 are compared.
  • the thermometer code “01” is present at this position, it is determined that the states of the plurality of clocks DEO1 to DEO16 are the state 1.
  • step (1) to step (15) when it is determined that the state of the plurality of clocks DEO1 to DEO16 is not any of state 1 to state 15, the state of the plurality of clocks DEO1 to DEO16 is state 0. For this reason, the determination regarding the state 0 is not necessary.
  • the above encoding method is an example.
  • the encoding unit 106c may perform encoding by a method other than the above encoding method.
  • the effect of the repeater 24c will be described.
  • the repeater 24c inverts the clock CK2X transmitted through the signal line 22. For this reason, the phase of the clock CK2X input to the first column delay unit and the clock CK2X input to the second column delay unit are different. As a result, power concentration due to simultaneous operation of a large number of latch circuits is reduced. Hereinafter, reduction of power concentration will be described.
  • the latch circuits L1 to L7 constituting the latch unit 108 are suspended. At this time, the signals inside the latch circuits L1 to L7 are in the L state.
  • the state of signals inside the latch circuits L1 to L7 can be changed according to the state of signals input to the latch circuits L1 to L7. For example, as indicated by state 8 in FIG. 11, all of the plurality of clocks DEO10 to DEO16 may be in the H state. For this reason, when the latch circuits L1 to L7 are enabled by changing the state of the control signal CO, all of the clocks DEO10 to DEO15 input to the latch circuits L1 to L7 can be in the H state.
  • the signals inside the latch circuits L1 to L7 change from the L state to the H state.
  • signals inside the latch circuits L1 to L7 change from the L state to the H state, a through current flows through the latch circuits L1 to L7.
  • the state of the control signal CO changes almost simultaneously in a large number of columns, the power is concentrated by passing through currents through the large number of latch circuits L1 to L7.
  • the phase of the clock CK2X input to the first column delay unit is different from that of the clock CK2X input to the second column delay unit.
  • all the states of the plurality of clocks DEO10 to DEO16 output from the first column delay unit are in the H state
  • all the states of the plurality of clocks DEO10 to DEO16 output from the second column delay unit are in the L state. It is.
  • the latch circuits L1 to L7 corresponding to the second column delay unit are enabled, the signals inside the latch circuits L1 to L7 do not change. Therefore, the number of latch circuits whose internal signal states change is reduced. That is, power concentration is reduced.
  • a repeater 24a in the imaging device 1a shown in FIG. 1 may be provided.
  • the frequency dividing circuit DFF1 of the first column delay unit and the frequency dividing circuit DFF1 of the second column delay unit may generate the clock CK1X in synchronization with timing based on different edges of the clock CK2X.
  • the frequency divider circuit DFF1 of the first column delay unit generates the clock CK1X in synchronization with the timing based on the rising edge of the clock CK2X
  • the frequency divider circuit DFF1 of the second column delay unit generates the falling edge of the clock CK2X.
  • the clock CK1X may be generated in synchronization with the timing based on the above.
  • the frequency dividing circuit DFF1 of the first column delay unit generates the clock CK1X based on the output signal of the output terminal QB, and the frequency dividing circuit DFF1 of the second column delay unit becomes the output signal of the output terminal Q. Based on this, the clock CK1X may be generated. As a result, the phase of the clock CK2X input to the first column delay unit is different from that of the clock CK2X input to the second column delay unit. Therefore, as described above, power concentration is reduced.
  • the imaging device includes a vertical selection unit 12, a horizontal selection unit 14, an output unit 17, a clock generation unit 18c, a control unit 20, a signal line 22, a signal line 23, and a repeater 24c. It is not necessary to have a configuration corresponding to at least one of the above.
  • the column AD conversion unit included in the imaging device according to each aspect of the present invention may not have a configuration corresponding to at least one of the latch control unit 102 and the encoding unit 106c.
  • the column delay unit included in the imaging device according to each aspect of the present invention may not have a configuration corresponding to the frequency dividing circuit DFF1.
  • each of the n delay units DU1 to DU16 of the delay circuit 110c has a first logic circuit.
  • Each of the k delay units of the clock generator 18c has a second logic circuit. The first logic circuit and the second logic circuit give the signal the same amount of delay. For this reason, AD conversion is performed with high accuracy.
  • the plurality of column delay units 21c include a frequency dividing circuit DFF1 that generates the clock CK1X by dividing the clock CK2X from the clock generating unit 18c. For this reason, AD conversion is performed with high accuracy.
  • the plurality of repeaters 24c invert the clock CK2X from the clock generation unit 18c.
  • the plurality of column delay units 21c include at least one first column delay unit and at least one second column delay unit different from the first column delay unit.
  • the clock CK2X input to the first column delay unit is a signal obtained by inverting the clock CK2X input to the second column delay unit. For this reason, power concentration is reduced.
  • FIG. 12 shows a configuration of an imaging apparatus 1d according to the fourth embodiment of the present invention.
  • the imaging device 1d includes an imaging unit 2, a vertical selection unit 12, a horizontal selection unit 14, a column processing unit 15d, an output unit 17, a clock generation unit 18c, and a reference signal generation unit. 19, a control unit 20, and a plurality of column delay units 21 d.
  • the imaging device 1d further includes a signal line 22 (first signal line), a plurality of signal lines 23 (second signal lines), and a plurality of repeaters 24c.
  • the configuration shown in FIG. 12 will be described while referring to differences from the configuration shown in FIG. In the imaging device 1d, the column delay unit 21c in the imaging device 1c illustrated in FIG. 7 is changed to a column delay unit 21d.
  • the configuration of the column delay unit 21d will be described later.
  • the column processing unit 15c in the imaging device 1c shown in FIG. 7 is changed to a column processing unit 15d.
  • the column processing unit 15d includes a plurality of column AD conversion units 16d.
  • the column AD conversion unit 16d includes a count unit 101, a latch control unit 102, an encoding unit 106d, a latch unit 108, and a comparison unit 109.
  • the encoding unit 106c in the imaging device 1c shown in FIG. 7 is changed to the encoding unit 106d.
  • the encoding unit 106d encodes the states of the plurality of clocks latched in the latch unit 108 by a method different from the encoding method performed by the encoding unit 106c.
  • FIG. 13 shows the configuration of the column delay unit 21 d and the latch unit 108.
  • the column delay unit 21d includes a delay circuit 110d (first delay circuit) to which n (n is an integer of 2 or more) delay units (first delay units) that delay a signal are connected.
  • the n delay units are eight delay units DU1 to DU8.
  • the delay units DU1 to DU8 have any one of NAND circuits ND1a to ND8a and any one of NAND circuits ND1b to ND8b.
  • a NAND circuit ND9a is connected to the delay unit DU8.
  • some delay units are not shown.
  • the number of delay units is not limited to eight.
  • the delay units DU1 to DU8 are the same as the delay units DU1 to DU8 shown in FIG.
  • the plurality of column delay units 21d further include a frequency dividing circuit DFF1.
  • the frequency dividing circuit DFF1 is the same as the frequency dividing circuit DFF1 shown in FIG.
  • the latch unit 108 is the same as the latch unit 108 shown in FIG.
  • the column delay unit 21d the number of delay units constituting the delay circuit is smaller than that in the column delay unit 21c shown in FIG. For this reason, the column delay unit 21d becomes smaller.
  • FIG. 14 shows waveforms of the clock CK2X, the clock CK1X, the clocks DEO1 to DEO8, and the clock xDEO9.
  • the horizontal direction indicates time
  • the vertical direction indicates voltage.
  • the clocks DEO1 to DEO8 constitute a signal group that falls in order at predetermined time intervals (changes from the H state to the L state).
  • a predetermined time corresponding to a delay time corresponding to one of the delay units DU1 to DU8
  • the clock DEO2 changes from the H state. Change to L state.
  • the clock DEO3 changes from the H state to the L state.
  • the clocks DEO4 to DEO8 sequentially change from the H state to the L state.
  • the states of the plurality of clocks DEO1 to DEO8 are states 0 to 15. Since the duty of the clock CK1X is approximately 50%, the duty of the plurality of clocks DEO1 to DEO8 is approximately 50%. For the same reason as described in the third embodiment, it is possible to detect 15 states from the eight clocks DEO1 to DEO8.
  • a combination of logic states of a plurality of clocks DEO1 to DEO8 corresponds to states 0 to 15.
  • States 0 to 15 correspond to encoded values 0 to 15 which are encoding results.
  • the logical states of two consecutive clocks are sequentially detected.
  • the states of the plurality of clocks DEO1 to DEO8 are determined according to the position where the state is detected.
  • the logical states of two consecutive clocks are sequentially detected from the bottom to the top of the signal group shown in FIG.
  • states 9 to 15 in the signal group, the logic state changes from the H state to the L state between two consecutive clocks.
  • the logic states of all the clocks DEO1 to DEO8 are the H state.
  • State 8 is the only state in which the logic state of any two consecutive clocks is the H state.
  • the state of the plurality of clocks DEO1 to DEO8 is the state 8.
  • states 1 to 7 in the signal group, the logic state changes from the L state to the H state between two consecutive clocks.
  • the logic states of all the clocks DEO1 to DEO8 are the L state.
  • the states 1 to 15 are not detected, it is determined that the states of the plurality of clocks DEO1 to DEO8 are the state 0.
  • the encoding unit 106d performs encoding by performing the following steps (1) to (15) in time series.
  • Step (1) Determination on State 15
  • the logical states of clock DEO8 and clock DEO7 are compared.
  • the thermometer code “10” exists at this position, it is determined that the states of the plurality of clocks DEO1 to DEO8 are the state 15.
  • Step (2) ... Determination on State 14
  • the logical states of the clock DEO7 and the clock DEO6 are compared.
  • the thermometer code “10” is present at this position, it is determined that the states of the plurality of clocks DEO1 to DEO8 are the state 14.
  • Step (3) The logical states of clock DEO6 and clock DEO5 are compared. When the thermometer code “10” exists at this position, it is determined that the states of the plurality of clocks DEO1 to DEO8 are the state 13.
  • Step (4) ... Determination Regarding State 12
  • the logical states of clock DEO5 and clock DEO4 are compared.
  • thermometer code “10” is present at this position, it is determined that the states of the plurality of clocks DEO1 to DEO8 are the state 12.
  • Step (5) ... Determination Regarding State 11
  • the logical states of clock DEO4 and clock DEO3 are compared.
  • thermometer code “10” is present at this position, it is determined that the states of the plurality of clocks DEO1 to DEO8 are the state 11.
  • Step (6) ... Determination Regarding State 10
  • the logical states of clock DEO3 and clock DEO2 are compared.
  • thermometer code “10” is present at this position, it is determined that the states of the plurality of clocks DEO1 to DEO8 are the state 10.
  • Step (7) The logical states of clock DEO2 and clock DEO1 are compared. When the thermometer code “10” is present at this position, it is determined that the states of the plurality of clocks DEO1 to DEO8 are the state 9.
  • Step (8) The logical states of clock DEO1 and clock DEO8 are compared. When the thermometer code “11” is present at this position, it is determined that the states of the plurality of clocks DEO1 to DEO8 are the state 8.
  • Step (9) ... Determination Regarding State 7
  • the logical states of clock DEO8 and clock DEO7 are compared.
  • thermometer code “01” is present at this position, it is determined that the states of the plurality of clocks DEO1 to DEO8 are the state 7.
  • Step (10) The logical states of clock DEO7 and clock DEO6 are compared. When the thermometer code “01” is present at this position, the states of the plurality of clocks DEO1 to DEO8 are determined to be the state 6.
  • Step (11) ... Determination Regarding State 5
  • the logical states of the clock DEO6 and the clock DEO5 are compared.
  • the thermometer code “01” is present at this position, it is determined that the state of the plurality of clocks DEO1 to DEO8 is state 5.
  • Step (12) ... Determination Regarding State 4
  • the logical states of clock DEO5 and clock DEO4 are compared.
  • thermometer code “01” is present at this position, it is determined that the state of the plurality of clocks DEO1 to DEO8 is state 4.
  • Step (13) Determination Regarding State 3
  • the logical states of clock DEO4 and clock DEO3 are compared.
  • thermometer code “01” is present at this position, it is determined that the state of the plurality of clocks DEO1 to DEO8 is state 3.
  • Step (14) ... Determination Regarding State 2
  • the logical states of the clock DEO3 and the clock DEO2 are compared.
  • the thermometer code “01” is present at this position, it is determined that the state of the plurality of clocks DEO1 to DEO8 is state 2.
  • Step (15) ... Determination Regarding State 1
  • the logical states of clock DEO2 and clock DEO1 are compared.
  • thermometer code “01” is present at this position, it is determined that the state of the plurality of clocks DEO1 to DEO8 is state 1.
  • step (1) to step (15) when it is determined that the state of the plurality of clocks DEO1 to DEO8 is not any of state 1 to state 15, the state of the plurality of clocks DEO1 to DEO8 is state 0. For this reason, the determination regarding the state 0 is not necessary.
  • the above encoding method is an example.
  • the encoding unit 106d may perform encoding by a method other than the above encoding method.
  • the imaging device includes a vertical selection unit 12, a horizontal selection unit 14, an output unit 17, a clock generation unit 18c, a control unit 20, a signal line 22, a signal line 23, and a repeater 24c. It is not necessary to have a configuration corresponding to at least one of the above.
  • the column AD conversion unit included in the imaging device according to each aspect of the present invention may not have a configuration corresponding to at least one of the latch control unit 102 and the encoding unit 106d.
  • the column delay unit included in the imaging device according to each aspect of the present invention may not have a configuration corresponding to the frequency dividing circuit DFF1.
  • each of the n delay units DU1 to DU16 of the delay circuit 110c has a first logic circuit.
  • Each of the k delay units of the clock generator 18c has a second logic circuit. The first logic circuit and the second logic circuit give the signal the same amount of delay. For this reason, AD conversion is performed with high accuracy.
  • the plurality of column delay units 21d include a frequency dividing circuit DFF1 that generates the clock CK1X by dividing the clock CK2X from the clock generating unit 18c. For this reason, AD conversion is performed with high accuracy.
  • the plurality of repeaters 24c invert the clock CK2X from the clock generation unit 18c.
  • the plurality of column delay units 21c include at least one first column delay unit and at least one second column delay unit different from the first column delay unit.
  • the clock CK2X input to the first column delay unit is a signal obtained by inverting the clock CK2X input to the second column delay unit. For this reason, power concentration is reduced.
  • the number of the n delay units DU1 to DU8 of the column delay unit 21d is the same as the number of the plurality of latch circuits L1 to L8 of the latch unit 108, and the encoding unit 106d More states than the plurality of latch circuits L1 to L8 are encoded. For this reason, the column delay unit 21d becomes smaller.
  • FIG. 15 shows a configuration of a digital camera 200 that is an example of an imaging system to which any one of the imaging devices 1 of the first to fourth embodiments is applied.
  • the imaging system may be an electronic device having an imaging function.
  • the imaging system may be a digital video camera or an endoscope.
  • the digital camera 200 includes an imaging device 1, a lens unit 201, a lens control device 202, a drive circuit 204, a memory 205, a signal processing circuit 206, a recording device 207, and a control device. 208 and a display device 209.
  • the lens unit 201 has a zoom lens and a focus lens.
  • the lens unit 201 forms a subject image based on light from the subject on the light receiving surface of the imaging device 1.
  • the lens control device 202 controls zoom, focus, aperture, and the like of the lens unit 201.
  • the light taken in via the lens unit 201 is imaged on the light receiving surface of the imaging device 1.
  • the imaging device 1 converts the subject image formed on the light receiving surface into digital data, that is, image data, and outputs image data.
  • the drive circuit 204 drives the imaging device 1 and controls its operation.
  • the memory 205 temporarily stores image data.
  • the signal processing circuit 206 performs a predetermined process on the image data output from the imaging device 1.
  • the processing performed by the signal processing circuit 206 includes various corrections of image data and compression of image data.
  • the recording device 207 includes a semiconductor memory for recording or reading image data.
  • the recording device 207 is detachable from the digital camera 200.
  • the display device 209 displays a moving image (live view image), a still image, a status of the digital camera 200, and the like.
  • the control device 208 controls the entire digital camera 200.
  • the operation of the control device 208 is defined by a program stored in a ROM built in the digital camera 200.
  • the control device 208 reads out this program and performs various controls according to the contents defined by the program.
  • the imaging system of each aspect of the present invention may not have a configuration corresponding to the configuration other than the imaging device 1.
  • an imaging system (digital camera 200) having the imaging device 1 is configured. Therefore, AD conversion accuracy is improved.
  • each of the plurality of column delay units is arranged corresponding to two or more and less than m column AD conversion units.
  • the plurality of first delay clocks generated by an arbitrary column delay unit are latched by some latch units of the m column AD conversion units. For this reason, the transmission distance of the plurality of first delay clocks can be shortened. As a result, the AD conversion accuracy is improved.

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Abstract

　撮像装置は、撮像部と、参照信号生成部と、ｍ（ｍは２以上の整数）個の列ＡＤ変換部と、複数の列遅延部とを有する。前記複数の列遅延部のそれぞれは、２個以上かつ前記ｍ個未満の前記列ＡＤ変換部に対応して配置されている。前記複数の列遅延部は、信号を遅延させるｎ（ｎは２以上の整数）個の第１の遅延ユニットが接続された第１の遅延回路を有する。前記ｎ個の第１の遅延ユニットのいずれか１つに、第１のクロックに基づく基準クロックが入力される。前記第１の遅延回路は、複数の第１の遅延クロックを生成する。前記列ＡＤ変換部は、比較部と、ラッチ部と、カウント部とを有する。前記比較部は、前記画素信号と前記参照信号とを比較し、比較結果に応じた制御信号を出力する。前記ラッチ部は、複数のラッチ回路を有する。前記複数のラッチ回路は前記制御信号の状態変化に基づいて前記複数の第１の遅延クロックをラッチする。

Description

撮像装置および撮像システム
　本発明は、撮像装置および撮像システムに関する。
　カラム部にＡＤ変換機能が内蔵された、いわゆるカラムＡＤＣ型固体撮像装置が開発され、商品化されている。ＡＤ変換機能を実現するＡＤ変換方式の１つとして、シングルスロープ（ＳＳ：Ｓｉｎｇｌｅ　Ｓｌｏｐｅ）型ＡＤ変換方式が知られている。ＳＳ型ＡＤ変換方式では、階段状に変化する、ランプ波と呼ばれる参照信号の電圧と、ＡＤ変換の対象である信号の電圧とが比較される。これによって、信号電圧に応じたタイムインターバル（時間軸の大きさ／パルス幅）が生成される。タイムインターバルを何らかの基準クロックでカウントすることによって、ＡＤ変換が行われる。
　このシングルスロープ型ＡＤ変換方式の基準クロックが位相情報を持つことによって、ＡＤ変換の精度のさらなる向上が実現されるｔｄｃ（ｔｄｃ：ｔｉｍｅ　ｔｏ　ｄｉｇｉｔａｌ　ｃｏｎｖｅｒｔｅｒ）ＳＳ型ＡＤ変換方式が提案されている。例えば、ｔｄｃＳＳ型ＡＤ変換方式を用いた構成が特許文献１と特許文献２とに開示されている。この方式では、基準クロックと、基準クロックと位相が異なる複数のクロック（多相クロック）とを用いることによってタイムインターバルが計測される。この方式を用いた場合、例えば位相情報が２個あれば分解能が１ビット増加する。同様に、例えば位相情報が４個あれば分解能が２ビット増加する。同様に、例えば位相情報が１６個あれば分解能が４ビット増加する。位相情報をより多くすることによって分解能をより高くすることが可能である。ただし、分解能の増加に応じて位相情報はリニアに増加せず、指数的に増加する。このｔｄｃＳＳ型ＡＤ変換方式を用いたカラムＡＤＣ型固体撮像装置では、多相クロックの位相情報を保持するためのラッチ回路が列ＡＤ変換部に内蔵される。
　図１６は、従来技術の撮像装置１００１の構成を示している。図１６に示すように、撮像装置１００１は、撮像部１００２と、垂直選択部１０１２と、水平選択部１０１４と、カラム処理部１０１５と、出力部１０１７と、クロック生成部１０１８と、参照信号生成部１０１９と、制御部１０２０とを有する。
　撮像部１００２は、行列状に配置された複数の単位画素１００３を有する。単位画素１００３は、入射される電磁波の大きさに応じた画素信号を生成する。単位画素１００３は、複数の単位画素１００３の配列の列毎に設けられた垂直信号線１０１３に画素信号を出力する。垂直選択部１０１２は、複数の単位画素１００３の配列の各行を選択する。クロック生成部１０１８は、互いに位相の異なる複数のクロックを生成する。参照信号生成部１０１９は、時間の経過とともに増加または減少する参照信号（ランプ波）を生成する。カラム処理部１０１５は、単位画素１００３から出力された画素信号をＡＤ変換する。水平選択部１０１４は、ＡＤ変換されたデジタルデータを水平信号線に読み出す。出力部１０１７は、水平選択部１０１４によって読み出されたデジタルデータを後段の回路に出力する。制御部１０２０は各部を制御する。
　以下では、各部のより詳細な説明を行う。撮像部１００２では、単位画素１００３が４行６列分だけ２次元に配置されている。また、複数の単位画素１００３の配列の行毎に行制御線１０１１が配置されている。それぞれの行制御線１０１１の一端は、垂直選択部１０１２において各行に対応した出力に接続されている。垂直選択部１０１２は、シフトレジスタあるいはデコーダなどを有する。垂直選択部１０１２は、撮像部１００２の単位画素１００３の駆動の際、行制御線１０１１を介して撮像部１００２の行アドレスと行走査との制御を行う。複数の単位画素１００３の配列の列毎に垂直信号線１０１３が配置されている。
　カラム処理部１０１５は、複数の列ＡＤ変換部１０１６を有する。例えば、複数の列ＡＤ変換部１０１６は、複数の単位画素１００３の配列の列毎、すなわち垂直信号線１０１３毎に配置されている。列ＡＤ変換部１０１６は、アナログの画素信号をデジタルデータに変換する。画素信号は、撮像部１００２の各単位画素１００３から複数の単位画素１００３の配列の列毎に垂直信号線１０１３を介して読み出される。列ＡＤ変換部１０１６と、クロック生成部１０１８と、参照信号生成部１０１９とは、選択された行の単位画素１００３から読み出されるアナログの画素信号をデジタルデータに変換するアナログ－デジタル変換手段（ＡＤ変換回路）を構成する。
　クロック生成部１０１８は、複数のクロックを生成する遅延回路１１００を有する。遅延回路１１００は、ＶＣＯ（Ｖｏｌｔａｇｅ　Ｃｏｎｔｒｏｌｌｅｄ　Ｏｓｃｉｌｌａｔｏｒ）等の発振回路である。
　列ＡＤ変換部１０１６の構成について説明する。列ＡＤ変換部１０１６は、単位画素１００３から読み出されるアナログの画素信号を参照信号生成部１０１９からの参照信号と比較する。さらに、列ＡＤ変換部１０１６は、画素信号の大きさに対応した時間軸方向の大きさ（パルス幅）を持つパルス信号を生成する。列ＡＤ変換部１０１６は、このパルス信号のパルス幅の期間に対応したデジタルデータを生成することによってＡＤ変換を行う。
　列ＡＤ変換部１０１６は複数の単位画素１００３の配列の列毎に配置されている。図１６では６個の列ＡＤ変換部１０１６が配置されている。各列の列ＡＤ変換部１０１６は同一である。図１６に示すように、列ＡＤ変換部１０１６は、カウント部１１０１と、エンコード部１１０６と、ラッチ部１１０８と、比較部１１０９とを有する。
　比較部１１０９は、アナログの画素信号に応じた信号電圧と参照信号のランプ電圧とを比較する。これによって、比較部１１０９は、画素信号の大きさを、時間軸方向の情報（パルス信号のパルス幅）に変換する。比較部１１０９は、制御信号ＣＯを出力する。例えば、制御信号ＣＯは、ランプ電圧が信号電圧よりも大きいときにはＨｉｇｈレベル（Ｈレベル）になり、ランプ電圧が信号電圧以下のときにはＬｏｗレベル（Ｌレベル）になる。つまり、比較部１１０９は、ＡＤ変換の対象であるアナログの画素信号と参照信号とを比較し、比較結果に応じた制御信号ＣＯを出力する。比較部１１０９は、参照信号が画素信号に対して所定の条件を満たしたタイミングで比較処理を終了し、そのタイミングで制御信号ＣＯを出力する。
　ラッチ部１１０８は、クロック生成部１０１８から出力された複数のクロックを、制御信号ＣＯが入力されたタイミングでラッチする。
　エンコード部１１０６は、ラッチ部１１０８にラッチされた複数のクロックの状態をエンコードする。これによって、エンコード部１１０６は、ラッチ部１１０８にラッチされた複数のクロックの状態に基づく２進数を得る。つまり、デジタルデータを構成する下位ビットのデータ（下位データ）が得られる。
　カウント部１１０１は、クロック生成部１０１８によって生成された複数のクロックのいずれか１つをカウントする。これによって、デジタルデータを構成する上位ビットのデータ（上位データ）が得られる。
　例えば、出力部１０１７は、エンコード部１１０６で得られた下位データとカウント部１１０１で得られた上位データとを合成する。これによって、出力部１０１７は、デジタルデータを生成する。
日本国特開２０１２－０３９３８６号公報 日本国特開２０１２－１９１２６９号公報
　しかしながら、従来技術の撮像装置１００１では、以下に示すＡＤ変換精度の劣化が発生しうる。撮像装置１００１では、遅延回路１１００からの複数のクロックが複数の単位画素１００３の配列の全ての列のラッチ部１１０８に入力される。複数のクロックの伝送路では、時間的にランダムなノイズであるジッターが発生しうる。例えば、複数のクロックは、リピータと呼ばれるバッファ回路を介して各列のラッチ部１１０８に供給される。リピータは、ジッターを発生する。ジッターにより、複数のクロックのエッジは一定ではない。つまり、複数のクロックの位相がずれる。
　遅延回路１１００から遠い位置に配置されているラッチ部１１０８に入力される複数のクロックは多くのバッファ回路を経由する。複数のクロックが経由するバッファ回路が多くなるほど、より大きなジッターが発生する。複数のクロックはそれぞれ異なるリピータを通るため、クロック毎に異なるジッターが発生する。大判イメージャのように、水平方向の列数が多い場合、複数のクロック間で位相の関係が逆になる可能性がある。例えば、遅延回路１１００から出力された第１のクロックの位相が第２のクロックの位相よりも進んでいる。遅延回路１１００から遠い位置では、第２のクロックの位相が第１のクロックの位相よりも進んでいる場合がある。このため、ＡＤ変換精度の劣化が発生する。この結果、画質が低下する。
　本発明は、ＡＤ変換精度が向上する撮像装置および撮像システムを提供する。
　本発明の第１の態様によれば、撮像装置は、撮像部と、参照信号生成部と、ｍ（ｍは２以上の整数）個の列ＡＤ変換部と、複数の列遅延部とを有する。前記撮像部は、行列状に配置された複数の画素を有し、前記複数の画素は画素信号を出力する。前記参照信号生成部は、時間の経過とともに増加または減少する参照信号を生成する。前記ｍ個の列ＡＤ変換部のそれぞれは、前記複数の画素の配列の１列毎または複数列毎にそれぞれが配置されている。前記複数の列遅延部のそれぞれは、２個以上かつ前記ｍ個未満の前記列ＡＤ変換部に対応して配置されている。前記複数の列遅延部は、信号を遅延させるｎ（ｎは２以上の整数）個の第１の遅延ユニットが接続された第１の遅延回路を有する。前記ｎ個の第１の遅延ユニットのいずれか１つに、第１のクロックに基づく基準クロックが入力される。前記第１の遅延回路は、複数の第１の遅延クロックを生成する。前記列ＡＤ変換部は、比較部と、ラッチ部と、カウント部とを有する。前記比較部は、前記画素信号と前記参照信号とを比較し、比較結果に応じた制御信号を出力する。前記ラッチ部は、複数のラッチ回路を有する。前記複数のラッチ回路は前記制御信号の状態変化に基づいて前記複数の第１の遅延クロックをラッチする。前記カウント部は、前記基準クロックに基づくカウントクロック、または前記複数の第１の遅延クロックのいずれか１つに基づくカウントクロックをカウントする。
　本発明の第２の態様によれば、第１の態様において、前記複数のラッチ回路は、少なくとも１つの第１のラッチ回路と、前記第１のラッチ回路と異なる少なくとも１つの第２のラッチ回路とを含んでもよい。前記第１のラッチ回路が有効になった後、前記制御信号の前記状態変化に基づく第１のタイミングで前記第２のラッチ回路が有効になってもよい。前記複数のラッチ回路は、前記第１のタイミングよりも後の第２のタイミングで前記複数の第１の遅延クロックをラッチしてもよい。
　本発明の第３の態様によれば、第１の態様または第２の態様において、前記撮像装置は、信号を遅延させるｋ（ｋは２以上の整数）個の第２の遅延ユニットが接続された第２の遅延回路を有するクロック生成部をさらに有してもよい。前記ｋ個の第２の遅延ユニットのいずれか１つに第２のクロックが入力されてもよい。前記第２の遅延回路は、複数の第２の遅延クロックを生成してもよい。前記参照信号生成部は、前記複数の第２の遅延クロックに基づいて前記参照信号を生成してもよい。
　本発明の第４の態様によれば、第３の態様において、前記ｎ個の第１の遅延ユニットのそれぞれは第１の論理回路を有してもよい。前記ｋ個の第２の遅延ユニットのそれぞれは第２の論理回路を有してもよい。前記第１の論理回路と前記第２の論理回路とは、信号に同一量の遅延を与えてもよい。
　本発明の第５の態様によれば、第３の態様または第４の態様において、前記第２の遅延回路は、前記ｋ個の第２の遅延ユニットが円環状に接続された円環遅延回路であってもよい。前記第１のクロックは、前記複数の第２の遅延クロックのいずれか１つであってもよい。
　本発明の第６の態様によれば、第１の態様から第５の態様のいずれか１つにおいて、前記複数の列遅延部はさらに、前記第１のクロックを分周することにより前記基準クロックを生成する分周回路を有してもよい。
　本発明の第７の態様によれば、第１の態様から第６の態様のいずれか１つにおいて、前記撮像装置は、第１の信号線と、複数の第２の信号線と、複数のリピータとをさらに有してもよい。前記第１の信号線は、前記第１のクロックを伝送してもよい。前記複数の第２の信号線は、前記第１の信号線に接続されてもよい。前記複数のリピータは、前記第１の信号線の途中に配置されてもよい。前記複数の列遅延部のそれぞれは、前記複数の第２の信号線のいずれか１つに接続されてもよい。
　本発明の第８の態様によれば、第７の態様において、前記複数のリピータは、前記第１のクロックを反転してもよい。前記複数の列遅延部は、少なくとも１つの第１の列遅延部と、前記第１の列遅延部と異なる少なくとも１つの第２の列遅延部とを含んでもよい。前記第１の列遅延部に入力される前記第１のクロックは、前記第２の列遅延部に入力される前記第１のクロックを反転した信号であってもよい。
　本発明の第９の態様によれば、撮像システムは、前記撮像装置を有する。
　上記の各態様によれば、複数の列遅延部のそれぞれは、２個以上かつｍ個未満の列ＡＤ変換部に対応して配置されている。任意の列遅延部によって生成された複数の第１の遅延クロックはｍ個の列ＡＤ変換部の一部のラッチ部によってラッチされる。このため、複数の第１の遅延クロックの伝送距離が短くなりうる。この結果、ＡＤ変換精度が向上する。
本発明の第１の実施形態の撮像装置の構成を示すブロック図である。 本発明の第１の実施形態のクロック生成部の構成を示す回路図である。 本発明の第１の実施形態のクロック生成部の動作を示すタイミングチャートである。 本発明の第１の実施形態の列遅延部とラッチ部との構成を示す回路図である。 本発明の第１の実施形態の列遅延部の動作を示すタイミングチャートである。 本発明の第２の実施形態の撮像装置の構成を示すブロック図である。 本発明の第３の実施形態の撮像装置の構成を示すブロック図である。 本発明の第３の実施形態のクロック生成部の構成を示す回路図である。 本発明の第３の実施形態のクロック生成部の動作を示すタイミングチャートである。 本発明の第３の実施形態の列遅延部とラッチ部との構成を示す回路図である。 本発明の第３の実施形態の列遅延部の動作を示すタイミングチャートである。 本発明の第４の実施形態の撮像装置の構成を示すブロック図である。 本発明の第４の実施形態の列遅延部とラッチ部との構成を示す回路図である。 本発明の第４の実施形態の列遅延部の動作を示すタイミングチャートである。 本発明の第５の実施形態のデジタルカメラの構成を示すブロック図である。 従来技術の撮像装置の構成を示すブロック図である。
　図面を参照し、本発明の実施形態を説明する。
　（第１の実施形態）
　図１は、本発明の第１の実施形態の撮像装置１ａの構成を示している。図１に示すように、撮像装置１ａは、撮像部２と、垂直選択部１２と、水平選択部１４と、カラム処理部１５ａと、出力部１７と、クロック生成部１８ａと、参照信号生成部１９と、制御部２０と、複数の列遅延部２１ａとを有する。
　撮像部２は、行列状に配置された複数の単位画素３を有する。単位画素３は、入射される電磁波の大きさに応じた画素信号を生成する。単位画素３は、複数の単位画素３の配列の列毎に設けられた垂直信号線１３に画素信号を出力する。つまり、撮像部２は、行列状に配置された複数の画素（単位画素３）を有し、複数の画素は画素信号を出力する。垂直選択部１２は、複数の単位画素３の配列の各行を選択する。クロック生成部１８ａは、互いに位相の異なる複数のクロックを生成する。参照信号生成部１９は、時間の経過とともに増加または減少する参照信号（ランプ波）を生成する。カラム処理部１５ａは、単位画素３から出力された画素信号をＡＤ変換する。水平選択部１４は、ＡＤ変換されたデジタルデータを水平信号線に読み出す。出力部１７は、水平選択部１４によって読み出されたデジタルデータを後段の回路に出力する。制御部２０は各部を制御する。
　図１では、簡単のため４行×６列の単位画素３を有する撮像部２が示されている。複数の単位画素３の配列の行数および列数は２以上の任意の自然数であればよい。現実には、撮像部２の各行や各列には、数十から数万の単位画素３が配置される。単位画素３は、フォトダイオード／フォトゲート／フォトトランジスタなどの光電変換素子と、トランジスタ回路とを有する。
　以下では、各部のより詳細な説明を行う。撮像部２では、単位画素３が４行６列分だけ２次元に配置されている。また、複数の単位画素３の配列の行毎に行制御線１１が配置されている。それぞれの行制御線１１の一端は、垂直選択部１２において各行に対応した出力に接続されている。垂直選択部１２は、シフトレジスタあるいはデコーダなどを有する。垂直選択部１２は、撮像部２の単位画素３の駆動の際、行制御線１１を介して撮像部２の行アドレスと行走査との制御を行う。複数の単位画素３の配列の列毎に垂直信号線１３が配置されている。
　カラム処理部１５ａは、複数の列ＡＤ変換部１６ａを有する。例えば、複数の列ＡＤ変換部１６ａは、複数の単位画素３の配列の列毎、すなわち垂直信号線１３毎に配置されている。列ＡＤ変換部１６ａは、アナログの画素信号をデジタルデータに変換する。画素信号は、撮像部２の各単位画素３から複数の単位画素３の配列の列毎に垂直信号線１３を介して読み出される。図１では、複数の単位画素３の配列の１列毎に１つの列ＡＤ変換部１６ａが配置されている。これは一例であり、複数の単位画素３の配列と列ＡＤ変換部１６ａとの対応関係は、この関係に限定されない。例えば、複数の単位画素３の配列の複数の列に対して１つの列ＡＤ変換部１６ａが配置され、この１つの列ＡＤ変換部１６ａを複数の列間で時分割により使用することが可能である。つまり、撮像装置１ａは、複数の単位画素３の配列の１列毎または複数列毎にそれぞれが配置されたｍ（ｍは２以上の整数）個の列ＡＤ変換部１６ａを有していればよい。列ＡＤ変換部１６ａと、クロック生成部１８ａと、参照信号生成部１９とは、選択された行の単位画素３から読み出されるアナログの画素信号をデジタルデータに変換するアナログ－デジタル変換手段（ＡＤ変換回路）を構成する。
　クロック生成部１８ａは、遅延回路１００ａを有する。クロック生成部１８ａの構成については、後述する。
　例えば、参照信号生成部１９は、積分回路を有する。参照信号生成部１９は、制御部２０による制御に従って、時間の経過に応じてレベルが傾斜状に変化する参照信号（ランプ波）を生成する。参照信号生成部１９は、参照信号線を介してカラム処理部１５ａの列ＡＤ変換部１６ａに参照信号を供給する。参照信号生成部１９は、積分回路を用いた回路に限らない。参照信号生成部１９にＤＡＣ回路を用いても構わない。ＤＡＣ回路を用いてデジタル的にランプ波が生成される場合、ランプ波がより細かいステップを有する、あるいはランプ波がそれと同等の性質を有することが望ましい。
　水平選択部１４は、シフトレジスタあるいはデコーダなどを有する。水平選択部１４は、カラム処理部１５ａの列ＡＤ変換部１６ａの列アドレスと列走査との制御を行う。この水平選択部１４による制御に従って、列ＡＤ変換部１６ａによってＡＤ変換されたデジタルデータは順に水平信号線を介して出力部１７に読み出される。
　制御部２０は、ＴＧ（＝Ｔｉｍｉｎｇ　Ｇｅｎｅｒａｔｏｒ）の機能ブロックと、このＴＧと通信を行うための機能ブロックとを有する。ＴＧは、垂直選択部１２、クロック生成部１８ａ、参照信号生成部１９、水平選択部１４、カラム処理部１５ａ、および出力部１７などの各部の動作に必要なクロックと、所定タイミングを示すためのパルス信号とを供給する。
　出力部１７は、２進化されたデジタルデータを出力する。また、出力部１７はバッファリング機能を有する。例えば、出力部１７は、黒レベル調整、列バラツキ補正、および色処理などの信号処理機能を内蔵しても構わない。さらに、出力部１７がｎビットパラレルのデジタルデータをシリアルデータに変換し、シリアルデータを出力してもよい。
　撮像装置１ａは、２個以上かつｍ個未満の列ＡＤ変換部１６ａに対応してそれぞれが配置された複数の列遅延部２１ａを有する。複数の列遅延部２１ａは、複数のクロック（第１の遅延クロック）を生成する。複数の列遅延部２１ａは、カラム処理部１５ａに配置されている。複数の列ＡＤ変換部１６ａは、複数のグループに分類されている。複数のグループのそれぞれは、２個以上かつｍ個未満の列ＡＤ変換部１６ａを含む。複数の列遅延部２１ａのそれぞれは、複数のグループのいずれか１つに対応する。図１では、３個の列遅延部２１ａが配置されている。図１では、１個の列遅延部２１ａは、２個の列ＡＤ変換部１６ａに対応する。
　撮像装置１ａは、信号線２２（第１の信号線）と、複数の信号線２３（第２の信号線）と、複数のリピータ２４ａとをさらに有する。図１では、３本の信号線２３が配置されている。また、図１では、３個のリピータ２４ａが配置されている。
　信号線２２は、クロック（第１のクロック）を伝送する。信号線２２が伝送するクロックは、クロック生成部１８ａによって生成された複数のクロックのいずれか１つである。信号線２２は、複数の単位画素３の配列の行方向に延びる。複数の信号線２３は、信号線２２に接続されている。複数の信号線２３は、信号線２２によって伝送されたクロックを伝送する。複数の信号線２３は、信号線２２から分岐する。複数の信号線２３は、複数の単位画素３の配列の列方向に延びる。複数のリピータ２４ａは、信号線２２の途中に配置されている。隣接する２個のリピータ２４ａは、信号線２２によって接続されている。例えば、複数のリピータ２４ａは、バッファである。複数の信号線２３のそれぞれは、１個の列遅延部２１ａに対応して配置されている。複数の列遅延部２１ａのそれぞれは、複数の信号線２３のいずれか１つに接続されている。信号線２２と複数の信号線２３とによって伝送されたクロックが複数の列遅延部２１ａに入力される。
　列ＡＤ変換部１６ａの構成について説明する。列ＡＤ変換部１６ａは、単位画素３から読み出されるアナログの画素信号を参照信号生成部１９からの参照信号と比較する。さらに、列ＡＤ変換部１６ａは、画素信号の大きさに対応した時間軸方向の大きさ（パルス幅）を持つパルス信号を生成する。列ＡＤ変換部１６ａは、このパルス信号のパルス幅の期間に対応したデジタルデータを生成することによってＡＤ変換を行う。
　列ＡＤ変換部１６ａは複数の単位画素３の配列の列毎に配置されている。図１では６個の列ＡＤ変換部１６ａが配置されている。各列の列ＡＤ変換部１６ａは同一である。図１に示すように、列ＡＤ変換部１６ａは、カウント部１０１と、エンコード部１０６ａと、ラッチ部１０８と、比較部１０９とを有する。比較部１０９と、ラッチ部１０８と、エンコード部１０６ａと、カウント部１０１とは、複数の単位画素３の配列の１列毎に配置されている。比較部１０９と、ラッチ部１０８と、エンコード部１０６ａと、カウント部１０１とは、複数の単位画素３の配列の複数列毎に配置されてもよい。
　比較部１０９（比較器）は、アナログの画素信号に応じた信号電圧と参照信号のランプ電圧とを比較する。これによって、比較部１０９は、画素信号の大きさを、時間軸方向の情報（パルス信号のパルス幅）に変換する。比較部１０９は、制御信号ＣＯを出力する。例えば、制御信号ＣＯは、ランプ電圧が信号電圧よりも大きいときにはＨ（Ｈｉｇｈ）状態であり、ランプ電圧が信号電圧以下のときにはＬ（Ｌｏｗ）状態である。つまり、比較部１０９は、ＡＤ変換の対象であるアナログの画素信号と参照信号とを比較し、比較結果に応じた制御信号ＣＯを出力する。比較部１０９は、参照信号が画素信号に対して所定の条件を満たしたタイミングで比較処理を終了し、そのタイミングで制御信号ＣＯを出力する。
　ラッチ部１０８は、複数のラッチ回路を有する。複数のラッチ回路は制御信号ＣＯの状態変化に基づいて複数のクロックをラッチする。つまり、ラッチ部１０８は、列遅延部２１ａから出力された複数のクロックを、制御信号ＣＯの状態変化に基づくタイミングでラッチする。例えば、ラッチ部１０８は、制御信号ＣＯがＨ状態からＬ状態に変化したタイミングで複数のクロックをラッチする。
　エンコード部１０６ａ（エンコード回路）は、ラッチ部１０８にラッチされた複数のクロックの状態をエンコードする。これによって、エンコード部１０６ａは、ラッチ部１０８にラッチされた複数のクロックの状態に基づく２進数を得る。つまり、デジタルデータを構成する下位ビットのデータ（下位データ）が得られる。
　カウント部１０１（カウント回路）は、列遅延部２１ａによって生成された複数のクロック（第１の遅延クロック）のいずれか１つをカウントする。これによって、デジタルデータを構成する上位ビットのデータ（上位データ）が得られる。例えば、カウント部１０１は、カウント値（計数値）を保持するラッチ機能を有するカウンタ回路である。
　例えば、出力部１７は、エンコード部１０６ａで得られた下位データとカウント部１０１で得られた上位データとを合成する。これによって、出力部１７は、デジタルデータを生成する。
　列遅延部２１ａからラッチ部１０８までの距離は、クロック生成部１８ａからラッチ部１０８までの距離よりも短い。このため、列遅延部２１ａからラッチ部１０８までの伝送路にリピータは必要ない。あるいは、リピータの数が低減される。したがって、列遅延部２１ａによって生成された複数のクロックに対するジッターの影響が低減する。
　列遅延部２１ａは、クロック生成部１８ａからの１つのクロックから複数のクロックを生成する。リピータ２４ａはジッターを発生しうる。しかし、リピータ２４ａが発生するジッターは、列遅延部２１ａによって生成された複数のクロックの間の位相の関係に影響しない。
　本例の動作について説明する。単位画素３の具体的な動作については説明を省略する。周知のように単位画素３ではリセットレベルと信号レベルとが出力される。
　ＡＤ変換は、以下のように行われる。例えば、所定の傾きで減少する参照信号と、画素信号との各電圧が比較される。この比較が開始されたタイミングから、参照信号の電圧（ランプ電圧）と画素信号の電圧とが一致するタイミングまでの期間の長さが計測される。この計測は、カウント部１０１のカウント値と、ラッチ部１０８にラッチされた複数のクロックの論理状態とに基づく。これによって、画素信号の大きさに対応したデジタルデータが得られる。
　本例では、単位画素３から読み出されたリセットレベルと信号レベルとのそれぞれに対して、上記のＡＤ変換が行われる。具体的には、選択された行の単位画素３から、１回目の読出し動作により、画素信号の雑音を含むリセットレベルが読み出され、ＡＤ変換が行われる。続いて、２回目の読出し動作により、単位画素３に入射された電磁波に応じた信号レベルが読み出され、ＡＤ変換が行われる。リセットレベルと信号レベルとの減算（ＣＤＳ処理）により、信号成分に応じたデジタルデータが得られる。１回目の読出し動作で信号レベルを読み出してＡＤ変換し、その後の２回目の読出し動作でリセットレベルを読み出してＡＤ変換しても構わない。また、これに限る必要もない。
　（１回目の読出し）
　複数の単位画素３の配列における任意の行の単位画素３から垂直信号線１３に出力された画素信号（リセットレベル）が安定した後、制御部２０は、参照信号生成部１９に対して、参照信号生成の制御データを供給する。これによって、参照信号生成部１９は、波形が全体として時間的にランプ状に変化する参照信号を出力する。参照信号は、比較部１０９の第１の入力端子に与えられる。画素信号は、比較部１０９の第２の入力端子に与えられる。比較部１０９は、参照信号と画素信号とを比較する。また、カウント部１０１は、列遅延部２１ａからのクロックをカウントクロックとしてカウントを行う。
　比較部１０９は、参照信号生成部１９から与えられる参照信号と、画素信号との電圧が略一致したとき、制御信号ＣＯを反転させる。このとき、ラッチ部１０８は、列遅延部２１ａからの複数のクロックの論理状態をラッチする。同時に、カウント部１０１は、カウント値をラッチする。これによって、リセットレベルに応じたデジタルデータが得られる。制御部２０は、所定の期間が経過すると、参照信号生成部１９への制御データの供給と、クロック生成部１８ａからのクロックの出力とを停止する。これによって、参照信号生成部１９は、参照信号の生成を停止する。
　（２回目の読出し）
　複数の単位画素３の配列における任意の行の単位画素３から垂直信号線１３に出力された画素信号（信号レベル）が安定した後、制御部２０は、参照信号生成部１９に対して、参照信号生成の制御データを供給する。これによって、参照信号生成部１９は、波形が全体として時間的にランプ状に変化する参照信号を出力する。参照信号は、比較部１０９の第１の入力端子に与えられる。画素信号は、比較部１０９の第２の入力端子に与えられる。比較部１０９は、参照信号と画素信号とを比較する。また、カウント部１０１は、列遅延部２１ａからのクロックをカウントクロックとしてカウントを行う。
　比較部１０９は、参照信号生成部１９から与えられる参照信号と、画素信号との電圧が略一致したとき、制御信号ＣＯを反転させる。このとき、ラッチ部１０８は、列遅延部２１ａからの複数のクロックの論理状態をラッチする。同時に、カウント部１０１は、カウント値をラッチする。これによって、信号レベルに応じたデジタルデータが得られる。制御部２０は、所定の期間が経過すると、参照信号生成部１９への制御データの供給と、クロック生成部１８ａからのクロックの出力とを停止する。これによって、参照信号生成部１９は、参照信号の生成を停止する。
　リセットレベルに応じたデジタルデータと、信号レベルに応じたデジタルデータとは、水平選択部１４により水平信号線を介して出力部１７に転送される。出力部１７が、デジタルデータに基づく減算（ＣＤＳ処理）を行うことによって信号成分のデジタルデータが得られる。出力部１７がカラム処理部１５ａに内蔵されていても構わない。
　クロック生成部１８ａの構成について説明する。図２は、クロック生成部１８ａの構成を示している。
　クロック生成部１８ａは、信号を遅延させるｋ（ｋは２以上の整数）個の遅延ユニット（第２の遅延ユニット）が接続された遅延回路１００ａ（第２の遅延回路）を有する。図２では、ｋ個の遅延ユニットは、８個の全差動遅延回路ＤＥ１～ＤＥ８である。全差動遅延回路の数は８個に限らない。
　遅延回路１００ａは、複数の全差動遅延回路ＤＥ１～ＤＥ８の出力信号に応じた複数のクロック（クロックＣＫ１～ＣＫ８およびクロックｘＣＫ１～ｘＣＫ８）を出力する。クロックＣＫ１～ＣＫ８とクロックｘＣＫ１～ｘＣＫ８とは、論理状態が略周期的に変化するクロックである。クロックｘＣＫ１～ｘＣＫ８は、クロックＣＫ１～ＣＫ８を反転した信号である。つまり、クロックｘＣＫ１～ｘＣＫ８の論理状態は、クロックＣＫ１～ＣＫ８の論理状態と逆である。クロックＣＫ１～ＣＫ８とクロックｘＣＫ１～ｘＣＫ８との位相は互いに異なる。
　全差動遅延回路ＤＥ１～ＤＥ８は、第１の入力端子（＋）と、第２の入力端子（－）と、第１の出力端子（＋）と、第２の出力端子（－）と、第１の電源端子と、第２の電源端子とを有する。全差動遅延回路ＤＥ１の第１の入力端子（＋）は、全差動遅延回路ＤＥ８の第１の出力端子（＋）に接続されている。全差動遅延回路ＤＥ１の第２の入力端子（－）は、全差動遅延回路ＤＥ８の第２の出力端子（－）に接続されている。全差動遅延回路ＤＥ２～ＤＥ８の第１の入力端子（＋）はそれぞれ、前段の全差動遅延回路ＤＥ１～ＤＥ７の第２の出力端子（－）に接続されている。全差動遅延回路ＤＥ２～ＤＥ８の第２の入力端子（－）はそれぞれ、前段の全差動遅延回路ＤＥ１～ＤＥ７の第１の出力端子（＋）に接続されている。全差動遅延回路ＤＥ１～ＤＥ８は、第１の入力端子（＋）に入力された信号を反転し、反転された信号を第２の出力端子（－）から出力する。また、全差動遅延回路ＤＥ１～ＤＥ８は、第２の入力端子（－）に入力された信号を反転し、反転された信号を第１の出力端子（＋）から出力する。
　全差動遅延回路ＤＥ１～ＤＥ８の第１の出力端子（＋）から出力された信号は、クロックＣＫ１～ＣＫ８として遅延回路１００ａから出力される。また、全差動遅延回路ＤＥ１～ＤＥ８の第２の出力端子（－）から出力された信号は、クロックｘＣＫ１～ｘＣＫ８として遅延回路１００ａから出力される。全差動遅延回路ＤＥ１はさらに、パルス入力端子を有する。スタートパルスＳｔａｒｔＰが全差動遅延回路ＤＥ１のパルス入力端子に入力される。
　全差動遅延回路ＤＥ１～ＤＥ８の第１の電源端子に電源電圧ＶＤＤが与えられる。全差動遅延回路ＤＥ１～ＤＥ８の第２の電源端子にグランド電圧ＧＮＤが与えられる。全差動遅延回路ＤＥ１～ＤＥ８は、第１の電源端子と第２の電源端子とに与えられた電圧の差に応じた遅延を入力信号に与える。全差動遅延回路ＤＥ１～ＤＥ８は、電流源および負荷を用いることにより遅延を入力信号に与えても構わない。全差動遅延回路ＤＥ１～ＤＥ８は、第１の入力端子（＋）と第２の入力端子（－）との入力信号を遅延させることにより出力信号を生成する。つまり、全差動遅延回路ＤＥ１～ＤＥ８は、第１の入力端子（＋）の第１の入力信号に対応する第１の出力信号と、第２の入力端子（－）の第２の入力信号に対応する第２の出力信号とを生成する。第２の出力信号は、第１の出力信号を反転した信号である。
　遅延回路１００ａのｋ個の遅延ユニット（第２の遅延ユニット）のいずれか１つにクロック（第２のクロック）が入力される。例えば、全差動遅延回路ＤＥ１にクロックＣＫ８とクロックｘＣＫ８とが入力される。遅延回路１００ａは、複数のクロックＣＫ１～ＣＫ８（第２の遅延クロック）とクロックｘＣＫ１～ｘＣＫ８（第２の遅延クロック）とを生成する。遅延回路１００ａからの複数のクロックＣＫ１～ＣＫ８とクロックｘＣＫ１～ｘＣＫ８とは、複数のバッファＢＵＦ１を介して参照信号生成部１９に入力される。参照信号生成部１９は、複数のクロックＣＫ１～ＣＫ８とクロックｘＣＫ１～ｘＣＫ８とに基づいて参照信号を生成する。
　これによって、複数のクロックＣＫ１～ＣＫ８とクロックｘＣＫ１～ｘＣＫ８との状態変化に基づいて参照信号が変化する。つまり、遅延回路１００ａと参照信号生成部１９とが同期する。本発明の実施形態で採用されているＡＤ変換の原理では、遅延回路１００ａと参照信号生成部１９とが同期することにより、同一レベルの画素信号に対するデジタル値は常に同一である。このため、ＡＤ変換精度が向上する。
　遅延回路１００ａは、ｋ個の遅延ユニットが円環状に接続された円環遅延回路である。列遅延部２１ａに入力されるクロック（第１のクロック）は、遅延回路１００ａによって生成された複数のクロック（第２の遅延クロック）のいずれか１つである。図２では、全差動遅延回路ＤＥ８から出力されたクロックｘＣＫ８は、バッファＢＵＦ２を介して、クロックＣＫ１Ｘとして出力される。クロックＣＫ１Ｘは、信号線２２に入力される。クロックＣＫ１Ｘは、信号線２２と複数の信号線２３とによって伝送され、複数の列遅延部２１ａに入力される。
　図３は、スタートパルスＳｔａｒｔＰと、クロックＣＫ１～ＣＫ８と、クロックｘＣＫ１～ｘＣＫ８との波形を示している。図３において、横方向は時間を示し、縦方向は電圧を示している。
　スタートパルスＳｔａｒｔＰの論理状態がＬ（Ｌｏｗ）状態からＨ（Ｈｉｇｈ）状態に変化することで、遅延回路１００ａが遷移動作を開始する。この遷移動作では、遅延回路１００ａを構成するそれぞれの全差動遅延回路ＤＥ１～ＤＥ８が出力する信号の論理状態が順に変化する。例えば、クロックＣＫ１～ＣＫ８とクロックｘＣＫ１～ｘＣＫ８との周波数は１０８ＭＨｚである。
　列遅延部２１ａとラッチ部１０８との構成について説明する。図４は、列遅延部２１ａとラッチ部１０８との構成を示している。列遅延部２１ａは、信号を遅延させるｎ（ｎは２以上の整数）個の遅延ユニット（第１の遅延ユニット）が接続された遅延回路１１０ａ（第１の遅延回路）を有する。図４では、ｎ個の遅延ユニットは８個の遅延ユニットＤＵ１～ＤＵ８である。遅延ユニットＤＵ１～ＤＵ８は、ＮＡＮＤ回路ＮＤ１ａ～ＮＤ８ａのいずれか１つとＮＡＮＤ回路ＮＤ１ｂ～ＮＤ８ｂのいずれか１つとを有する。ＮＡＮＤ回路ＮＤ９ａが遅延ユニットＤＵ８に接続されている。図４では、一部の遅延ユニットは図示されていない。遅延ユニットの数は８個に限らない。
　ＮＡＮＤ回路ＮＤ１ａ～ＮＤ９ａとＮＡＮＤ回路ＮＤ１ｂ～ＮＤ８ｂとは、第１の入力端子と、第２の入力端子と、出力端子とを有する。ＮＡＮＤ回路ＮＤ１ａの第１の入力端子にクロックＣＫ１Ｘが入力される。ＮＡＮＤ回路ＮＤ２ａ～ＮＤ９ａとＮＡＮＤ回路ＮＤ１ｂ～ＮＤ８ｂとの第１の入力端子はそれぞれ、前段のＮＡＮＤ回路の出力端子に接続されている。ＮＡＮＤ回路ＮＤ１ａ～ＮＤ９ａとＮＡＮＤ回路ＮＤ１ｂ～ＮＤ８ｂとの第２の入力端子に電源電圧ＶＤＤが与えられる。ＡＤ変換が行われる期間中、電源電圧ＶＤＤはハイレベルに設定される。ＮＡＮＤ回路ＮＤ１ａ～ＮＤ９ａとＮＡＮＤ回路ＮＤ１ｂ～ＮＤ８ｂとは、第１の入力端子に入力された信号を反転し、反転された信号を出力端子から出力する。
　ＮＡＮＤ回路ＮＤ１ｂ～ＮＤ８ｂの出力端子から出力された信号は、クロックＤＥＯ１～ＤＥＯ８として遅延回路１１０ａから出力される。クロックＤＥＯ１～ＤＥＯ８の位相は互いに異なる。クロックＤＥＯ１～ＤＥＯ８は、バッファＢＵＦ３を介してラッチ部１０８に入力される。ＮＡＮＤ回路ＮＤ９ａは、ＮＡＮＤ回路ＮＤ８ｂの負荷を他のＮＡＮＤ回路と同一にするためにＮＡＮＤ回路ＮＤ８ｂに接続されている。ＮＡＮＤ回路ＮＤ９ａは、クロックｘＤＥＯ９を出力する。
　ＮＡＮＤ回路ＮＤ１ａ～ＮＤ９ａとＮＡＮＤ回路ＮＤ１ｂ～ＮＤ８ｂとは、電流値と負荷（容量および抵抗）とに応じた遅延を入力信号に与える。ＮＡＮＤ回路ＮＤ１ａ～ＮＤ９ａとＮＡＮＤ回路ＮＤ１ｂ～ＮＤ８ｂとは、第１の入力端子の入力信号を遅延させることにより出力信号を生成する。
　遅延回路１１０ａのｎ個の遅延ユニットＤＵ１～ＤＵ８（第１の遅延ユニット）のいずれか１つに、クロックＣＫ１Ｘ（第１のクロック）に基づく基準クロックが入力される。基準クロックは、クロックＣＫ１Ｘと同一のクロック、またはクロックＣＫ１Ｘから生成されたクロックである。図４では、クロックＣＫ１Ｘが基準クロックとして遅延ユニットＤＵ１に入力される。遅延回路１１０ａは、複数のクロックＤＥＯ１～ＤＥＯ８（第１の遅延クロック）を生成する。
　ラッチ部１０８は、複数のラッチ回路Ｌ１～Ｌ８を有する。図４では、一部のラッチ回路は図示されていない。複数のラッチ回路Ｌ１～Ｌ８は制御信号ＣＯの状態変化に基づいて複数のクロックＤＥＯ１～ＤＥＯ８（第１の遅延クロック）をラッチする。１つのラッチ回路が１つのクロックをラッチする。つまり、複数のラッチ回路Ｌ１～Ｌ８のそれぞれは、複数のクロックＤＥＯ１～ＤＥＯ８のいずれか１つをラッチする。ラッチ回路の数は８個に限らない。
　ラッチ回路Ｌ８はカウント部１０１に接続されている。ラッチ回路Ｌ８に入力されるクロックＤＥＯ８は、カウント部１０１に出力される。カウント部１０１は、クロックＤＥＯ８をカウントする。カウント部１０１に出力されるクロックは他のクロックであってもよい。カウント部１０１は、基準クロックすなわちクロックＣＫ１Ｘをカウントしてもよい。つまり、カウント部１０１は、基準クロックに基づくカウントクロック、または複数のクロックＤＥＯ１～ＤＥＯ８のいずれか１つに基づくカウントクロックをカウントする。
　エンコード部１０６ａの動作について説明する。ラッチ部１０８にラッチされた複数のクロックＤＥＯ１～ＤＥＯ８のエンコードでは、フラッシュ型ＡＤ変換回路に用いられる、サーモメータコード（所定の論理状態）を検出する処理が好適である。さらに、比較対象のクロックを変更しながら、この処理を時系列に実施することが好適である。サーモメータコードの検出処理では、２つのクロックの論理状態が所定の状態、例えば“０１”であることが検出される。“０”は信号のＬ状態に対応する。“１”は信号のＨ状態に対応する。
　図５は、クロックＣＫ１Ｘと、クロックＤＥＯ１～ＤＥＯ８と、クロックｘＤＥＯ９との波形を示している。図５において、横方向は時間を示し、縦方向は電圧を示している。
　図５では、クロックＤＥＯ１～ＤＥＯ８は、所定の時間間隔で順に立ち上がる（Ｌ状態からＨ状態に変化する）信号群を構成する。図５に示すように、クロックＤＥＯ１がＬ状態からＨ状態に変化してから所定の時間（遅延ユニットＤＵ１～ＤＵ８の１つ分の遅延時間に相当）が経過した後、クロックＤＥＯ２がＬ状態からＨ状態に変化する。クロックＤＥＯ２がＬ状態からＨ状態に変化してから所定の時間が経過した後、クロックＤＥＯ３がＬ状態からＨ状態に変化する。以降、同様に、クロックＤＥＯ４～ＤＥＯ８が順次Ｌ状態からＨ状態に変化する。
　例えば、図５に示すように、ラッチ部１０８にラッチされた複数のクロックＤＥＯ１～ＤＥＯ８の状態（複数のクロックＤＥＯ１～ＤＥＯ８のそれぞれの論理状態の組合せ）は、状態０～７である。カウント部１０１がクロックＤＥＯ８の立上りエッジでカウントを行う場合、カウント部１０１が１カウントを行う期間（クロックＤＥＯ８の立上りエッジから次の立上りエッジまでの期間）を８等分した各期間における複数のクロックＤＥＯ１～ＤＥＯ８の論理状態の組合せが状態０～７に対応する。状態０～７は、エンコード結果であるエンコード値０～７に対応する。
　ラッチ部１０８にラッチされた複数のクロックＤＥＯ１～ＤＥＯ８で構成された信号群（信号列）において、連続する２つのクロックの論理状態が順次検出される。連続する２つのクロックの論理状態が所定の状態（サーモメータコード）であることが検出された場合、その状態が検出された位置に応じて複数のクロックＤＥＯ１～ＤＥＯ８の状態が判定される。
　例えば、信号群において論理状態がＬ状態からＨ状態に変化している位置が検出される。論理状態がＬ状態からＨ状態に変化していることは、信号群を構成するクロックの順番における前側のクロックがＨ状態であり後側のクロックがＬ状態であることと等価である。
　例えば、図５に示す信号群の下から上に向かって、連続する２つのクロックの論理状態が順次検出される。例えば状態７の場合、信号群において、クロックＤＥＯ８とクロックＤＥＯ７との間で論理状態がＬ状態からＨ状態に変化している。他の状態０～６についても、各状態に応じた２つのクロックの間で論理状態がＬ状態からＨ状態に変化している。つまり、図５のように並べられた複数のクロックＤＥＯ１～ＤＥＯ８の論理状態が変化している位置を検出することにより複数のクロックＤＥＯ１～ＤＥＯ８の状態を判定することが可能である。
　具体的には、エンコード部１０６ａは、以下のステップ（１）からステップ（８）の処理を時系列で実施することによりエンコードを行う。
（ステップ（１））・・・状態７に関する判定
　クロックＤＥＯ８とクロックＤＥＯ７との論理状態が比較される。この位置にサーモメータコードがある場合、複数のクロックＤＥＯ１～ＤＥＯ８の状態は状態７であると判定される。
（ステップ（２））・・・状態６に関する判定
　クロックＤＥＯ７とクロックＤＥＯ６との論理状態が比較される。この位置にサーモメータコードがある場合、複数のクロックＤＥＯ１～ＤＥＯ８の状態は状態６であると判定される。
（ステップ（３））・・・状態５に関する判定
　クロックＤＥＯ６とクロックＤＥＯ５との論理状態が比較される。この位置にサーモメータコードがある場合、複数のクロックＤＥＯ１～ＤＥＯ８の状態は状態５であると判定される。
（ステップ（４））・・・状態４に関する判定
　クロックＤＥＯ５とクロックＤＥＯ４との論理状態が比較される。この位置にサーモメータコードがある場合、複数のクロックＤＥＯ１～ＤＥＯ８の状態は状態４であると判定される。
（ステップ（５））・・・状態３に関する判定
　クロックＤＥＯ４とクロックＤＥＯ３との論理状態が比較される。この位置にサーモメータコードがある場合、複数のクロックＤＥＯ１～ＤＥＯ８の状態は状態３であると判定される。
（ステップ（６））・・・状態２に関する判定
　クロックＤＥＯ３とクロックＤＥＯ２との論理状態が比較される。この位置にサーモメータコードがある場合、複数のクロックＤＥＯ１～ＤＥＯ８の状態は状態２であると判定される。
（ステップ（７））・・・状態１に関する判定
　クロックＤＥＯ２とクロックＤＥＯ１との論理状態が比較される。この位置にサーモメータコードがある場合、複数のクロックＤＥＯ１～ＤＥＯ８の状態は状態１であると判定される。
　ステップ（１）からステップ（７）において、複数のクロックＤＥＯ１～ＤＥＯ８の状態が状態１から状態７のいずれでもないと判定された場合、複数のクロックＤＥＯ１～ＤＥＯ８の状態は状態０である。このため、状態０に関する判定は必要ない。上記のエンコード方法は一例である。エンコード部１０６ａは、上記のエンコード方法以外の方法によりエンコードを行ってもよい。
　本発明の各態様の撮像装置は、垂直選択部１２と、水平選択部１４と、出力部１７と、クロック生成部１８ａと、制御部２０と、信号線２２と、信号線２３と、リピータ２４ａとの少なくとも１つに対応する構成を有していなくてもよい。本発明の各態様の撮像装置が有する列ＡＤ変換部は、エンコード部１０６ａに対応する構成を有していなくてもよい。
　第１の実施形態によれば、撮像装置１ａは、撮像部２と、参照信号生成部１９と、ｍ（ｍは２以上の整数）個の列ＡＤ変換部１６ａと、複数の列遅延部２１ａとを有する。複数の列遅延部２１ａは、遅延回路１１０ａ（第１の遅延回路）を有する。列ＡＤ変換部１６ａは、比較部１０９と、ラッチ部１０８と、カウント部１０１とを有する。
　第１の実施形態では、複数の列遅延部２１ａのそれぞれは、２個以上かつｍ個未満の列ＡＤ変換部１６ａに対応して配置されている。任意の列遅延部２１ａによって生成された複数のクロックＤＥＯ１～ＤＥＯ８はｍ個の列ＡＤ変換部１６ａの一部のラッチ部１０８によってラッチされる。このため、複数のクロックＤＥＯ１～ＤＥＯ８の伝送距離が短くなりうる。この結果、ＡＤ変換精度が向上する。
　第１の実施形態では、参照信号生成部１９は、クロック生成部１８ａからの複数のクロックＣＫ１～ＣＫ８とクロックｘＣＫ１～ｘＣＫ８とに基づいて参照信号を生成する。遅延回路１００ａと参照信号生成部１９とが同期することにより、同一レベルの画素信号に対するデジタル値は常に同一である。このため、ＡＤ変換精度が向上する。
　第１の実施形態では、遅延回路１００ａは、ｋ個の遅延ユニットが円環状に接続された円環遅延回路である。このため、遅延回路１００ａは、容易にクロックを生成することができる。列遅延部２１ａに入力されるクロックは、遅延回路１００ａによって生成された複数のクロックＣＫ１～ＣＫ８とクロックｘＣＫ１～ｘＣＫ８とのいずれか１つである。
　（第２の実施形態）
　図６は、本発明の第２の実施形態の撮像装置１ｂの構成を示している。図６に示すように、撮像装置１ｂは、撮像部２と、垂直選択部１２と、水平選択部１４と、カラム処理部１５ｂと、出力部１７と、クロック生成部１８ａと、参照信号生成部１９と、制御部２０と、複数の列遅延部２１ａとを有する。撮像装置１ｂは、信号線２２（第１の信号線）と、複数の信号線２３（第２の信号線）と、複数のリピータ２４ａとをさらに有する。
　図６に示す構成について、図１に示す構成と異なる点を説明する。撮像装置１ｂでは、図１に示す撮像装置１ａにおけるカラム処理部１５ａがカラム処理部１５ｂに変更されている。カラム処理部１５ｂは、複数の列ＡＤ変換部１６ｂを有する。列ＡＤ変換部１６ｂは、カウント部１０１と、ラッチ制御部１０２と、エンコード部１０６ａと、ラッチ部１０８と、比較部１０９とを有する。
　ラッチ部１０８は、動作を除いて、図１に示す撮像装置１ａにおけるラッチ部１０８と同様である。ラッチ部１０８は、複数のラッチ回路Ｌ１～Ｌ８を有する。複数のラッチ回路Ｌ１～Ｌ８は、少なくとも１つの第１のラッチ回路と、第１のラッチ回路と異なる少なくとも１つの第２のラッチ回路とを含む。第１のラッチ回路が有効になった後、制御信号ＣＯの状態変化に基づく第１のタイミングで第２のラッチ回路が有効になる。例えば、第１のラッチ回路は、ラッチ回路Ｌ８である。第２のラッチ回路は、ラッチ回路Ｌ１～Ｌ７である。ラッチ回路Ｌ８が有効になることによって、カウント部１０１に入力されるクロックＤＥＯ８が状態遷移を開始する。カウント部１０１は、第１のタイミングでカウントを開始する。複数のラッチ回路Ｌ１～Ｌ８は、第１のタイミングよりも後の第２のタイミングで複数のクロックＤＥＯ１～ＤＥＯ８をラッチする。
　ラッチ制御部１０２は、制御信号ＣＯに基づいて、ラッチ部１０８の動作を制御する。ラッチ制御部１０２は、第１のラッチ回路を有効にした後、制御信号ＣＯの状態変化に基づく第１のタイミングで第２のラッチ回路を有効にする。ラッチ制御部１０２は、第１のタイミングよりも後の第２のタイミングで複数のラッチ回路Ｌ１～Ｌ８に複数のクロックＤＥＯ１～ＤＥＯ８をラッチさせる。
　上記以外の点については、図６に示す構成は図１に示す構成と同様である。
　本発明の各態様の撮像装置は、垂直選択部１２と、水平選択部１４と、出力部１７と、クロック生成部１８ａと、制御部２０と、信号線２２と、信号線２３と、リピータ２４ａとの少なくとも１つに対応する構成を有していなくてもよい。本発明の各態様の撮像装置が有する列ＡＤ変換部は、エンコード部１０６ａに対応する構成を有していなくてもよい。
　第２の実施形態では、第２のラッチ回路が第１のタイミングから第２のタイミングまでのみ動作するため、ラッチ部１０８の消費電力が低減する。
　（第３の実施形態）
　図７は、本発明の第３の実施形態の撮像装置１ｃの構成を示している。図７に示すように、撮像装置１ｃは、撮像部２と、垂直選択部１２と、水平選択部１４と、カラム処理部１５ｃと、出力部１７と、クロック生成部１８ｃと、参照信号生成部１９と、制御部２０と、複数の列遅延部２１ｃとを有する。撮像装置１ｃは、信号線２２（第１の信号線）と、複数の信号線２３（第２の信号線）と、複数のリピータ２４ｃとをさらに有する。
　図７に示す構成について、図６に示す構成と異なる点を説明する。撮像装置１ｃでは、図６に示す撮像装置１ｂにおけるクロック生成部１８ａがクロック生成部１８ｃに変更されている。クロック生成部１８ｃは、遅延回路１００ｃを有する。クロック生成部１８ｃの構成については後述する。
　撮像装置１ｃでは、図６に示す撮像装置１ｂにおける列遅延部２１ａが列遅延部２１ｃに変更されている。列遅延部２１ｃの構成については後述する。
　撮像装置１ｃでは、図６に示す撮像装置１ｂにおける複数のリピータ２４ａが複数のリピータ２４ｃに変更されている。複数のリピータ２４ｃは、信号線２２によって伝送されるクロック（第１のクロック）を反転する。例えば、複数のリピータ２４ｃは、反転バッファである。複数の列遅延部２１ｃは、少なくとも１つの第１の列遅延部と、第１の列遅延部と異なる少なくとも１つの第２の列遅延部とを含む。図７では、第１の列遅延部は、３個の列遅延部２１ｃのうち中央の列遅延部２１ｃである。図７では、第２の列遅延部は、中央の列遅延部２１ｃの左側と右側とに配置された２個の列遅延部２１ｃである。第１の列遅延部に入力されるクロック（第１のクロック）は、第２の列遅延部に入力されるクロック（第１のクロック）を反転した信号である。
　撮像装置１ｃでは、図６に示す撮像装置１ｂにおけるカラム処理部１５ｂがカラム処理部１５ｃに変更されている。カラム処理部１５ｃは、複数の列ＡＤ変換部１６ｃを有する。列ＡＤ変換部１６ｃは、カウント部１０１と、ラッチ制御部１０２と、エンコード部１０６ｃと、ラッチ部１０８と、比較部１０９とを有する。
　撮像装置１ｃでは、図６に示す撮像装置１ｂにおけるエンコード部１０６ａがエンコード部１０６ｃに変更されている。エンコード部１０６ｃは、エンコード部１０６ａが行うエンコードの方法と異なる方法により、ラッチ部１０８にラッチされた複数のクロックの状態をエンコードする。
　上記以外の点については、図７に示す構成は図６に示す構成と同様である。
　クロック生成部１８ｃの構成について説明する。図８は、クロック生成部１８ｃの構成を示している。
　クロック生成部１８ｃは、信号を遅延させるｋ（ｋは２以上の整数）個の遅延ユニット（第２の遅延ユニット）が接続された遅延回路１００ｃ（第２の遅延回路）を有する。図８では、ｋ個の遅延ユニットは、９個のＮＡＮＤ回路Ｎｄ０～Ｎｄ８である。ＮＡＮＤ回路の数は９個に限らない。
　ＮＡＮＤ回路Ｎｄ０～Ｎｄ８は、第１の入力端子と、第２の入力端子と、出力端子とを有する。ＮＡＮＤ回路Ｎｄ０の第１の入力端子は、ＮＡＮＤ回路Ｎｄ８の出力端子に接続されている。ＮＡＮＤ回路Ｎｄ０の第２の入力端子にスタートパルスＳｔａｒｔＰが入力される。ＮＡＮＤ回路Ｎｄ１～Ｎｄ８の第１の入力端子はそれぞれ、前段のＮＡＮＤ回路Ｎｄ０～Ｎｄ７の出力端子に接続されている。ＮＡＮＤ回路Ｎｄ１～Ｎｄ７の第２の入力端子に電源電圧ＶＤＤが与えられる。ＡＤ変換が行われる期間中、電源電圧ＶＤＤはハイレベルに設定される。ＮＡＮＤ回路Ｎｄ８の第２の入力端子は、ＮＡＮＤ回路Ｎｄ５の出力端子に接続されている。ＮＡＮＤ回路Ｎｄ５の出力信号は、１段後のＮＡＮＤ回路Ｎｄ６と、３段後のＮＡＮＤ回路Ｎｄ８とに入力される。
　ＮＡＮＤ回路Ｎｄ０～Ｎｄ７は、第１の入力端子に入力された信号を反転し、反転された信号を出力端子から出力する。また、ＮＡＮＤ回路Ｎｄ８は、第１の入力端子に入力された信号と、第２の入力端子に入力された信号とのＮＡＮＤ演算の結果である信号を出力端子から出力する。ＮＡＮＤ回路Ｎｄ０～Ｎｄ８の出力端子から出力された信号は、クロックＣＫ０～ＣＫ８として遅延回路１００ｃから出力される。
　ＮＡＮＤ回路Ｎｄ０に入力されたスタートパルスＳｔａｒｔＰに基づく信号は２種類の経路で伝送し、ＮＡＮＤ回路Ｎｄ０～Ｎｄ８を通過する。第１の経路では、各ＮＡＮＤ回路の第１の入力端子とその前段のＮＡＮＤ回路の出力端子とを接続する信号線を信号が伝送する。第２の経路では、ＮＡＮＤ回路Ｎｄ５から出力された信号が、ＮＡＮＤ回路Ｎｄ５の出力端子とＮＡＮＤ回路Ｎｄ８の第２の入力端子とを接続する信号線を伝送する。第２の経路を伝送する信号は、第１の経路上のＮＡＮＤ回路Ｎｄ６とＮＡＮＤ回路Ｎｄ７とを経由しない。この信号は、ＮＡＮＤ回路Ｎｄ６とＮＡＮＤ回路Ｎｄ７とを迂回してＮＡＮＤ回路Ｎｄ８に到達する。上記の構成により、フィードフォワードループが形成される。つまり、非対称発振回路が構成される。
　ＮＡＮＤ回路Ｎｄ０～Ｎｄ８は、電流値と負荷（容量および抵抗）とに応じた遅延を入力信号に与える。ＮＡＮＤ回路Ｎｄ０～Ｎｄ７は、第１の入力端子の入力信号を遅延させることにより出力信号を生成する。ＮＡＮＤ回路Ｎｄ８は、第１の入力端子または第２の入力端子の入力信号を遅延させることにより出力信号を生成する。
　遅延回路１００ｃのｋ個の遅延ユニット（第２の遅延ユニット）のいずれか１つにクロック（第２のクロック）が入力される。例えば、ＮＡＮＤ回路Ｎｄ０にＮＡＮＤ回路Ｎｄ８からのクロックＣＫ８が入力される。遅延回路１００ｃは、複数のクロックＣＫ０～ＣＫ７（第２の遅延クロック）を生成する。クロックＣＫ０～ＣＫ８の位相は互いに異なる。遅延回路１００ｃからの複数のクロックＣＫ０～ＣＫ８は、複数のバッファＢＵＦ１を介して参照信号生成部１９に入力される。参照信号生成部１９は、複数のクロックＣＫ０～ＣＫ８に基づいて参照信号を生成する。
　これによって、複数のクロックＣＫ０～ＣＫ８の状態変化に基づいて参照信号が変化する。つまり、遅延回路１００ｃと参照信号生成部１９とが同期する。第１の実施形態で説明した理由と同様の理由により、ＡＤ変換精度が向上する。
　遅延回路１００ｃは、ｋ個の遅延ユニットが円環状に接続された円環遅延回路である。列遅延部２１ｃに入力されるクロック（第１のクロック）は、遅延回路１００ｃによって生成された複数のクロック（第２の遅延クロック）のいずれか１つである。図８では、ＮＡＮＤ回路Ｎｄ８から出力されたクロックＣＫ８は、バッファＢＵＦ２を介して、クロックＣＫ２Ｘとして出力される。クロックＣＫ２Ｘは、信号線２２に入力される。クロックＣＫ２Ｘは、信号線２２と複数の信号線２３とによって伝送され、複数の列遅延部２１ｃに入力される。
　図９は、スタートパルスＳｔａｒｔＰと、クロックＣＫ０～ＣＫ８との波形を示している。図９において、横方向は時間を示し、縦方向は電圧を示している。
　スタートパルスＳｔａｒｔＰの論理状態がＬ（Ｌｏｗ）状態からＨ（Ｈｉｇｈ）状態に変化することで、遅延回路１００ｃが遷移動作を開始する。この遷移動作では、遅延回路１００ｃを構成するそれぞれのＮＡＮＤ回路Ｎｄ０～Ｎｄ８が出力する信号の論理状態が順に変化する。例えば、クロックＣＫ０～ＣＫ８の周波数は２１６ＭＨｚである。
　列遅延部２１ｃとラッチ部１０８との構成について説明する。図１０は、列遅延部２１ｃとラッチ部１０８との構成を示している。列遅延部２１ｃは、信号を遅延させるｎ（ｎは２以上の整数）個の遅延ユニット（第１の遅延ユニット）が接続された遅延回路１１０ｃ（第１の遅延回路）を有する。図１０では、ｎ個の遅延ユニットは１６個の遅延ユニットＤＵ１～ＤＵ１６である。遅延ユニットＤＵ１～ＤＵ１６は、ＮＡＮＤ回路ＮＤ１ａ～ＮＤ１６ａのいずれか１つとＮＡＮＤ回路ＮＤ１ｂ～ＮＤ１６ｂのいずれか１つとを有する。ＮＡＮＤ回路ＮＤ１７ａが遅延ユニットＤＵ１６に接続されている。図１０では、一部の遅延ユニットは図示されていない。遅延ユニットの数は１６個に限らない。
　ＮＡＮＤ回路ＮＤ１ａ～ＮＤ１７ａとＮＡＮＤ回路ＮＤ１ｂ～ＮＤ１６ｂとは、第１の入力端子と、第２の入力端子と、出力端子とを有する。ＮＡＮＤ回路ＮＤ１ａの第１の入力端子にクロックＣＫ１Ｘが入力される。ＮＡＮＤ回路ＮＤ２ａ～ＮＤ１７ａとＮＡＮＤ回路ＮＤ１ｂ～ＮＤ１６ｂとの第１の入力端子はそれぞれ、前段のＮＡＮＤ回路の出力端子に接続されている。ＮＡＮＤ回路ＮＤ１ａ～ＮＤ１７ａとＮＡＮＤ回路ＮＤ１ｂ～ＮＤ１６ｂとの第２の入力端子に電源電圧ＶＤＤが与えられる。ＡＤ変換が行われる期間中、電源電圧ＶＤＤはハイレベルに設定される。ＮＡＮＤ回路ＮＤ１ａ～ＮＤ１７ａとＮＡＮＤ回路ＮＤ１ｂ～ＮＤ１６ｂとは、第１の入力端子に入力された信号を反転し、反転された信号を出力端子から出力する。
　ＮＡＮＤ回路ＮＤ１ｂ～ＮＤ１６ｂの出力端子から出力された信号は、クロックＤＥＯ１～ＤＥＯ１６として遅延回路１１０ｃから出力される。クロックＤＥＯ１～ＤＥＯ１６の位相は互いに異なる。クロックＤＥＯ９～ＤＥＯ１６は、バッファＢＵＦ３を介してラッチ部１０８に入力される。ＮＡＮＤ回路ＮＤ１７ａは、ＮＡＮＤ回路ＮＤ１６ｂの負荷を他のＮＡＮＤ回路と同一にするためにＮＡＮＤ回路ＮＤ１６ｂに接続されている。ＮＡＮＤ回路ＮＤ１７ａは、クロックｘＤＥＯ１７を出力する。
　ＮＡＮＤ回路ＮＤ１ａ～ＮＤ１７ａとＮＡＮＤ回路ＮＤ１ｂ～ＮＤ１６ｂとは、電流値と負荷（容量および抵抗）とに応じた遅延を入力信号に与える。ＮＡＮＤ回路ＮＤ１ａ～ＮＤ１７ａとＮＡＮＤ回路ＮＤ１ｂ～ＮＤ１６ｂとは、第１の入力端子の入力信号を遅延させることにより出力信号を生成する。
　複数の列遅延部２１ｃはさらに、クロックＣＫ２Ｘ（第１のクロック）を分周することにより基準クロック（クロックＣＫ１Ｘ）を生成する分周回路ＤＦＦ１を有する。図１０では、分周回路ＤＦＦ１は、Ｄフリップフロップで構成されている。分周回路ＤＦＦ１は、入力端子（Ｄ）と、クロック入力端子と、出力端子（Ｑ）と、反転出力端子（ＱＢ）とを有する。分周回路ＤＦＦ１のクロック入力端子にクロック生成部１８ｃからのクロックＣＫ２Ｘが入力される。分周回路ＤＦＦ１の反転出力端子（ＱＢ）は分周回路ＤＦＦ１の入力端子（Ｄ）に接続されている。分周回路ＤＦＦ１の出力端子（Ｑ）はＮＡＮＤ回路ＮＤ１ａの第１の入力端子に接続されている。分周回路ＤＦＦ１は、基準クロック（クロックＣＫ１Ｘ）を出力端子（Ｑ）から出力する。分周回路ＤＦＦ１の構成は、Ｄフリップフロップに限らない。
　分周回路ＤＦＦ１は、クロック入力端子に入力されるクロックＣＫ２Ｘの立上りと立下りとのいずれか１つのタイミングでクロックＣＫ１Ｘの状態を変化させる。クロックＣＫ２Ｘのデューティーが５０％でない場合、クロックＣＫ２ＸがＨ状態である期間と、クロックＣＫ２ＸがＬ状態である期間との長さが異なる。しかし、クロックＣＫ２Ｘの１周期の長さがほぼ一定であれば、クロックＣＫ１Ｘの状態は一定の間隔で変化する。このため、クロックＣＫ１Ｘのデューティーはほぼ５０％である。つまり、クロックＣＫ１ＸがＨ状態である期間と、クロックＣＫ１ＸがＬ状態である期間との長さがほぼ等しい。これにより、ＡＤ変換が高精度に行われる。
　遅延回路１１０ｃのｎ個の遅延ユニットＤＵ１～ＤＵ１６（第１の遅延ユニット）のいずれか１つに、クロックＣＫ２Ｘ（第１のクロック）に基づく基準クロック（クロックＣＫ１Ｘ）が入力される。遅延回路１１０ｃは、複数のクロックＤＥＯ１～ＤＥＯ１６（第１の遅延クロック）を生成する。
　遅延回路１１０ｃのｎ個の遅延ユニットＤＵ１～ＤＵ１６（第１の遅延ユニット）のそれぞれは第１の論理回路（ＮＡＮＤ回路ＮＤ１ａ～ＮＤ１６ａおよびＮＡＮＤ回路ＮＤ１ｂ～ＮＤ１６ｂ）を有する。クロック生成部１８ｃのｋ個の遅延ユニット（第２の遅延ユニット）のそれぞれは第２の論理回路（ＮＡＮＤ回路Ｎｄ０～Ｎｄ８）を有する。第１の論理回路と第２の論理回路とは、信号に同一量の遅延を与える。例えば、ＮＡＮＤ回路ＮＤ１ａ～ＮＤ１６ａとＮＡＮＤ回路ＮＤ１ｂ～ＮＤ１６ｂとのそれぞれと、ＮＡＮＤ回路Ｎｄ０～Ｎｄ８のそれぞれとは、信号に同一量の遅延を与える。このため、ＡＤ変換が高精度に行われる。
　ラッチ部１０８は、ラッチされるクロックを除いて、図４に示すラッチ部１０８と同様である。ラッチ部１０８は、複数のラッチ回路Ｌ１～Ｌ８を有する。図１０では、一部のラッチ回路は図示されていない。複数のラッチ回路Ｌ１～Ｌ８は制御信号ＣＯの状態変化に基づいて複数のクロックＤＥＯ９～ＤＥＯ１６をラッチする。１つのラッチ回路が１つのクロックをラッチする。つまり、複数のラッチ回路Ｌ１～Ｌ８のそれぞれは、複数のクロックＤＥＯ９～ＤＥＯ１６のいずれか１つをラッチする。ラッチ回路の数は８個に限らない。
　ラッチ回路Ｌ８はカウント部１０１に接続されている。ラッチ回路Ｌ８に入力されるクロックＤＥＯ１６は、カウント部１０１に出力される。カウント部１０１は、クロックＤＥＯ１６をカウントする。カウント部１０１に出力されるクロックは他のクロックであってもよい。カウント部１０１は、基準クロックであるクロックＣＫ１Ｘをカウントしてもよい。つまり、カウント部１０１は、基準クロックに基づくカウントクロック、または複数のクロックＤＥＯ９～ＤＥＯ１６のいずれか１つに基づくカウントクロックをカウントする。
　エンコード部１０６ｃの動作について説明する。図１１は、クロックＣＫ２Ｘと、クロックＣＫ１Ｘと、クロックＤＥＯ１～ＤＥＯ１６と、クロックｘＤＥＯ１７との波形を示している。図１１において、横方向は時間を示し、縦方向は電圧を示している。
　図１１では、クロックＤＥＯ１～ＤＥＯ１６は、所定の時間間隔で順に立ち下がる（Ｈ状態からＬ状態に変化する）信号群を構成する。図１１に示すように、クロックＤＥＯ１がＨ状態からＬ状態に変化してから所定の時間（遅延ユニットＤＵ１～ＤＵ８の１つ分の遅延時間に相当）が経過した後、クロックＤＥＯ２がＨ状態からＬ状態に変化する。クロックＤＥＯ２がＨ状態からＬ状態に変化してから所定の時間が経過した後、クロックＤＥＯ３がＨ状態からＬ状態に変化する。以降、同様に、クロックＤＥＯ４～ＤＥＯ１６が順次Ｈ状態からＬ状態に変化する。
　例えば、図１１に示すように、複数のクロックＤＥＯ１～ＤＥＯ１６の状態（複数のクロックＤＥＯ１～ＤＥＯ１６のそれぞれの論理状態の組合せ）は、状態０～１５である。クロックＣＫ１Ｘのデューティーはほぼ５０％であるため、複数のクロックＤＥＯ１～ＤＥＯ１６のデューティーはほぼ５０％である。これにより、複数のクロックＤＥＯ１～ＤＥＯ１６の半分の状態変化のタイミングは、残りの半分の状態変化のタイミングと同等である。例えば、クロックＤＥＯ１の状態変化のタイミングは、クロックＤＥＯ９の状態変化のタイミングと同等である。クロックＤＥＯ１は、クロックＤＥＯ９を反転した信号である。エンコードに必要なクロックＤＥＯ１～ＤＥＯ８は、クロックＤＥＯ９～ＤＥＯ１６から生成することが可能である。このため、ラッチ部１０８は、クロックＤＥＯ９～ＤＥＯ１６のみをラッチする。つまり、ラッチ部１０８がより小型になる。
　カウント部１０１がクロックＤＥＯ１６の立下りエッジでカウントを行う場合、カウント部１０１が１カウントを行う期間（クロックＤＥＯ１６の立下りエッジから次の立下りエッジまでの期間）を１６等分した各期間における複数のクロックＤＥＯ１～ＤＥＯ１６の論理状態の組合せが状態０～１５に対応する。状態０～１５は、エンコード結果であるエンコード値０～１５に対応する。
　ラッチ部１０８にラッチされた複数のクロックＤＥＯ９～ＤＥＯ１６で構成された信号群（信号列）において、連続する２つのクロックの論理状態が順次検出される。連続する２つのクロックの論理状態が所定の状態（サーモメータコード）であることが検出された場合、その状態が検出された位置に応じて複数のクロックＤＥＯ１～ＤＥＯ１６の状態が判定される。
　例えば、図１１に示す信号群の下から上に向かって、連続する２つのクロックの論理状態が順次検出される。状態９～１５の場合、信号群において、連続する２つのクロックの間で論理状態がＨ状態からＬ状態に変化している。状態８の場合、信号群において、全てのクロックＤＥＯ９～ＤＥＯ１６の論理状態がＨ状態である。任意の連続する２つのクロックの論理状態がＨ状態である状態は状態８のみである。第３の実施形態では、クロックＤＥＯ９とクロックＤＥＯ１６との両方がＨ状態であることが検出されたとき、複数のクロックＤＥＯ１～ＤＥＯ１６の状態が状態８であると判定される。状態１～７の場合、信号群において、連続する２つのクロックの間で論理状態がＬ状態からＨ状態に変化している。状態０の場合、信号群において、全てのクロックＤＥＯ９～ＤＥＯ１６の論理状態がＬ状態である。第３の実施形態では、状態１～１５が検出されなかったとき、複数のクロックＤＥＯ１～ＤＥＯ１６の状態が状態０であると判定される。
　具体的には、エンコード部１０６ｃは、以下のステップ（１）からステップ（１５）の処理を時系列で実施することによりエンコードを行う。
（ステップ（１））・・・状態１５に関する判定
　クロックＤＥＯ１６とクロックＤＥＯ１５との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数のクロックＤＥＯ１～ＤＥＯ１６の状態は状態１５であると判定される。
（ステップ（２））・・・状態１４に関する判定
　クロックＤＥＯ１５とクロックＤＥＯ１４との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数のクロックＤＥＯ１～ＤＥＯ１６の状態は状態１４であると判定される。
（ステップ（３））・・・状態１３に関する判定
　クロックＤＥＯ１４とクロックＤＥＯ１３との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数のクロックＤＥＯ１～ＤＥＯ１６の状態は状態１３であると判定される。
（ステップ（４））・・・状態１２に関する判定
　クロックＤＥＯ１３とクロックＤＥＯ１２との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数のクロックＤＥＯ１～ＤＥＯ１６の状態は状態１２であると判定される。
（ステップ（５））・・・状態１１に関する判定
　クロックＤＥＯ１２とクロックＤＥＯ１１との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数のクロックＤＥＯ１～ＤＥＯ１６の状態は状態１１であると判定される。
（ステップ（６））・・・状態１０に関する判定
　クロックＤＥＯ１１とクロックＤＥＯ１０との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数のクロックＤＥＯ１～ＤＥＯ１６の状態は状態１０であると判定される。
（ステップ（７））・・・状態９に関する判定
　クロックＤＥＯ１０とクロックＤＥＯ９との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数のクロックＤＥＯ１～ＤＥＯ１６の状態は状態９であると判定される。
（ステップ（８））・・・状態８に関する判定
　クロックＤＥＯ９とクロックＤＥＯ１６との論理状態が比較される。この位置にサーモメータコード“１１”がある場合、複数のクロックＤＥＯ１～ＤＥＯ１６の状態は状態８であると判定される。
（ステップ（９））・・・状態７に関する判定
　クロックＤＥＯ１６とクロックＤＥＯ１５との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数のクロックＤＥＯ１～ＤＥＯ１６の状態は状態７であると判定される。
（ステップ（１０））・・・状態６に関する判定
　クロックＤＥＯ１５とクロックＤＥＯ１４との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数のクロックＤＥＯ１～ＤＥＯ１６の状態は状態６であると判定される。
（ステップ（１１））・・・状態５に関する判定
　クロックＤＥＯ１４とクロックＤＥＯ１３との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数のクロックＤＥＯ１～ＤＥＯ１６の状態は状態５であると判定される。
（ステップ（１２））・・・状態４に関する判定
　クロックＤＥＯ１３とクロックＤＥＯ１２との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数のクロックＤＥＯ１～ＤＥＯ１６の状態は状態４であると判定される。
（ステップ（１３））・・・状態３に関する判定
　クロックＤＥＯ１２とクロックＤＥＯ１１との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数のクロックＤＥＯ１～ＤＥＯ１６の状態は状態３であると判定される。
（ステップ（１４））・・・状態２に関する判定
　クロックＤＥＯ１１とクロックＤＥＯ１０との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数のクロックＤＥＯ１～ＤＥＯ１６の状態は状態２であると判定される。
（ステップ（１５））・・・状態１に関する判定
　クロックＤＥＯ１０とクロックＤＥＯ９との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数のクロックＤＥＯ１～ＤＥＯ１６の状態は状態１であると判定される。
　ステップ（１）からステップ（１５）において、複数のクロックＤＥＯ１～ＤＥＯ１６の状態が状態１から状態１５のいずれでもないと判定された場合、複数のクロックＤＥＯ１～ＤＥＯ１６の状態は状態０である。このため、状態０に関する判定は必要ない。上記のエンコード方法は一例である。エンコード部１０６ｃは、上記のエンコード方法以外の方法によりエンコードを行ってもよい。
　リピータ２４ｃによる効果について説明する。リピータ２４ｃは、信号線２２によって伝送されるクロックＣＫ２Ｘを反転する。このため、第１の列遅延部に入力されるクロックＣＫ２Ｘと、第２の列遅延部に入力されるクロックＣＫ２Ｘとの位相が異なる。この結果、多数のラッチ回路が同時に動作することによる電力の集中が低減される。以下では、電力集中の低減について説明する。
　ＡＤ変換が開始された直後、ラッチ部１０８を構成するラッチ回路Ｌ１～Ｌ７は休止している。このとき、ラッチ回路Ｌ１～Ｌ７の内部の信号はＬ状態である。ラッチ回路Ｌ１～Ｌ７が有効になったとき、ラッチ回路Ｌ１～Ｌ７に入力される信号の状態に応じて、ラッチ回路Ｌ１～Ｌ７の内部の信号の状態が変化しうる。例えば、図１１の状態８が示すように、複数のクロックＤＥＯ１０～ＤＥＯ１６の全てがＨ状態である場合がある。このため、制御信号ＣＯの状態が変化することによりラッチ回路Ｌ１～Ｌ７が有効になったとき、ラッチ回路Ｌ１～Ｌ７に入力される複数のクロックＤＥＯ１０～ＤＥＯ１５の全てがＨ状態でありうる。この結果、ラッチ回路Ｌ１～Ｌ７の内部の信号がＬ状態からＨ状態に変化する。ラッチ回路Ｌ１～Ｌ７の内部の信号がＬ状態からＨ状態に変化するとき、ラッチ回路Ｌ１～Ｌ７の内部を貫通電流が流れる。多数の列で制御信号ＣＯの状態がほぼ同時に変化した場合、多数のラッチ回路Ｌ１～Ｌ７の内部を貫通電流が流れることにより、電力が集中する。
　第３の実施形態では、第１の列遅延部に入力されるクロックＣＫ２Ｘと、第２の列遅延部に入力されるクロックＣＫ２Ｘとの位相が異なる。第１の列遅延部から出力された複数のクロックＤＥＯ１０～ＤＥＯ１６の全ての状態がＨ状態である場合、第２の列遅延部から出力された複数のクロックＤＥＯ１０～ＤＥＯ１６の全ての状態がＬ状態である。この状態では、第２の列遅延部に対応するラッチ回路Ｌ１～Ｌ７が有効になったとき、ラッチ回路Ｌ１～Ｌ７の内部の信号は変化しない。したがって、内部の信号の状態が変化するラッチ回路の数が低減する。つまり、電力の集中が低減される。
　リピータ２４ｃの代わりに、図１に示す撮像装置１ａにおけるリピータ２４ａが設けられてもよい。第１の列遅延部の分周回路ＤＦＦ１と第２の列遅延部の分周回路ＤＦＦ１とがクロックＣＫ２Ｘの異なるエッジに基づくタイミングに同期してクロックＣＫ１Ｘを生成してもよい。例えば、第１の列遅延部の分周回路ＤＦＦ１がクロックＣＫ２Ｘの立上りエッジに基づくタイミングに同期してクロックＣＫ１Ｘを生成し、第２の列遅延部の分周回路ＤＦＦ１がクロックＣＫ２Ｘの立下りエッジに基づくタイミングに同期してクロックＣＫ１Ｘを生成してもよい。さらに、第１の列遅延部の分周回路ＤＦＦ１が出力端子ＱＢの出力信号に基づいてクロックＣＫ１Ｘを生成し、かつ、第２の列遅延部の分周回路ＤＦＦ１が出力端子Ｑの出力信号に基づいてクロックＣＫ１Ｘを生成してもよい。これにより、第１の列遅延部に入力されるクロックＣＫ２Ｘと、第２の列遅延部に入力されるクロックＣＫ２Ｘとの位相が異なる。したがって、上記の説明のように、電力の集中が低減される。
　本発明の各態様の撮像装置は、垂直選択部１２と、水平選択部１４と、出力部１７と、クロック生成部１８ｃと、制御部２０と、信号線２２と、信号線２３と、リピータ２４ｃとの少なくとも１つに対応する構成を有していなくてもよい。本発明の各態様の撮像装置が有する列ＡＤ変換部は、ラッチ制御部１０２とエンコード部１０６ｃとの少なくとも１つに対応する構成を有していなくてもよい。本発明の各態様の撮像装置が有する列遅延部は、分周回路ＤＦＦ１に対応する構成を有していなくてもよい。
　第３の実施形態では、遅延回路１１０ｃのｎ個の遅延ユニットＤＵ１～ＤＵ１６のそれぞれは第１の論理回路を有する。クロック生成部１８ｃのｋ個の遅延ユニットのそれぞれは第２の論理回路を有する。第１の論理回路と第２の論理回路とは、信号に同一量の遅延を与える。このため、ＡＤ変換が高精度に行われる。
　第３の実施形態では、複数の列遅延部２１ｃは、クロック生成部１８ｃからのクロックＣＫ２Ｘを分周することによりクロックＣＫ１Ｘを生成する分周回路ＤＦＦ１を有する。このため、ＡＤ変換が高精度に行われる。
　第３の実施形態では、複数のリピータ２４ｃは、クロック生成部１８ｃからのクロックＣＫ２Ｘを反転する。複数の列遅延部２１ｃは、少なくとも１つの第１の列遅延部と、第１の列遅延部と異なる少なくとも１つの第２の列遅延部とを含む。第１の列遅延部に入力されるクロックＣＫ２Ｘは、第２の列遅延部に入力されるクロックＣＫ２Ｘを反転した信号である。このため、電力の集中が低減される。
　（第４の実施形態）
　図１２は、本発明の第４の実施形態の撮像装置１ｄの構成を示している。図１２に示すように、撮像装置１ｄは、撮像部２と、垂直選択部１２と、水平選択部１４と、カラム処理部１５ｄと、出力部１７と、クロック生成部１８ｃと、参照信号生成部１９と、制御部２０と、複数の列遅延部２１ｄとを有する。撮像装置１ｄは、信号線２２（第１の信号線）と、複数の信号線２３（第２の信号線）と、複数のリピータ２４ｃとをさらに有する。
　図１２に示す構成について、図７に示す構成と異なる点を説明する。撮像装置１ｄでは、図７に示す撮像装置１ｃにおける列遅延部２１ｃが列遅延部２１ｄに変更されている。列遅延部２１ｄの構成については後述する。
　撮像装置１ｄでは、図７に示す撮像装置１ｃにおけるカラム処理部１５ｃがカラム処理部１５ｄに変更されている。カラム処理部１５ｄは、複数の列ＡＤ変換部１６ｄを有する。列ＡＤ変換部１６ｄは、カウント部１０１と、ラッチ制御部１０２と、エンコード部１０６ｄと、ラッチ部１０８と、比較部１０９とを有する。
　撮像装置１ｄでは、図７に示す撮像装置１ｃにおけるエンコード部１０６ｃがエンコード部１０６ｄに変更されている。エンコード部１０６ｄは、エンコード部１０６ｃが行うエンコードの方法と異なる方法により、ラッチ部１０８にラッチされた複数のクロックの状態をエンコードする。
　上記以外の点については、図１２に示す構成は図７に示す構成と同様である。
　列遅延部２１ｄとラッチ部１０８との構成について説明する。図１３は、列遅延部２１ｄとラッチ部１０８との構成を示している。列遅延部２１ｄは、信号を遅延させるｎ（ｎは２以上の整数）個の遅延ユニット（第１の遅延ユニット）が接続された遅延回路１１０ｄ（第１の遅延回路）を有する。図１３では、ｎ個の遅延ユニットは８個の遅延ユニットＤＵ１～ＤＵ８である。遅延ユニットＤＵ１～ＤＵ８は、ＮＡＮＤ回路ＮＤ１ａ～ＮＤ８ａのいずれか１つとＮＡＮＤ回路ＮＤ１ｂ～ＮＤ８ｂのいずれか１つとを有する。ＮＡＮＤ回路ＮＤ９ａが遅延ユニットＤＵ８に接続されている。図１３では、一部の遅延ユニットは図示されていない。遅延ユニットの数は８個に限らない。遅延ユニットＤＵ１～ＤＵ８は、図４に示す遅延ユニットＤＵ１～ＤＵ８と同様である。
　複数の列遅延部２１ｄはさらに、分周回路ＤＦＦ１を有する。分周回路ＤＦＦ１は、図１０に示す分周回路ＤＦＦ１と同様である。
　ラッチ部１０８は、図４に示すラッチ部１０８と同様である。
　列遅延部２１ｄでは、図１０に示す列遅延部２１ｃと比較して、遅延回路を構成する遅延ユニットの数が少ない。このため、列遅延部２１ｄがより小型になる。
　エンコード部１０６ｄの動作について説明する。図１４は、クロックＣＫ２Ｘと、クロックＣＫ１Ｘと、クロックＤＥＯ１～ＤＥＯ８と、クロックｘＤＥＯ９との波形を示している。図１４において、横方向は時間を示し、縦方向は電圧を示している。
　図１４では、クロックＤＥＯ１～ＤＥＯ８は、所定の時間間隔で順に立ち下がる（Ｈ状態からＬ状態に変化する）信号群を構成する。図１４に示すように、クロックＤＥＯ１がＨ状態からＬ状態に変化してから所定の時間（遅延ユニットＤＵ１～ＤＵ８の１つ分の遅延時間に相当）が経過した後、クロックＤＥＯ２がＨ状態からＬ状態に変化する。クロックＤＥＯ２がＨ状態からＬ状態に変化してから所定の時間が経過した後、クロックＤＥＯ３がＨ状態からＬ状態に変化する。以降、同様に、クロックＤＥＯ４～ＤＥＯ８が順次Ｈ状態からＬ状態に変化する。
　例えば、図１４に示すように、複数のクロックＤＥＯ１～ＤＥＯ８の状態（複数のクロックＤＥＯ１～ＤＥＯ８のそれぞれの論理状態の組合せ）は、状態０～１５である。クロックＣＫ１Ｘのデューティーはほぼ５０％であるため、複数のクロックＤＥＯ１～ＤＥＯ８のデューティーはほぼ５０％である。第３の実施形態で説明した理由と同様の理由により、８つのクロックＤＥＯ１～ＤＥＯ８から１５個の状態を検出することが可能である。
　カウント部１０１がクロックＤＥＯ８の立下りエッジでカウントを行う場合、カウント部１０１が１カウントを行う期間（クロックＤＥＯ８の立下りエッジから次の立下りエッジまでの期間）を１６等分した各期間における複数のクロックＤＥＯ１～ＤＥＯ８の論理状態の組合せが状態０～１５に対応する。状態０～１５は、エンコード結果であるエンコード値０～１５に対応する。
　ラッチ部１０８にラッチされた複数のクロックＤＥＯ１～ＤＥＯ８で構成された信号群（信号列）において、連続する２つのクロックの論理状態が順次検出される。連続する２つのクロックの論理状態が所定の状態（サーモメータコード）であることが検出された場合、その状態が検出された位置に応じて複数のクロックＤＥＯ１～ＤＥＯ８の状態が判定される。
　例えば、図１４に示す信号群の下から上に向かって、連続する２つのクロックの論理状態が順次検出される。状態９～１５の場合、信号群において、連続する２つのクロックの間で論理状態がＨ状態からＬ状態に変化している。状態８の場合、信号群において、全てのクロックＤＥＯ１～ＤＥＯ８の論理状態がＨ状態である。任意の連続する２つのクロックの論理状態がＨ状態である状態は状態８のみである。第４の実施形態では、クロックＤＥＯ１とクロックＤＥＯ８との両方がＨ状態であることが検出されたとき、複数のクロックＤＥＯ１～ＤＥＯ８の状態が状態８であると判定される。状態１～７の場合、信号群において、連続する２つのクロックの間で論理状態がＬ状態からＨ状態に変化している。状態０の場合、信号群において、全てのクロックＤＥＯ１～ＤＥＯ８の論理状態がＬ状態である。第４の実施形態では、状態１～１５が検出されなかったとき、複数のクロックＤＥＯ１～ＤＥＯ８の状態が状態０であると判定される。
　具体的には、エンコード部１０６ｄは、以下のステップ（１）からステップ（１５）の処理を時系列で実施することによりエンコードを行う。
（ステップ（１））・・・状態１５に関する判定
　クロックＤＥＯ８とクロックＤＥＯ７との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数のクロックＤＥＯ１～ＤＥＯ８の状態は状態１５であると判定される。
（ステップ（２））・・・状態１４に関する判定
　クロックＤＥＯ７とクロックＤＥＯ６との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数のクロックＤＥＯ１～ＤＥＯ８の状態は状態１４であると判定される。
（ステップ（３））・・・状態１３に関する判定
　クロックＤＥＯ６とクロックＤＥＯ５との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数のクロックＤＥＯ１～ＤＥＯ８の状態は状態１３であると判定される。
（ステップ（４））・・・状態１２に関する判定
　クロックＤＥＯ５とクロックＤＥＯ４との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数のクロックＤＥＯ１～ＤＥＯ８の状態は状態１２であると判定される。
（ステップ（５））・・・状態１１に関する判定
　クロックＤＥＯ４とクロックＤＥＯ３との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数のクロックＤＥＯ１～ＤＥＯ８の状態は状態１１であると判定される。
（ステップ（６））・・・状態１０に関する判定
　クロックＤＥＯ３とクロックＤＥＯ２との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数のクロックＤＥＯ１～ＤＥＯ８の状態は状態１０であると判定される。
（ステップ（７））・・・状態９に関する判定
　クロックＤＥＯ２とクロックＤＥＯ１との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数のクロックＤＥＯ１～ＤＥＯ８の状態は状態９であると判定される。
（ステップ（８））・・・状態８に関する判定
　クロックＤＥＯ１とクロックＤＥＯ８との論理状態が比較される。この位置にサーモメータコード“１１”がある場合、複数のクロックＤＥＯ１～ＤＥＯ８の状態は状態８であると判定される。
（ステップ（９））・・・状態７に関する判定
　クロックＤＥＯ８とクロックＤＥＯ７との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数のクロックＤＥＯ１～ＤＥＯ８の状態は状態７であると判定される。
（ステップ（１０））・・・状態６に関する判定
　クロックＤＥＯ７とクロックＤＥＯ６との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数のクロックＤＥＯ１～ＤＥＯ８の状態は状態６であると判定される。
（ステップ（１１））・・・状態５に関する判定
　クロックＤＥＯ６とクロックＤＥＯ５との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数のクロックＤＥＯ１～ＤＥＯ８の状態は状態５であると判定される。
（ステップ（１２））・・・状態４に関する判定
　クロックＤＥＯ５とクロックＤＥＯ４との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数のクロックＤＥＯ１～ＤＥＯ８の状態は状態４であると判定される。
（ステップ（１３））・・・状態３に関する判定
　クロックＤＥＯ４とクロックＤＥＯ３との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数のクロックＤＥＯ１～ＤＥＯ８の状態は状態３であると判定される。
（ステップ（１４））・・・状態２に関する判定
　クロックＤＥＯ３とクロックＤＥＯ２との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数のクロックＤＥＯ１～ＤＥＯ８の状態は状態２であると判定される。
（ステップ（１５））・・・状態１に関する判定
　クロックＤＥＯ２とクロックＤＥＯ１との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数のクロックＤＥＯ１～ＤＥＯ８の状態は状態１であると判定される。
　ステップ（１）からステップ（１５）において、複数のクロックＤＥＯ１～ＤＥＯ８の状態が状態１から状態１５のいずれでもないと判定された場合、複数のクロックＤＥＯ１～ＤＥＯ８の状態は状態０である。このため、状態０に関する判定は必要ない。上記のエンコード方法は一例である。エンコード部１０６ｄは、上記のエンコード方法以外の方法によりエンコードを行ってもよい。
　本発明の各態様の撮像装置は、垂直選択部１２と、水平選択部１４と、出力部１７と、クロック生成部１８ｃと、制御部２０と、信号線２２と、信号線２３と、リピータ２４ｃとの少なくとも１つに対応する構成を有していなくてもよい。本発明の各態様の撮像装置が有する列ＡＤ変換部は、ラッチ制御部１０２とエンコード部１０６ｄとの少なくとも１つに対応する構成を有していなくてもよい。本発明の各態様の撮像装置が有する列遅延部は、分周回路ＤＦＦ１に対応する構成を有していなくてもよい。
　第４の実施形態では、遅延回路１１０ｃのｎ個の遅延ユニットＤＵ１～ＤＵ１６のそれぞれは第１の論理回路を有する。クロック生成部１８ｃのｋ個の遅延ユニットのそれぞれは第２の論理回路を有する。第１の論理回路と第２の論理回路とは、信号に同一量の遅延を与える。このため、ＡＤ変換が高精度に行われる。
　第４の実施形態では、複数の列遅延部２１ｄは、クロック生成部１８ｃからのクロックＣＫ２Ｘを分周することによりクロックＣＫ１Ｘを生成する分周回路ＤＦＦ１を有する。このため、ＡＤ変換が高精度に行われる。
　第４の実施形態では、複数のリピータ２４ｃは、クロック生成部１８ｃからのクロックＣＫ２Ｘを反転する。複数の列遅延部２１ｃは、少なくとも１つの第１の列遅延部と、第１の列遅延部と異なる少なくとも１つの第２の列遅延部とを含む。第１の列遅延部に入力されるクロックＣＫ２Ｘは、第２の列遅延部に入力されるクロックＣＫ２Ｘを反転した信号である。このため、電力の集中が低減される。
　第４の実施形態では、列遅延部２１ｄのｎ個の遅延ユニットＤＵ１～ＤＵ８の数と、ラッチ部１０８の複数のラッチ回路Ｌ１～Ｌ８の数とが同一であり、かつ、エンコード部１０６ｄが、複数のラッチ回路Ｌ１～Ｌ８の数よりも多い数の状態をエンコードする。このため、列遅延部２１ｄがより小型になる。
（第５の実施形態）
　図１５は、第１から第４の実施形態のいずれか１つの撮像装置１を適用した撮像システムの一例であるデジタルカメラ２００の構成を示している。撮像システムは、撮像機能を有する電子機器であればよい。例えば、撮像システムは、デジタルビデオカメラまたは内視鏡であってもよい。図１５に示すように、デジタルカメラ２００は、撮像装置１と、レンズ部２０１と、レンズ制御装置２０２と、駆動回路２０４と、メモリ２０５と、信号処理回路２０６と、記録装置２０７と、制御装置２０８と、表示装置２０９とを有する。
　レンズ部２０１は、ズームレンズとフォーカスレンズとを有する。レンズ部２０１は、被写体からの光に基づく被写体像を撮像装置１の受光面に形成する。レンズ制御装置２０２は、レンズ部２０１のズーム、フォーカス、および絞りなどを制御する。レンズ部２０１を介して取り込まれた光は撮像装置１の受光面で結像される。撮像装置１は、受光面に結像された被写体像をデジタルデータすなわち画像データに変換して画像データを出力する。
　駆動回路２０４は、撮像装置１を駆動し、その動作を制御する。メモリ２０５は、画像データを一時的に記憶する。信号処理回路２０６は、撮像装置１から出力された画像データに対して、予め定められた処理を行う。信号処理回路２０６によって行われる処理は、画像データの各種の補正および画像データの圧縮などである。
　記録装置２０７は、画像データの記録または読み出しを行うための半導体メモリなどを有する。記録装置２０７は、デジタルカメラ２００に対して着脱可能である。表示装置２０９は、動画像（ライブビュー画像）の表示、静止画像の表示、およびデジタルカメラ２００の状態の表示などを行う。
　制御装置２０８は、デジタルカメラ２００全体の制御を行う。制御装置２０８の動作は、デジタルカメラ２００に内蔵されたＲＯＭに格納されているプログラムに規定されている。制御装置２０８は、このプログラムを読み出して、プログラムが規定する内容に従って、各種の制御を行う。
　本発明の各態様の撮像システムは、撮像装置１以外の構成に対応する構成を有していなくてもよい。
　第５の実施形態によれば、撮像装置１を有する撮像システム（デジタルカメラ２００）が構成される。したがって、ＡＤ変換精度が向上する。
　以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
　本発明の各実施形態によれば、複数の列遅延部のそれぞれは、２個以上かつｍ個未満の列ＡＤ変換部に対応して配置されている。任意の列遅延部によって生成された複数の第１の遅延クロックはｍ個の列ＡＤ変換部の一部のラッチ部によってラッチされる。このため、複数の第１の遅延クロックの伝送距離が短くなりうる。この結果、ＡＤ変換精度が向上する。
　１，１ａ，１ｂ，１ｃ，１ｄ，１００１　撮像装置
　２，１００２　撮像部
　３，１００３　単位画素
　１２，１０１２　垂直選択部
　１４，１０１４　水平選択部
　１５ａ，１５ｂ，１５ｃ，１５ｄ，１０１５　カラム処理部
　１６ａ，１６ｂ，１６ｃ，１６ｄ，１０１６　列ＡＤ変換部
　１７，１０１７　出力部
　１８ａ，１８ｃ，１０１８　クロック生成部
　１９，１０１９　参照信号生成部
　２０，１０２０　制御部
　２１ａ，２１ｃ，２１ｄ　列遅延部
　２２，２３　信号線
　２４ａ，２４ｃ　リピータ
　１００ａ，１００ｃ，１１０ａ，１１０ｃ，１１０ｄ，１１００　遅延回路
　１０１，１１０１　カウント部
　１０２　ラッチ制御部
　１０６ａ，１０６ｃ，１０６ｄ，１１０６　エンコード部
　１０８，１１０８　ラッチ部
　１０９，１１０９　比較部
　２０１　レンズ部
　２０２　レンズ制御装置
　２０４　駆動回路
　２０５　メモリ
　２０６　信号処理回路
　２０７　記録装置
　２０８　制御装置
　２０９　表示装置

Claims (9)

  1. 　行列状に配置された複数の画素を有し、前記複数の画素は画素信号を出力する撮像部と、
    　時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、
    　前記複数の画素の配列の１列毎または複数列毎にそれぞれが配置されたｍ（ｍは２以上の整数）個の列ＡＤ変換部と、
    　２個以上かつ前記ｍ個未満の前記列ＡＤ変換部に対応してそれぞれが配置された複数の列遅延部と、
    　を有し、
    　前記複数の列遅延部は、信号を遅延させるｎ（ｎは２以上の整数）個の第１の遅延ユニットが接続された第１の遅延回路を有し、前記ｎ個の第１の遅延ユニットのいずれか１つに、第１のクロックに基づく基準クロックが入力され、前記第１の遅延回路は、複数の第１の遅延クロックを生成し、
    　前記列ＡＤ変換部は、
    　前記画素信号と前記参照信号とを比較し、比較結果に応じた制御信号を出力する比較部と、
    　複数のラッチ回路を有し、前記複数のラッチ回路は前記制御信号の状態変化に基づいて前記複数の第１の遅延クロックをラッチするラッチ部と、
    　前記基準クロックに基づくカウントクロック、または前記複数の第１の遅延クロックのいずれか１つに基づくカウントクロックをカウントするカウント部と、
    　を有する撮像装置。
  2. 　前記複数のラッチ回路は、少なくとも１つの第１のラッチ回路と、前記第１のラッチ回路と異なる少なくとも１つの第２のラッチ回路とを含み、前記第１のラッチ回路が有効になった後、前記制御信号の前記状態変化に基づく第１のタイミングで前記第２のラッチ回路が有効になり、前記複数のラッチ回路は、前記第１のタイミングよりも後の第２のタイミングで前記複数の第１の遅延クロックをラッチする請求項１に記載の撮像装置。
  3. 　信号を遅延させるｋ（ｋは２以上の整数）個の第２の遅延ユニットが接続された第２の遅延回路を有し、前記ｋ個の第２の遅延ユニットのいずれか１つに第２のクロックが入力され、前記第２の遅延回路は、複数の第２の遅延クロックを生成するクロック生成部をさらに有し、
    　前記参照信号生成部は、前記複数の第２の遅延クロックに基づいて前記参照信号を生成する
    　請求項１または請求項２に記載の撮像装置。
  4. 　前記ｎ個の第１の遅延ユニットのそれぞれは第１の論理回路を有し、前記ｋ個の第２の遅延ユニットのそれぞれは第２の論理回路を有し、前記第１の論理回路と前記第２の論理回路とは、信号に同一量の遅延を与える請求項３に記載の撮像装置。
  5. 　前記第２の遅延回路は、前記ｋ個の第２の遅延ユニットが円環状に接続された円環遅延回路であり、
    　前記第１のクロックは、前記複数の第２の遅延クロックのいずれか１つである
    　請求項３または請求項４に記載の撮像装置。
  6. 　前記複数の列遅延部はさらに、前記第１のクロックを分周することにより前記基準クロックを生成する分周回路を有する請求項１から請求項５のいずれか１つに記載の撮像装置。
  7. 　前記第１のクロックを伝送する第１の信号線と、
    　前記第１の信号線に接続された複数の第２の信号線と、
    　前記第１の信号線の途中に配置された複数のリピータと、
    　をさらに有し、
    　前記複数の列遅延部のそれぞれは、前記複数の第２の信号線のいずれか１つに接続されている
    　請求項１から請求項６のいずれか１つに記載の撮像装置。
  8. 　前記複数のリピータは、前記第１のクロックを反転し、
    　前記複数の列遅延部は、少なくとも１つの第１の列遅延部と、前記第１の列遅延部と異なる少なくとも１つの第２の列遅延部とを含み、前記第１の列遅延部に入力される前記第１のクロックは、前記第２の列遅延部に入力される前記第１のクロックを反転した信号である
    　請求項７に記載の撮像装置。
  9. 　請求項１に記載の撮像装置を有する撮像システム。
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