KR102114906B1 - 디지털 카운터 - Google Patents

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KR102114906B1
KR102114906B1 KR1020140110758A KR20140110758A KR102114906B1 KR 102114906 B1 KR102114906 B1 KR 102114906B1 KR 1020140110758 A KR1020140110758 A KR 1020140110758A KR 20140110758 A KR20140110758 A KR 20140110758A KR 102114906 B1 KR102114906 B1 KR 102114906B1
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최병덕
김종석
이돈구
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에스케이하이닉스 주식회사
한양대학교 산학협력단
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters

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  • Manipulation Of Pulses (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명은 제1 클럭 신호에 응답하여 일정한 레벨의 제1 비트 신호를 출력하는 제1 카운트 유닛; 제2 클럭 신호에 응답하여 일정한 레벨의 제2 비트 신호를 출력하는 제2 카운트 유닛; 및 상기 제2 클럭 신호에 응답하여 토글링하는 제3 비트 신호를 출력하여 카운트 동작을 수행하는 제3 카운트 유닛을 구비하는 디지털 카운터를 제공한다.

Description

디지털 카운터 {digital counter}
본 발명은 카운터에 관한 것으로, 특히 CMOS (Complementary Metal Oxide Semiconductor) 이미지 센서에 많이 이용되는 디지털 카운터에 관한 것이다.
CMOS(Complementary Metal Oxide Semiconductor) 이미지센서 (CIS)는 휴대폰 카메라, CCTV 등의 영상입력 장치로써 널리 사용되고 있다. 그런데, 디지털 방식으로 동작하는 CMOS 이미지 센서에는 수천 개의 디지털 카운터(digital counter)들이 사용되며, 이로 인해 CMOD 이미지 센서의 전력 소모가 증가한다.
n 비트(bit)의 디지털 카운터는 n개의 D 플립플롭(flip-flop)들로 이루어져 있으며, 외부에서 클럭(clock) 신호를 입력으로 받아서 매 클럭 신호의 상승 에지(rising edge)마다 디지털 출력 값을 1씩 증가시킨다.
디지털 카운터의 전력 소모는 디지털 신호가 토글링(toggling)할 때, 예컨대 클럭 신호가 로우 레벨에서 하이 레벨로 천이할 때에 발생한다. 종래의 디지털 카운터는 매 클럭마다 토글링이 이루어진다. 전력 소모는 신호가 토글링할 때 발생하기 때문에, 디지털 카운터의 수가 많아지면 많아질수록 CMOS 이미지 센서의 전력 소모는 증가한다
본 발명은 전력 소모가 감소되는 디지털 카운터를 제공하기 위한 것이다.
상기 과제를 해결하기 위하여 본 발명은,
제1 클럭 신호에 응답하여 일정한 레벨의 제1 비트 신호를 출력하는 제1 카운트 유닛; 제2 클럭 신호에 응답하여 일정한 레벨의 제2 비트 신호를 출력하는 제2 카운트 유닛; 및 상기 제2 클럭 신호에 응답하여 토글링하는 제3 비트 신호를 출력하여 카운트 동작을 수행하는 제3 카운트 유닛을 구비하는 디지털 카운터를 제공한다.
상기 과제를 해결하기 위하여 본 발명은 또한,
외부로부터 입력되는 복수개의 외부 클럭 신호들 중 하나를 제1 내부 클럭 신호로 생성하며, 상기 제1 내부 클럭 신호에 응답하여 일정한 레벨의 제1 비트 신호를 출력하는 제1 카운트 유닛; 상기 복수개의 외부 클럭 신호들 중 하나를 제2 내부 클럭 신호로써 생성하며, 상기 제2 내부 클럭 신호에 응답하여 일정한 레벨의 제2 비트 신호를 출력하는 제2 카운트 유닛; 및 상기 복수개의 외부 클럭 신호들 중 하나에 응답하여 제3 비트 신호를 출력하고, 업 카운트 신호와 다운 카운트 신호에 응답하여 업 카운트 동작과 다운 카운트 동작 중 하나를 수행하는 제3 카운트 유닛을 구비하는 디지털 카운터를 제공한다.
상술한 바와 같이 본 발명에 따르면, 제1 카운트 유닛으로 출력되는 제1 비트 신호와 제2 카운트 유닛으로부터 출력되는 제2 비트 신호가 내부에서 토글링하지 않는다.
이와 같이, 제1 카운트 유닛과 제2 카운트 유닛의 내부에서 신호가 토글링하지 않음으로써, 제1 카운트 유닛과 제2 카운트 유닛에서는 전력 소모가 거의 발생하지 않는다.
따라서, 디지털 카운터의 전력 소모가 대폭적으로 감소된다.
도 1은 본 발명의 제1 실시예에 따른 디지털 카운터의 회로도이다.
도 2는 도 1에 도시된 제1 플립플롭의 회로도이다.
도 3은 도 1에 도시된 펄스 발생기의 회로도이다.
도 4는 도 1에 디지털 카운터의 신호들의 타이밍도이다.
도 5는 본 발명의 제2 실시예에 따른 디지털 카운터의 회로도이다.
도 6은 도 5의 제3 카운트 유닛(count unit)에 구비되는 카운트부의 회로도이다.
도 7은 도 5에 도시된 디지털 카운터의 신호들의 타이밍도이다.
이하, 첨부한 도면들을 참고하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 상세히 설명하기로 한다. 각 도면에 제시된 참조부호들 중 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 제1 실시예에 따른 디지털 카운터(101)의 회로도이다. 도 1을 참조하면, 디지털 카운터(101)는 펄스 발생기(150), 제1 내지 제4 카운트 유닛(count unit)들(110∼140)을 구비한다. 디지털 카운터(101)는 외부로부터 메인 카운트 종료 신호(CMP), 제1 클럭 신호(C1), 제2 클럭 신호(C2)를 수신하고, 4비트로 구성된 카운트 신호들(D<0>∼D<3>)을 출력한다. 도 1은 4비트짜리 디지털 카운터를 예시한 것이며, 본 발명은 4비트 이상 또는 4비트 이하의 디지털 카운터로 구성될 수 있다. 디지털 카운터(101)는 외부에서 입력되는 제1 클럭 신호(C1)와 제2 클럭 신호(C2)에 응답하여 카운트 동작을 진행한다. 즉, 디지털 카운터(101)는 제2 클럭 신호(C2)의 상승 에지(edge)마다 디지털 출력값을 "1"씩 증가시킨다.
도 4는 도 1에 디지털 카운터(101)의 신호들의 타이밍도이다. 이하, 도 4를 참조하여, 도 1 내지 도 3에 도시된 디지털 카운터(101)의 구성 및 동작을 설명하기로 한다.
펄스 발생기(150)는 카운트 동작의 종료를 알리는 메인 카운트 종료 신호(CMP)를 외부로부터 수신하고, 메인 카운트 종료 신호(CMP)에 응답하여 제1 카운트 종료 신호(PS) 및 제2 카운트 종료 신호(ED)를 출력한다. 펄스 발생기(150)는 제1 내지 제3 카운트 유닛들(110∼130)에 연결된다. 따라서, 펄스 발생기(150)는 제1 및 제2 카운트 종료 신호들(PS, ED)을 제1 내지 제3 카운트 유닛들(110∼130)로 전송한다. 펄스 발생기(150)의 구성에 대해서는 도 3을 통하여 상세히 설명하기로 한다.
제1 카운트 유닛(110)은 제1 클럭 신호(C1), 제1 카운트 종료 신호(PS), 제2 카운트 종료 신호(ED), 및 제2 비트 신호(D<1>)를 수신하고, 제1 비트 신호(D<0>)를 출력한다. 제1 비트 신호(D<0>)는 일정한 레벨, 예컨대, 하이(high) 레벨을 갖는 신호로서 발생된다. 구체적으로, 제1 카운트 유닛(110)은 카운트 동작이 진행되는 동안 제1 비트 신호(D<0>)를 일정한 레벨 즉, 하이 레벨(high level)로 출력하며, 카운트 동작이 종료되면 제1 비트 신호(D<0>)를 일정한 레벨 즉, 로우 레벨(low level)로 출력한다. 이와 같이, 제1 카운트 유닛(110)은 카운트가 진행되는 동안 토글링(toggling)하지 않는다. 따라서, 전력 소모가 그만큼 감소된다.
제1 카운트 유닛(110)은 제1 앤드 게이트(AND gate)(111), 제1 플립플롭(112), 및 익스클루시브 노아 게이트(Exclusive NOR gate)(113)를 구비한다.
제1 앤드 게이트(111)는 제1 클럭 신호(C1)와 제1 카운트 종료 신호(PS)를 수신하고, 이들을 논리곱 연산하여 출력한다. 제1 앤드 게이트(111)는 카운트 동작이 진행되는 동안 즉, 제1 카운트 종료 신호(PS)가 로우(low) 레벨인 동안에는 제1 클럭 신호(C1)에 관계없이 로우 레벨의 신호를 출력한다. 그러다가 카운트 동작이 종료되면, 즉, 제1 클럭 신호(C1)가 하이 레벨일 때 제1 카운트 종료 신호(PS)가 펄스로서 발생되면, 제1 앤드 게이트(111)는 제1 카운트 종료 신호(PS)와 동일한 펄스를 출력한다. 카운트 동작이 종료된 상태에서 제1 앤드 게이트(111)에서 출력되는 신호는 다음 카운트 동작이 시작되기 전까지 로우 레벨로써 유지된다.
제1 플립플롭(112)은 제1 앤드 게이트(111)의 출력 신호(P1)와 제2 카운트 종료 신호(ED)를 수신하고, 제1 앤드 게이트(111)의 출력 신호(P1)에 응답하여 신호(DP<1>)를 출력한다. 제1 플립플롭(112)은 지연 플립플롭으로 구성된다. 따라서, 카운트 동작이 진행되는 동안, 제1 플립플롭(112)의 출력 신호(DP<1>)는 제1 앤드 게이트(111)의 출력 신호(P1)와 동일하게 로우 레벨을 갖는다. 그러다가, 카운트 동작이 종료되어 제1 앤드 게이트(111)의 출력 신호(P1)가 펄스로써 발생되면, 제1 플립플롭(112)의 출력 신호(DP<1>)는 제2 카운트 종료 신호(ED)와 동일하게 하이 레벨로 천이된다. 즉, 카운트 동작이 종료되면, 제2 카운트 종료 신호(ED)는 로우 레벨에서 하이 레벨로 천이되며, 이에 응답하여 제1 플립플롭(112)의 출력 신호(DP<1>)도 로우 레벨에서 하이 레벨로 천이된다. 카운트 동작이 다시 시작되기 전까지 이 상태는 계속 유지된다.
익스클루시브 노아 게이트(Exclusive NOR gate)(113)는 제1 플립플롭(112)의 출력 신호(DP<1>)와 제2 비트 신호(D<1>) (제2 카운트 유닛으로부터 출력되는 신호)를 수신하고, 제1 비트 신호(D<0>)를 출력한다. 즉, 익스클루시브 노아 게이트(113)는 입력되는 신호가 어느 하나라도 하이 레벨이면 로우 레벨로써 출력되고, 입력되는 신호가 모두 로우 레벨이면 하이 레벨로써 출력된다. 따라서, 카운트 동작이 진행되는 동안, 제1 플립플롭(112)의 출력 신호(DP<1>)와 제2 비트 신호(D<1>)는 모두 로우 레벨임으로, 제1 비트 신호(D<0>)는 로우 레벨로써 출력된다. 그러다가 카운트 동작이 종료되면, 제1 플립플롭(112)의 출력 신호(DP<1>)와 제2 비트 신호(D<1>)는 모두 하이 레벨임으로 제1 비트 신호(D<0>)는 로우 레벨로 천이된다. 카운트 동작이 다시 시작되기 전까지 이 상태는 계속 유지된다. 익스클루시브 노아 게이트(113)는 도 1에 도시된 바와 같이, 익스클루시브 오아 게이트(Exclusive OR gate)(114)와 인버터(115)로 구성될 수 있다.
제2 카운트 유닛(120)은 제2 클럭 신호(C2), 제1 카운트 종료 신호(PS) 및 제2 카운트 종료 신호(ED)를 수신하고, 제2 비트 신호(D<1>)를 출력한다. 제2 비트 신호(D<1>)는 일정한 레벨, 예컨대, 로우 레벨을 갖는 신호로써 발생된다. 구체적으로, 제2 카운트 유닛(120)은 카운트 동작이 진행되는 동안 제2 비트 신호(D<1>)를 일정한 레벨 즉, 로우 레벨로 출력하며, 카운트 동작이 종료되면 제2 비트 신호(D<1>)를 일정한 레벨 즉, 하이 레벨로 출력한다. 이와 같이, 제2 카운트 유닛(120)은 카운트가 진행되는 동안 토글링하지 않기 때문에 전력 소모가 그만큼 감소된다.
제2 카운트 유닛(120)은 제2 앤드 게이트(121)와 제2 플립플롭(122)을 구비한다.
제2 앤드 게이트(121)는 제2 클럭 신호(C2)와 제1 카운트 종료 신호(PS)를 수신하고, 이들을 논리곱 연산하여 출력한다. 제2 앤드 게이트(121)는 카운트 동작이 진행되는 동안 즉, 제1 카운트 종료 신호(PS)가 로우 레벨인 동안에는 제2 클럭 신호(C2)에 관계없이 로우 레벨의 신호(P2)를 출력한다. 그러다가 카운트 동작이 종료되면, 즉, 제2 클럭 신호(C2)가 하이 레벨일 때 제1 카운트 종료 신호(PS)가 펄스로써 발생되면, 제2 앤드 게이트(121)는 제1 카운트 종료 신호(PS)와 동일한 펄스를 출력한다. 카운트 동작이 종료된 상태에서 제2 앤드 게이트(121)에서 출력되는 신호(P2)는 다음 카운트 동작이 시작되기 전까지 로우 레벨로써 유지된다.
제2 플립플롭(122)은 제2 앤드 게이트(121)의 출력 신호(P2)와 제2 카운트 종료 신호(ED)를 수신하고, 제2 앤드 게이트(121)의 출력 신호(P2)에 응답하여 제2 비트 신호(D<1>)를 출력한다. 제2 플립플롭(122)은 지연 플립플롭으로 구성된다. 따라서, 카운트 동작이 진행되는 동안, 제2 비트 신호(D<1>)는 제2 앤드 게이트(121)의 출력 신호(P2)와 동일하게 로우 레벨을 갖는다. 그러다가, 카운트 동작이 종료되어 제2 앤드 게이트(121)의 출력 신호(P2)가 펄스로써 발생되면, 제2 비트 신호(D<1>)는 제2 카운트 종료 신호(ED)와 동일하게 하이 레벨로 천이된다. 즉, 카운트 동작이 종료되면, 제2 카운트 종료 신호(ED)는 로우 레벨에서 하이 레벨로 천이되며, 이에 응답하여 제2 비트 신호(D<1>)도 로우 레벨에서 하이 레벨로 천이된다. 카운트 동작이 다시 시작되기 전까지 이 상태는 계속 유지된다.
제3 카운트 유닛(130)은 제2 클럭 신호(C2), 제2 카운트 종료 신호(ED)를 수신하고, 제3 비트 신호(D<2>)를 출력한다. 제3 비트 신호(D<2>)는 제2 클럭 신호(C2)에 응답하여 토글링하여 카운트 동작을 수행한다. 그러다가, 제2 카운트 종료 신호(ED)가 하이 레벨로 액티브(active)되어 카운트 동작이 종료되면, 제3 카운트 유닛(130)은 제3 비트 신호(D<2>)를 하이 레벨로 유지한다. 즉, 제3 비트 신호(D<2>)는 카운트 동작이 종료되면, 메인 카운트 종료 신호(CMP)가 하이 레벨로 천이되기 전의 제3 비트 신호(D<2>)의 전압 레벨 즉, 하이 레벨로써 유지된다.
제3 카운트 유닛(130)은 제3 플립플롭(131)과 멀티플렉서(132)를 구비하여 카운트 동작을 수행한다. 제3 플립플롭(131)은 멀티플렉서(132)의 출력 신호와 제2 클럭 신호(C2)를 수신하고, 제2 클럭 신호(C2)에 동기되어 제3 비트 신호(D<2>)와 제3 비트 신호(D<2>)의 반전 신호를 출력한다. 제3 플립플롭(131)은 지연 플립플롭으로 구성된다. 따라서, 카운트 동작이 진행되는 동안, 제3 비트 신호(D<2>)는 제2 클럭 신호(C2)가 지연되어 발생되는 신호 즉, 제2 클럭 신호(C2)보다 주기가 2배 긴 신호로써 출력된다. 제3 플립플롭(131)의 출력단(Q)으로부터 제3 비트 신호(D<2>)가 출력되고, 제3 플립플롭(131)의 반전 출력단(Qb)으로부터 제3 비트 신호(D<2>)의 반전 신호가 출력된다.
멀티플렉서(132)는 제3 플립플롭(131)의 출력 신호들인, 제3 비트 신호(D<2>)와 제3 비트 신호(D<2>)의 반전 신호를 포함하여 제2 카운트 종료 신호(ED)를 수신하고, 제2 카운트 종료 신호(ED)에 의해 제어되어 제3 비트 신호(D<2>) 또는 제3 비트 신호(D<2>)의 반전 신호를 출력하여 제3 플립플롭(131)의 입력단으로 전송한다. 즉, 카운트 동작이 진행되는 동안, 제2 카운트 종료 신호(ED)는 로우 레벨로 인액티브(inactive)되고, 그에 따라 멀티플렉서(132)는 제3 비트 신호(D<2>)의 반전 신호를 선택하여 제3 플립플롭(131)의 입력단으로 전송한다. 그러다가, 카운트 동작이 종료되어 제2 카운트 종료 신호(ED)가 로우 레벨에서 하이 레벨로 천이되면, 멀티플렉서(132)는 제3 비트 신호(D<2>)를 선택하여 제3 플립플롭(131)의 입력단으로 전송한다. 카운트 동작이 종료되면, 제3 비트 신호(D<2>)는 하이 레벨로 유지되며, 그에 따라 제3 플립플롭(131)은 카운트 동작을 중지하고, 메인 카운트 종료 신호(CMP)가 하이 레벨로 천이되기 전의 제3 비트 신호(D<2>)의 전압 레벨 즉, 하이 레벨을 유지한다.
제4 카운트 유닛(140)은 제3 카운트 유닛(130)으로부터 출력되는 제3 비트 신호(D<2>)의 반전 신호를 수신하고, 제4 비트 신호(D<3>)를 출력한다. 제4 카운트 유닛(140)은 제3 비트 신호(D<2>)의 반전 신호에 응답하여 제4 비트 신호(D<3>)를 출력하여 카운트 동작을 수행한다. 제4 카운트 유닛(140)은 제4 플립플롭(DFF3)을 구비한다. 제4 플립플롭(DFF3)은 지연 플립플롭으로 구성될 수 있다.
디지털 카운터(101)의 카운트 능력이 증가될 경우, 제4 카운트 유닛(140)과 동일한 구성의 카운트 유닛이 필요한 만큼 추가된다.
상술한 바와 같이, 본 발명의 제1 실시예에 따르면, 카운트 동작이 진행되는 동안, 디지털 카운터(101)의 하위 2비트를 담당하는 제1 및 제2 카운트 유닛들(110,120)로부터 출력되는 제1 및 제2 비트 신호들(D<0>,D<1>)이 토글링하지 않고 일정한 레벨로 유지된다. 이와 같이, 카운트 동작이 진행되는 동안, 제1 비트 신호(D<0>)와 제2 비트 신호(D<1>)가 토글링하지 않음으로써, 디지털 카운터(101)의 전력 소모가 대폭적으로 감소된다.
도 2는 도 1에 도시된 제1 플립플롭(112)의 회로도이다. 도 2를 참조하면, 제1 플립플롭(112)은 제1 래치(210) 및 제2 래치(220)를 구비한다. 디지털 카운터(도 1의 101)에 구비되는 제1 내지 제4 플립플롭들(112,122,131,140)은 모두 동일한 구성을 가지며, 도 2는 이들을 대표적으로 도시한 것이다.
제1 래치(210)는 제1 앤드 게이트(111)의 출력 신호(P1)를 래치시킨 상태에서 소정 시간 지연시켜서 출력한다. 제1 래치(210)는 2개의 전송 게이트들(211,212)과 3개의 인버터들(213,214,215)을 구비할 수 있다. 2개의 전송 게이트들(211,212)은 각각 제2 카운트 종료 신호(ED)와 인버터(215)의 출력단에 연결되며, 인버터(215)는 제2 카운트 종료 신호(ED)를 반전시켜서 출력한다. 전송 게이트(211)는 제2 카운트 종료 신호(ED)가 로우 레벨(low level)일 때 턴온(turn-on)되어 입력되는 신호를 출력하고, 제2 카운트 종료 신호(ED)가 하이 레벨(high level)일 때 턴오프(turn-off)되어 입력되는 신호를 출력하지 않는다. 전송 게이트(212)는 전송 게이트(211)와 반대로, 제2 카운트 종료 신호(ED)가 하이 레벨일 때 턴온되어 입력되는 신호를 출력하고, 제2 카운트 종료 신호(ED)가 로우 레벨일 때 턴오프되어 입력되는 신호를 출력하지 않는다. 제1 래치(210)에 입력되는 제1 앤드 게이트(111)의 출력 신호(P2)는 2개의 인버터들(213,214)에 의해 래치되며, 또한, 2개의 인버터들(213,214) 중 하나의 인버터(214)에 의해 반전되어 출력된다. 따라서, 2개의 전송 게이트들(211,212)에 입력되는 제2 카운트 종료 신호(ED)가 펄스 신호일 경우, 상기 하나의 인버터(214)로 입력되는 제2 앤드 게이트(111)의 출력 신호(P2)는 반전 즉, 토글링(toggling)된다. 그러나, 본 발명의 제1 실시예에 따른 디지털 카운터(101)에 구비되는 제1 카운트 유닛(110) 및 제2 카운트 유닛(120)에 입력되는 제2 카운트 종료 신호(ED)는 카운트 동작이 진행되는 동안 일정한 레벨, 예컨대 하이 레벨 또는 로우 레벨로 유지된다. 따라서, 제1 래치(210)로 입력되는 신호는 토글링되지 않는다.
제2 래치(220)는 제1 래치(210)의 출력 신호를 수신하고, 제1 플립플롭(112)의 출력 신호(DP<1>)를 출력한다. 제2 래치(220)는 제1 래치(210)의 출력 신호를 래치시킨 상태에서 소정 시간 지연시켜서 출력한다. 제2 래치(220)는 2개의 전송 게이트들(221,222)과 2개의 인버터들(223,224)을 구비할 수 있다. 2개의 전송 게이트들(221,222)은 각각 제2 카운트 종료 신호(ED)와 인버터(215)의 출력단에 연결되며, 인버터(215)는 제2 카운트 종료 신호(ED)를 반전시켜서 출력한다. 전송 게이트(221)는 제2 카운트 종료 신호(ED)가 하이 레벨일 때 턴온되어 입력되는 신호를 출력하고, 제2 카운트 종료 신호(ED)가 로우 레벨일 때 턴오프되어 입력되는 신호를 출력하지 않는다. 전송 게이트(222)는 전송 게이트(221)과 반대로, 제2 카운트 종료 신호(ED)가 로우 레벨일 때 턴온되어 입력되는 신호를 출력하고, 제2 카운트 종료 신호(ED)가 하이 레벨일 때 턴오프되어 입력되는 신호를 출력하지 않는다. 제2 래치(220)에 입력되는 제1 래치(210)의 출력 신호는 2개의 인버터들(223,224)에 의해 래치되며, 또한, 2개의 인버터들(223,224) 중 하나의 인버터(224)에 의해 반전되어 출력된다. 따라서, 2개의 전송 게이트들(221,222)에 입력되는 제2 카운트 종료 신호(ED)가 펄스 신호일 경우, 상기 하나의 인버터(224)로 입력되는 제1 래치(210)의 출력 신호는 반전 즉, 토글링(toggling)된다. 그러나, 본 발명의 제1 실시예에 따른 디지털 카운터(101)에 구비되는 제1 카운트 유닛(110) 및 제2 카운트 유닛(120)에 입력되는 제2 카운트 종료 신호(ED)는 카운트 동작이 진행되는 동안 일정한 레벨, 예컨대 하이 레벨 또는 로우 레벨로 유지된다. 따라서, 제2 래치(220)로 입력되는 신호는 토글링되지 않는다.
상술한 바와 같이, 제1 및 제2 카운트 유닛들(110,120)로 입력되는 신호는 그 내부에서 토글링되지 않는다. 따라서, 제1 및 제2 카운트 유닛들(110,120)에 의해서는 전력 소모가 거의 발생하지 않는다.
따라서, 본 발명의 제1 실시예에 따른 디지털 카운터(101)의 전력 소모는 대폭적으로 감소된다.
도 3은 도 1에 도시된 펄스 발생기(150)의 회로도이다. 도 3을 참조하면, 펄스 발생기(150)는 제1 지연기(151), 제2 지연기(152), 인버터(153), 및 앤드 게이트(154)를 구비한다.
제1 지연기(151)는 메인 카운트 종료 신호(CMP)를 소정 시간 지연시켜서 제2 카운트 종료 신호(ED)로서 출력한다.
제2 지연기(152)는 제2 카운트 종료 신호(ED)를 소정 시간 지연시켜서 출력한다.
인버터(153)는 제2 지연기(152)의 출력 신호를 반전시켜서 출력한다.
앤드 게이트(154)는 메인 카운트 종료 신호(CMP)와 인버터(153)의 출력 신호를 수신하고, 이들을 논리곱 연산하여 제1 카운트 종료 신호(PS)를 출력한다.
도 1 내지 도 4를 참조하여 디지털 카운터(101)의 카운트 동작을 설명하기로 한다.
초기에 메인 카운트 종료 신호(CMP)는 로우 레벨이며, 디지털 카운터(101)는 정상 카운트 동작을 진행한다. 제2 클럭 신호(C2)의 상승 에지(rising edge) 마다 제3 카운트 유닛(130)과 제4 카운트 유닛(140)의 디지털 값, 즉, 제3 비트 신호(D<2>)와 제4 비트 신호(D<3>)의 값들을 1씩 증가시킨다. 제1 카운트 유닛(110)으로부터 출력되는 제1 비트 신호(D<0>) 및 제2 카운트 유닛(120)으로부터 출력되는 제2 비트 신호(D<1>)는 토글링하지 않고 일정한 값을 유지한다.
멀티플렉서(132)를 제어하는 제2 카운트 종료 신호(ED)가 로우 레벨이므로 멀티플렉서(132)의 출력단은 제3 플립플롭(131)의 반전 출력단(Qb)에 연결된다. 이에 따라 제3 플립플롭(131)의 입력단에는 제3 비트 신호(D<2>)의 반전 신호가 입력되고, 이로 인해, 제2 클럭 신호(C2)의 상승 엣지에서 제3 비트 신호(D<2>)가 토글링된다.
메인 카운트 종료 신호(CMP)가 로우 레벨이므로 펄스 발생기(150)의 출력 신호들인 제1 카운트 종료 신호(PS)와 제2 카운트 종료 신호(ED)는 로우 레벨을 유지한다. 제1 카운트 종료 신호(PS)가 로우 레벨을 유지하기 때문에, 제1 앤드 게이트(111)와 제2 앤드 게이트(121)의 출력 신호들은 제1 클럭 신호(C1)와 제2 클럭 신호(C2)의 값들에 상관없이 항상 로우 레벨을 유지한다. 이에 따라, 제1 플립플롭(112) 및 제2 플립플롭(122)의 내부 노드들에서 신호들이 토글링되는 것을 방지할 수 있다.
또한, 메인 카운트 종료 신호(CMP)가 로우 레벨인 상태에서, 제1 클럭 신호(C1) 및 제2 클럭 신호(C2)가 토글링하더라도, 제1 내지 제4 플립플롭들(112~DFF3)뿐만 아니라 제1 및 제2 앤드 게이트들(111,121)과 펄스 발생기(150)의 내부에서 신호들의 토글링이 발생하지 않으므로, 전력소모가 거의 일어나지 않는다.
아래 표 1은 종래의 디지털 카운터와 본 발명의 제1 실시예에 따른 디지털 카운터(도 1의 101)에 구비되는 플립플롭들(DFF0∼DFF3)에서 발생하는 펄스의 토글링 횟수에 따른 소모 전력을 비교하기 위한 것이다. 표 1은 설명의 편의상 4비트 카운터를 예로 든 것이다.

DFF0 DFF1 DFF2 DFF3 총토글링수 전력소모
래치1 래치2 래치1 래치2 래치1 래치2 래치1 래치2
종래
카운터		 513 512 257 256 129 128 65 64 1924 100%
본발명
카운터		 1 1 1 1 129 128 65 64 386 20.1%
상기 표 1에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 디지털 카운터(101)의 전력 소모는 기존의 디지털 카운터에 비해 큰 폭으로, 예컨대 20% 수준으로 감소된다.
도 5는 본 발명의 제2 실시예에 따른 디지털 카운터(501)의 회로도이다. 도 5에 도시된 디지털 카운터(501)는 도 1에 도시된 디지털 카운터(101)에 업 카운트(up count) 및 다운 카운트(down count) 기능이 추가되어 있다. 도 5를 참조하면, 디지털 카운터(501)는 펄스 발생기(550), 제1 내지 제4 카운트 유닛들(510∼550)을 구비한다.
디지털 카운터(501)는 외부로부터 메인 카운트 종료 신호(CMP), 제1 내지 제4 외부 클럭 신호들(C1∼C4)을 수신하고, 4비트로 구성된 카운트 신호들(D<0>∼D<3>)을 출력한다. 도 1은 4비트짜리 디지털 카운터를 예시한 것이며, 본 발명은 4비트 이상 또는 4비트 이하의 디지털 카운터로 구성될 수 있다.
도 7은 도 5에 디지털 카운터(501)의 신호들의 타이밍도이다. 이하, 도 7을 참조하여, 도 5 및 도 6에 도시된 디지털 카운터(501)의 구성 및 동작을 설명하기로 한다.
펄스 발생기(550)는 카운트 동작의 종료를 알리는 메인 카운트 종료 신호(CMP)를 외부로부터 수신하고, 메인 카운트 종료 신호(CMP)에 응답하여 제1 카운트 종료 신호(PS) 및 제2 카운트 종료 신호(ED)를 출력한다. 펄스 발생기(550)는 제1 내지 제3 카운트 유닛들(510∼530)에 연결된다. 따라서, 펄스 발생기(550)는 제1 및 제2 카운트 종료 신호들(PS, ED)을 제1 및 제2 카운트 유닛들(510,520)로 전송한다. 펄스 발생기(550)의 구성 및 동작은 도 3에 되된 것과 동일함으로, 여기서는 중복 설명을 생략하기로 한다.
제1 카운트 유닛(510)은 제1 클럭 신호(C1)에 응답하여 일정한 레벨의 제1 비트 신호(D<0>)를 출력한다. 제1 카운트 유닛(510)은 제1 앤드 게이트(512), 제1 플립플롭(513), 익스클루시브 노아 게이트(514), 제2 플립플롭(517), 및 제1 멀티플렉서(511)를 구비한다.
제1 앤드 게이트(512)는 제1 내부 클럭 신호(CLKP<1>)와 제1 카운트 종료 신호(PS)를 수신하고, 이들을 논리곱 연산하여 출력한다. 즉, 제1 앤드 게이트(512)는 제1 카운트 종료 신호(PS)가 로우 레벨이면 로우 레벨의 신호를 출력하고, 제1 카운트 종료 신호(PS)가 하이 레벨이면 제1 내부 클럭 신호(CLKP<1>)를 출력한다.
제1 플립플롭(513)은 제1 앤드 게이트(512)의 출력 신호와 제2 카운트 종료 신호(ED)를 수신하고, 제2 카운트 종료 신호(ED)에 동기되어 제1 앤드 게이트(512)의 출력 신호를 소정 시간 지연시켜서 출력한다. 제1 플립플롭(513)은 지연 플립플롭으로 구성될 수 있다. 도 7을 참조하면, 메인 카운트 종료 신호(CMP)는 다운 카운트 동작과 업 카운트 동작 동안에 각각 한번씩 토글링하므로, 제1 카운트 종료 신호(PS)와 제2 카운트 종료 신호(ED)도 다운 카운트 동작과 업 카운트 동작 동안에 각각 한번씩 토글링한다. 따라서, 제1 플립플롭(513)의 출력 신호(DP<1>)는 다운 카운트 동작과 업 카운트 동작 동안에 일정한 전압 레벨을 유지한다.
익스클루시브 노아 게이트(514)는 제1 플립플롭(513)의 출력 신호(DP<1>)와 제2 비트 신호(D<1>) (제2 카운트 유닛으로부터 출력되는 신호)를 수신하고, 제1 비트 신호(D<0>)를 출력한다. 익스클루시브 노아 게이트(514)는 입력되는 신호들 중 어느 하나라도 하이 레벨이면 로우 레벨로 출력되고, 입력되는 신호들이 모두 로우 레벨이면 하이 레벨로서 출력된다. 도 7을 참조하면, 제1 플립플롭(513)의 출력 신호(DP<1>)와 제2 비트 신호(D<1>)는 다운 카운트 동작과 업 카운트 동작 동안에 각각 일정한 전압 레벨로 유지됨으로, 제1 비트 신호(D<0>)도 그에 따라 일정한 전압 레벨로 유지된다. 익스클루시브 노아 게이트(514)는 도 5에 도시된 바와 같이, 익스클루시브 오아 게이트(515)와 인버터(516)로 구성될 수 있다.
제2 플립플롭(517)은 제1 비트 신호(D<0>)와 다운 카운트 신호(HOLD)를 수신하고, 다운 카운트 신호(HOLD)에 동기되어 제1 비트 신호(D<0>)를 소정 시간 지연시켜서 출력한다. 제2 플립플롭(517)은 지연 플립플롭으로 구성될 수 있다. 도 7을 참조하면, 다운 카운트 신호(HOLD)는 다운 카운트 동작 동안에 로우 레벨로 유지됨으로 제2 플립플롭(517)의 출력 신호(ST<0>)는 다운 카운트 동작 동안에 로우 레벨로 유지된다. 그러다가, 업 카운트 동작이 시작될 때, 다운 카운트 신호(HOLD)는 펄스 신호로써 발생된다. 따라서, 업 카운트 동작 동안에 제2 플립플롭(517)의 출력 신호(ST<0>)는 하이 레벨로 유지된다.
제1 멀티플렉서(511)는 복수개의 외부 클럭 신호들(C1∼C4), 예컨대 제1 내지 제4 외부 클럭 신호들(C1∼C4)을 수신하고, 제2 플립플롭(517)의 출력 신호(ST<0>)와 제4 플립플롭(524)의 출력 신호(ST<1>)에 의해 제어되어 제1 내지 제4 외부 클럭 신호들(C1∼C4) 중 하나를 제1 내부 클럭 신호(CLKP<1>)로써 출력하여 제1 앤드 게이트(512)로 전송한다. 도 7을 참조하면, 다운 카운트 동작 동안에는 제2 플립플롭(517)의 출력 신호(ST<0>)와 제4 플립플롭(524)의 출력 신호(ST<1>)는 모두 로우 레벨로 유지됨으로, 제1 멀티플렉서(511)는 제3 외부 클럭 신호(C3)를 제1 내부 클럭 신호(CLKP<1>)로써 출력한다. 업 카운트 동작 동안에는 제2 플립플롭(517)의 출력 신호(ST<0>)는 하이 레벨로 유지되고, 제4 플립플롭(524)의 출력 신호(ST<1>)는 로우 레벨로 유지된다. 따라서, 제1 멀티플렉서(511)는 제4 외부 클럭 신호(C4)를 제1 내부 클럭 신호(CLKP<1>)로써 출력한다.
제2 카운트 유닛(520)은 제2 내부 클럭 신호(CLK<1>)에 응답하여 일정한 레벨의 제2 비트 신호(D<1>)를 출력한다. 제2 카운트 유닛(520)은 제2 앤드 게이트(522), 제3 플립플롭(523), 제4 플립플롭(524), 및 제2 멀티플렉서(521)를 구비한다.
제2 앤드 게이트(522)는 제2 내부 클럭 신호(CLK<1>)와 제1 카운트 종료 신호(PS)를 수신하고, 이들을 논리곱 연산하여 출력한다. 즉, 제2 앤드 게이트(522)는 제1 카운트 종료 신호(PS)가 로우 레벨이면 로우 레벨의 신호를 출력하고, 제1 카운트 종료 신호(PS)가 하이 레벨이면 제2 내부 클럭 신호(CLK<1>)를 출력한다.
제3 플립플롭(523)은 제2 앤드 게이트(522)의 출력 신호와 제2 카운트 종료 신호(ED)를 수신하고, 제2 비트 신호(D<1>)를 출력한다. 즉, 제3 플립플롭(523)은 제2 카운트 종료 신호(ED)에 동기되어 제2 앤드 게이트(522)의 출력 신호를 소정 시간 지연시켜서 제2 비트 신호(D<1>)로써 출력한다. 제3 플립플롭(523)은 지연 플립플롭으로 구성될 수 있다. 도 7을 참조하면, 메인 카운트 종료 신호(CMP)는 다운 카운트 동작과 업 카운트 동작 동안에 각각 한번씩 토글링하므로, 제1 카운트 종료 신호(PS)와 제2 카운트 종료 신호(ED)도 다운 카운트 동작과 업 카운트 동작 동안에 각각 한번씩 토글링한다. 제2 비트 신호(D<1>)는 다운 카운트 동작과 업 카운트 동작 동안에 일정한 전압 레벨을 유지한다.
제4 플립플롭(524)은 제2 비트 신호(D<1>)와 다운 카운트 신호(HOLD)를 수신하고, 다운 카운트 신호(HOLD)에 동기되어 제2 비트 신호(D<1>)를 소정 시간 지연시켜서 출력한다. 제4 플립플롭(524)은 지연 플립플롭으로 구성될 수 있다. 도 7을 참조하면, 다운 카운트 동작 동안에 다운 카운트 신호(HOLD)와 제2 비트 신호(D<1>)는 로우 레벨로 유지됨으로, 제4 플립플롭(524)의 출력 신호는 다운 카운트 동작 동안에 로우 레벨로 유지된다. 업 카운트 동작 동안에도 다운 카운트 신호(HOLD)가 로우 레벨로 유지됨으로, 제4 플립플롭(524)의 출력 신호는 계속 로우 레벨로 유지된다.
제2 멀티플렉서(521)는 복수개의 외부 클럭 신호들(C1∼C4), 예컨대 제1 내지 제4 외부 클럭 신호들(C1∼C4)을 수신하고, 제4 플립플롭(524)의 출력 신호(ST<1>)와 제2 플립플롭(517)의 출력 신호(ST<0>)에 의해 제어되어 제1 내지 제4 외부 클럭 신호들(C1∼C4) 중 하나를 제2 내부 클럭 신호(CLK<1>)로써 출력하여 제2 앤드 게이트(522)로 전송한다. 도 7을 참조하면, 다운 카운트 동작 동안에는 제4 플립플롭(524)의 출력 신호(ST<1>)와 제2 플립플롭(517)의 출력 신호(ST<0>)는 모두 로우 레벨로 유지됨으로, 제2 멀티플렉서(521)는 제4 외부 클럭 신호(C4)를 제2 내부 클럭 신호(CLK<1>)로써 출력한다. 업 카운트 동작 동안에는 제4 플립플롭(524)의 출력 신호(ST<1>)는 로우 레벨로 유지되고, 제2 플립플롭(517)의 출력 신호(ST<0>)는 하이 레벨로 유지된다. 따라서, 이 때의 제2 멀티플렉서(521)는 제1 외부 클럭 신호(C1)를 제2 내부 클럭 신호(CLK<1>)로써 출력한다.
제3 카운트 유닛(530)은 제2 내부 클럭 신호(CLK<1>)에 응답하여 제3 비트 신호(D<2>)를 출력하고, 업 카운트 신호(UP)와 다운 카운트 신호(HOLD)에 응답하여 업 카운트 동작과 다운 카운트 동작 중 하나를 수행한다. 제3 카운트 유닛(530)은 제3 멀티플렉서(531), 오아 게이트(532) 및 카운트부(533)를 구비한다.
제3 멀티플렉서(531)는 업카운트 신호(UP)에 의해 제어되어 제2 내부 클럭 신호(CLK<1>) 및 복수개의 외부 클럭 신호들 중 하나(C2)를 선택하여 출력한다.
오아 게이트(532)는 메인 카운트 종료 신호(CMP)와 다운 카운트 신호(HOLD)를 논리합 연산하여 출력한다. 즉, 오아 게이트(532)는 메인 카운트 종료 신호(CMP)와 다운 카운트 신호(HOLD) 중 어느 하나라도 하이 레벨이면 출력 신호를 하이 레벨로써 출력하고, 메인 카운트 종료 신호(CMP)와 다운 카운트 신호(HOLD)가 모두 로우 레벨이면 출력 신호를 로우 레벨로써 출력한다. 오아 게이트(532)의 출력 신호는 카운트부(533)의 다운 카운트 단자(H)로 전송된다.
카운트부(533)는 오아 게이트(532)의 출력 신호와 업 카운트 신호(UP)에 응답하여 업카운트 동작과 카운 카운트 동작 중 하나를 수행하며, 제3 멀티플렉서(531)의 출력 신호에 응답하여 제3 비트 신호(D<2>)를 출력한다.
제4 카운트 유닛(540)은 제3 카운트 유닛(530)으로부터 출력되는 제3 비트 신호(D<0>)의 반전 신호, 업 카운트 신호(UP) 및 다운 카운트 신호(HOLD)를 수신하고, 제4 비트 신호(D<3>)를 출력한다. 제4 카운트 유닛(540)은 업 카운트 신호(UP)와 다운 카운트 신호(HOLD)에 응답하여 업카운트 동작과 카운 카운트 동작 중 하나를 수행하며, 제3 비트 신호(D<0>)의 반전 신호에 응답하여 제4 비트 신호(D<3>)를 출력하여 카운트 동작을 수행한다.
도 6은 도 5의 제3 카운트 유닛(530)에 구비되는 카운트부(533)의 회로도이다. 도 6을 참조하면, 카운트부(533)는 지연 플립플롭(611), 2개의 멀티플렉서들(621,622)을 구비한다. 도 5의 제3 카운트부(533)와 제4 카운트부(540)는 동일하며, 제3 카운트부(533)가 대표적으로 도시되어있다.
지연 플립플롭(611)은 클럭 단자(CL)로 입력되는 클럭 신호(CLK)와 첫번째 멀티플렉서(621)의 출력 신호를 수신하고, 제3 비트 신호(D<2>)를 출력한다. 즉, 지연 플립플롭(611)은 클럭 신호(CLK)에 동기되어 첫번째 멀티플렉서(621)의 출력 신호를 소정 시간 지연시켜서 출력한다.
첫번째 멀티플렉서(621)는 제3 비트 신호(D<2>)와 제3 비트 신호(D<2>)의 반전 신호를 수신하고, 다운 카운트 단자(H)로 입력되는 신호에 의해 제어되어 2개의 입력 신호들 중 하나를 선택하여 지연 플립플롭(611)의 입력단으로 전송한다.
두번째 멀티플렉서(622)는 제3 비트 신호(D<2>)와 제3 비트 신호(D<2>)의 반전 신호를 수신하고, 업 카운트 신호(UP)에 의해 제어되어 2개의 입력 신호들 중 하나를 선택하여 클럭 신호의 반전 신호(CLK0)로써 출력하여 제4 카운트 유닛(540)으로 전송한다.
도 5 내지 도 7을 참조하여 디지털 카운터(501)의 카운트 동작을 설명하기로 한다. 카운트 동작은 다운 카운트 동작, 홀드(hold) 동작 및 업 카운트 동작으로 구부하여 설명한다.
첫번째, 다운 카운트 동작에 대해 설명하기로 한다.
초기에, 다운 카운트를 위해 업 카운트 신호(UP)는 하이 레벨로 된다. 따라서, 제3 카운트 유닛(530)의 제3 멀티플렉서(531)는 제2 외부 클럭 신호(C2)를 출력한다. 그에 따라, 제3 카운트 유닛(530)과 제4 카운트 유닛(540)은 제2 외부 클럭 신호(C2)의 하강 엣지에 동기되어 제3 및 제4 비트 신호들(D<2>,D<3>)을 출력하여 다운 카운트를 시작한다. 이 때, 제2 멀티플렉서(521)와 제4 멀티플렉서(524)는 각각 제1 비트 신호(D<0>)와 제2 비트 신호(D<1>)의 값들을 확인하여 제3 카운트 유닛(530)으로 입력되는 제2 내부 클럭 신호(CLK<1>)를 결정하기 위해 동작한다. 특히, 다운 카운트가 완료될 때, 제2 플립플롭(517)의 출력 신호와 제4 플립플롭(524)의 출력 신호의 조합의 경우의 수는 총 4가지이다. 제2 플립플롭(517)의 출력 신호와 제4 플립플롭(524)의 출력 신호의 조합에 따라 제1 멀티플렉서(511)와 제2 멀티플렉서(521)로부터 출력되는 제1 내부 클럭 신호(CLKP<1>)와 제2 내부 클럭 신호(CLK<1>)가 결정된다. 즉, 제2 플립플롭(517)의 출력 신호와 제4 플립플롭(524)의 출력 신호의 조합에 따라, 제1 내지 제4 외부 클럭 신호들(C1∼C4) 중 하나가 제1 내부 클럭 신호(CLKP<1>) 또는 제2 내부 클럭 신호(CLK<1>)로 선택된다. 이에 따라 결정된 제2 내부 클럭 신호(CLK<1>)가 제3 카운트 유닛(530)으로 입력된다. 구체적으로, 제2 플립플롭(517)의 출력 신호와 제4 플립플롭(524)의 출력 신호는 모두 로우 레벨의 값을 갖는다. 따라서, 제1 및 제2 멀티플렉서(511,521)들은 각각 첫번째 노드, 예컨대 "X00" 노드로 입력되는 신호들을 출력한다. 제1 및 제2 멀티플렉서들(511,521)은 각각 위로부터 순차적으로 4개의 입력 노드들, 예컨대, "X00", "X01", "X10", "X11"을 갖는다. 따라서, 제3 외부 클럭 신호(C3)가 제1 내부 클럭 신호(CLKP<1>)로 되고, 제4 외부 클럭 신호(C4)가 제2 내부 클럭 신호(CLK<1>)로 된다.
다운 카운트가 시작된 이후에, 메인 카운트 종료 신호(CMP)가 로우 레벨에서 하이 레벨로 천이될 때, 다운 카운트가 종료된다. 메인 카운트 종료 신호(CMP)의 상승 엣지에서 제1 카운트 종료 신호(PS)가 하이 레벨로 되고, 그에 따라 제1 내부 클럭 신호(CLKP<1>)가 제1 플립플롭(513)의 입력단에 래치되고, 제2 내부 클럭 신호(CLK<1>)가 제3 플립플롭(523)의 입력단에 래치된다. 그 후, 제2 카운트 종료 신호(ED)의 상승 엣지에서 제1 플립플롭(513)의 입력단에 래치된 신호가 제1 플립플롭(513)의 출력단에 래치되고, 제3 플립플롭(523)의 입력단에 래치된 신호가 제3 플립플롭(523)의 출력단에 래치된다. 제1 플립플롭(513)의 출력단에 래치된 신호는 익스클루시브 노아 게이트(514)에 의해 제1 비트 신호(D<0>)로써 출력되고, 제3 플립플롭(523)의 출력단에 래치된 신호는 제2 비트 신호(D<1>)로써 출력된다. 그 후, 제1 카운트 종료 신호(PS)는 로우 레벨로 된다.
상술한 바와 같이, 제1 카운트 종료 신호(PS)는 메인 카운트 종료 신호(CMP)의 상승 엣지에서 잠깐 동안만 하이 레벨로 된 후 로우 레벨로 유지된다. 따라서, 제1 플립플롭(513)과 제3 플립플롭(523)로 입력되는 신호들은 로우 레벨을 유지한다. 결과적으로, 제1 플립플롭(513)과 제3 플립플롭(523)의 내부 노드들에서 신호들이 토글링하지 않게 된다.
이와 같이, 제1 플립플롭(513)과 제3 플립플롭(523)의 내부 노드들에서 신호들이 토글링하지 않음으로써, 제1 카운트 유닛(510)과 제2 카운트 유닛(520)에서 소모되는 전력이 대폭적으로 감소된다.
두번째, 홀드 동작에 대해 설명하기로 한다.
다운 카운트가 종료되면, 카운트 결과가 제1 내지 제4 비트 신호들(D<0>∼D<3>)로써 저장된다. 즉, 다운 카운트 신호(HOLD)가 하이 레벨로 되면, 카운트부(533)의 지연 플립플롭(611)의 입력단으로 지연 플립플롭(611)의 Q 노드 값이 입력되므로, 항상 결과값을 유지한다.
다운 카운트 신호(HOLD)가 하이 레벨로 천이된 후, 업 카운트 신호(UP)가 로우 레벨로 천이되어 업 카운트를 준비한다. 업 카운트 신호(UP)가 로우 레벨로 천이되면 카운트부(533)의 입력 클럭으로써 제3 멀티플렉서(531)에 의해 제2 내부 클럭 신호(CLK<1>)가 선택된다. 제2 내부 클럭 신호(CLK<1>)는 제2 멀티플렉서(521)에 의해 선택된다. 도 5의 예에서는, 다운 카운트 신호(HOLD)가 로우 레벨에서 하이 레벨로 천이될 때, 제2 플립플롭(517)의 출력 신호는 하이 레벨로 되고, 제4 플립플롭(524)의 출력 신호는 로루 레벨로 유지된다. 따라서, 제1 외부 클럭 신호(C1)가 제1 내부 클럭 신호(CLKP<1>)로써 선택되고, 제2 외부 클럭 신호(C2)가 제2 내부 클럭 신호(CLK<1>)로써 선택된다.
세번째, 업 카운트 동작에 대해 설명하기로 한다.
상기 두번째 동작의 홀드 동작에서 살펴본 것처럼, 홀드 동작시 카운트부(533)의 입력 클럭으로써 제2 내부 클럭 신호(CLK<1>)가 선택된다. 그리고, 제2 플립플롭(517)의 출력 신호(ST<0>)는 하이 레벨이고, 제4 플립플롭(524)의 출력 신호(ST<1>)는 로우 레벨이므로 제1 외부 클럭 신호(C1)가 제2 내부 클럭 신호(CLK<1>)로써 출력된다. 따라서, 제1 외부 클럭 신호(C1)의 하강 엣지에서 제3 비트 신호(D<2>) 및 제4 비트 신호(D<3>)는 디지털 값을 하나씩 상승시킨다.
업 카운트가 시작된 후, 메인 카운트 종료 신호(CMP)가 로우 레벨에서 하이 레벨로 천이될 때, 업 카운트가 종료된다. 메인 카운트 종료 신호(CMP)의 상승 엣지에서 제1 카운트 종료 신호(PS)가 하이 레벨로 천이되고, 그에 따라 제1 내부 클럭 신호(CLKP<1>)가 제1 플립플롭(513)의 입력단에 래치되고, 제2 내부 클럭 신호(CLK<1>)가 제3 플립플롭(523)의 입력단에 래치된다. 그 후, 제2 카운트 종료 신호(ED)의 상승 엣지에서 제1 플립플롭(513)의 입력단의 신호가 제1 플립플롭(513)의 출력단에 래치되고, 제3 플립플롭(523)의 입력단의 신호가 제3 플립플롭(523)의 출력단에 래치된다. 제1 플립플롭(513)의 출력단에 래치된 신호는 익스클루시브 노아 게이트(514)에 의해 제1 비트 신호(D<0>)로써 출력되고, 제3 플립플롭(523)의 출력단에 래치된 신호는 제2 비트 신호(D<1>)로써 출력된다. 그 후, 제1 카운트 종료 신호(PS)는 로우 레벨로 된다.
상술한 바와 같이, 제1 카운트 종료 신호(PS)는 메인 카운트 종료 신호(CMP)의 상승 엣지에서 잠깐 동안만 하이 레벨로 된 후 로우 레벨로 유지된다. 따라서, 제1 플립플롭(513)과 제3 플립플롭(523)로 입력되는 신호들은 로우 레벨을 유지한다. 결과적으로, 제1 플립플롭(513)과 제3 플립플롭(523)의 내부 노드들에서 신호들이 토글링하지 않게 된다.
이와 같이, 제1 플립플롭(513)과 제3 플립플롭(523)의 내부 노드들에서 신호들이 토글링하지 않음으로써, 제1 카운트 유닛(510)과 제2 카운트 유닛(520)에서 소모되는 전력이 대폭적으로 감소된다.
도 7에서 표시된 바와 같이, 다운 카운트 결과는 -3이고, 업 카운트는 6회 반복된 후 최종 출력은 +3인 것을 확인할 수 있다. 따라서 업/다운 기능이 정확하게 동작한다는 것을 알 수 있다.
본 발명은 도면들에 도시된 실시예들을 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이들로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (12)

  1. 카운트 동작이 수행되는 동안 제1 클럭 신호, 제1 카운트 종료 신호 및 제2 카운트 종료 신호 중 적어도 하나에 응답하여 일정한 레벨을 가지는 제1 비트 신호를 출력하는 제1 카운트 유닛;
    상기 카운트 동작이 수행되는 동안 제2 클럭 신호, 상기 제1 카운트 종료 신호 및 상기 제2 카운트 종료 신호 중 적어도 하나에 응답하여 일정한 레벨을 가지는 제2 비트 신호를 출력하는 제2 카운트 유닛;
    상기 제2 클럭 신호와 상기 제2 카운트 종료 신호 중 적어도 하나에 응답하여 토글링하는 제3 비트 신호를 출력하여 카운트 동작을 수행하는 제3 카운트 유닛; 및
    상기 카운트 동작의 종료를 알리는 메인 카운트 종료 신호에 응답하여 상기 제1 카운트 종료 신호 및 상기 제2 카운트 종료 신호를 출력하며, 상기 제1 카운트 종료 신호와 상기 제2 카운트 종료 신호 중 적어도 하나를 상기 제1 내지 제3 카운트 유닛들로 전송하는 펄스 발생기;
    를 포함하는 것을 특징으로 하는 디지털 카운터.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 내지 제3 카운트 유닛들은 상기 메인 카운트 종료 신호, 상기 제1 카운트 종료 신호, 및 상기 제2 카운트 종료 신호 중 적어도 하나의 신호에 응답하여 카운트 동작을 종료하며, 이 후에는 일정한 레벨의 신호들을 출력하는 것을 특징으로 하는 디지털 카운터.
  4. 제1항에 있어서,
    상기 메인 카운트 종료 신호가 액티브(active)되어 상기 카운트 동작이 중지되면, 상기 제1 내지 제3 카운트 유닛들의 출력 신호들은 상기 메인 카운트 종료 신호가 액티브되기 직전의 전압 레벨로 유지되는 것을 특징으로 하는 디지털 카운터.
  5. 제1항에 있어서, 상기 제1 카운트 유닛은
    상기 제1 클럭 신호와 상기 제1 카운트 종료 신호를 논리곱하는 제1 앤드 게이트(AND gate);
    상기 제1 앤드 게이트의 출력 신호와 상기 제2 카운트 종료 신호를 수신하고, 상기 제2 카운트 종료 신호에 동기되어 상기 제1 앤드 게이트의 출력 신호를 소정 시간 지연시켜서 출력하는 제1 플립플롭; 및
    상기 제1 플립플롭의 출력 신호와 상기 제2 카운트 유닛의 출력 신호를 배타적 부정 논리합 연산하여 상기 제1 비트 신호로써 출력하는 익스클루시브 노아 게이트(Exclusive NOR gate)를 구비하는 것을 특징으로 하는 디지털 카운터.
  6. 제1항에 있어서, 상기 제2 카운트 유닛은
    상기 제2 클럭 신호와 상기 제1 카운트 종료 신호를 논리곱하는 제2 앤드 게이트; 및
    상기 제2 앤드 게이트의 출력 신호와 상기 제2 카운트 종료 신호를 수신하고, 상기 제2 카운트 종료 신호에 동기되어 상기 제2 앤드 게이트의 출력 신호를 소정 시간 지연시켜서 상기 제2 비트 신호로써 출력하는 제2 플립플롭을 구비하는 것을 특징으로 하는 디지털 카운터.
  7. 제1항에 있어서, 상기 제3 카운트 유닛은
    상기 제2 클럭 신호에 동기되어 상기 제3 비트 신호를 출력하는 제3 플립플롭; 및
    상기 제3 비트 신호, 상기 제3 비트 신호의 반전 신호, 및 상기 제2 카운트 종료 신호를 수신하고, 상기 제2 카운트 종료 신호가 인액티브(inactive) 상태일 때는 상기 제3 비트 신호의 반전 신호를 상기 제3 플립플롭의 입력단으로 전송하고, 상기 제2 카운트 종료 신호가 액티브 상태일때는 상기 제3 비트 신호를 상기 제3 플립플롭의 입력단으로 전송하는 멀티플렉서를 구비하며,
    상기 제2 카운트 종료 신호가 액티브될 때에도 상기 제2 비트 신호는 토글링하지 않고 이전의 상태로 유지되는 것을 특징으로 하는 디지털 카운터.
  8. 외부로부터 입력되는 복수개의 외부 클럭 신호들 중 하나를 제1 내부 클럭 신호로 생성하며, 상기 제1 내부 클럭 신호에 응답하여 일정한 레벨의 제1 비트 신호를 출력하는 제1 카운트 유닛;
    상기 복수개의 외부 클럭 신호들 중 하나를 제2 내부 클럭 신호로써 생성하며, 상기 제2 내부 클럭 신호에 응답하여 일정한 레벨의 제2 비트 신호를 출력하는 제2 카운트 유닛; 및
    상기 복수개의 외부 클럭 신호들 중 하나에 응답하여 제3 비트 신호를 출력하고, 업 카운트 신호와 다운 카운트 신호에 응답하여 업 카운트 동작과 다운 카운트 동작 중 하나를 수행하는 제3 카운트 유닛을 구비하는 것을 특징으로 하는 디지털 카운터.
  9. 제8항에 있어서,
    상기 카운트 동작의 종료를 알리는 메인 카운트 종료 신호에 응답하여 제1 카운트 종료 신호 및 제2 카운트 종료 신호를 출력하며, 상기 제1 및 제2 카운트 종료 신호들을 상기 제1 카운트 유닛과 상기 제2 카운트 유닛으로 전송하는 펄스 발생기를 더 구비하는 것을 특징으로 하는 디지털 카운터.
  10. 제9항에 있어서, 상기 제1 카운트 유닛은
    상기 제1 내부 클럭 신호와 상기 제1 카운트 종료 신호를 논리곱하는 제1 앤드 게이트;
    상기 제1 앤드 게이트의 출력 신호와 상기 제2 카운트 종료 신호를 수신하고, 상기 제2 카운트 종료 신호에 동기되어 상기 제1 앤드 게이트의 출력 신호를 소정 시간 지연시켜서 출력하는 제1 플립플롭;
    상기 제1 플립플롭의 출력 신호와 상기 제2 카운트 유닛의 출력 신호를 배타적 부정 논리합 연산하여 상기 제1 비트 신호로써 출력하는 익스클루시브 노아 게이트;
    상기 다운 카운트 신호에 응답하여 상기 익스클루시브 노아 게이트의 출력 신호를 소정 시간 지연시켜서 출력하는 제2 플립플롭; 및
    상기 복수개의 외부 클럭 신호들을 수신하고, 상기 제2 플립플롭의 출력 신호에 의해 제어되어 상기 복수개의 외부 클럭 신호들 중 하나를 상기 제1 내부 클럭 신호로써 출력하는 제1 멀티플렉서를 구비하는 것을 특징으로 하는 디지털 카운터.
  11. 제9항에 있어서, 상기 제2 카운트 유닛은
    상기 제2 내부 클럭 신호와 상기 제1 카운트 종료 신호를 논리곱하는 제2 앤드 게이트; 및
    상기 제2 앤드 게이트의 출력 신호와 상기 제2 카운트 종료 신호를 수신하고, 상기 제2 카운트 종료 신호에 동기되어 상기 제2 앤드 게이트의 출력 신호를 소정 시간 지연시켜서 신호를 출력하는 제3 플립플롭;
    상기 다운 카운트 신호에 응답하여 상기 제3 플립플롭의 출력 신호를 지연시켜서 제2 비트 신호로써 출력하는 제4 플립플롭; 및
    상기 복수개의 외부 클럭 신호들을 수신하고, 상기 제3 플립플롭의 출력 신호에 의해 제어 되어 상기 복수개의 외부 클럭 신호들 중 하나를 상기 제2 내부 클럭 신호로서 출력하는 제2 멀티플렉서를 구비하는 것을 특징으로 하는 디지털 카운터.
  12. 제9항에 있어서, 상기 제3 카운트 유닛은
    상기 외부 클럭 신호들 중 하나와 상기 제2 내부 클럭 신호를 수신하고, 상기 업 카운트 신호에 의해 제어되어 상기 외부 클럭 신호들 중 하나와 상기 제2 내부 클럭 신호 중 하나를 선택하여 출력하는 제3 멀티플렉서;
    상기 메인 카운트 종료 신호와 상기 다운 카운트 신호를 논리합 연산하여 출력하는 오아 게이트; 및
    상기 오아 게이트의 출력 신호와 상기 업 카운트 신호에 응답하여 업카운트 동작과 다운 카운트 동작 중 하나를 수행하며, 상기 제3 멀티플렉서의 출력 신호를 소정 시간 지연시켜서 상기 제3 비트 신호를 출력하는 카운트부를 구비하는 것을 특징으로 하는 디지털 카운터.
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