TWI685200B - 同步鏡延遲電路和同步鏡延遲操作方法 - Google Patents

同步鏡延遲電路和同步鏡延遲操作方法 Download PDF

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Abstract

本發明提供了一種同步鏡延遲電路。同步鏡延遲電路包括延遲監視電路、向前延遲電路、第一位移電路、向後延遲電路、第二位移電路，以及時脈頻率檢驗電路。時脈頻率檢驗電路包含複數時脈頻率檢驗單元。每一時脈頻率檢驗單元會判斷外部輸入時脈信號之頻率是否比振盪器輸出之參考時脈信號之頻率慢，以產生一判斷結果。每一時脈頻率檢驗單元會將判斷結果傳送給第一位移電路和第二位移電路。第一位移電路和第二位移電路會根據判斷結果，決定是否先延遲外部輸入時脈信號。

Description

同步鏡延遲電路和同步鏡延遲操作方法
本發明說明書主要係有關於一同步鏡延遲(synchronous mirror delay，SMD)電路技術，特別係有關於可應用在大頻寬範圍之同步鏡延遲電路技術。
同步鏡延遲電路被廣泛地應用在記憶體電路之設計上。針對輸入記憶體電路之不同的外部輸入時脈信號，同步鏡延遲電路可用來同步外部輸入時脈信號和記憶體電路之內部操作時脈信號。
如第1圖所示，記憶體電路100可包括一輸入緩衝器(input buffer)110、一同步鏡延遲電路120和一時脈驅動器(clock driver)130。此外，在同步鏡延遲電路120中可包含一延遲監視電路(delay monitor circuit，DMC)121、一向前延遲(forward delay)電路123、一相位偵測器(phase detector)電路124，以及一向後延遲(backward delay)電路125，其中向前延遲電路123、相位偵測器電路124和向後延遲電路125中均包含複數階之延遲單元。第2圖中顯示了原始外部輸入時脈信號CLK EXT、內部操作時脈信號CLK INT，以及外部輸入時脈信號CLK EXT在B、D、E點之信號。
參考第2圖所示，在傳統之SMD操作中，為了使外部輸入時脈信號CLK EXT和記憶體電路之內部操作時脈信號CLK EXT能達成同步，會需要使同步鏡延遲電路120中的B點到D點之延遲tV能滿足tV=tCK-(d1+d2)之條件，其中tV表示前延遲電路123和向後延遲電路125產生之延遲，以及tCK表示外部輸入時脈信號CLK EXT之週期。因此，在滿足上述條件下，經過推導後(即2*d1+d2+2*tV+d2=2*d1+d2+2*[tCK-(d1+d2)]+d2=2*tCK)，可得知在2倍tCK時間後，外部輸入時脈信號CLK EXT和記憶體電路之內部操作時脈信號CLK EXT能達成同步。
然而，在傳統之SMD操作中，並無法知道外部輸入時脈信號CLK EXT之週期為快或慢，因此需要預先配置相當多階的延遲單元，以使得若外部輸入時脈信號CLK EXT之週期很慢時，外部輸入時脈信號CLK EXT和記憶體電路之內部操作時脈信號CLK EXT仍能達成同步。
然而，這些多階的延遲單元，將會使得同步鏡延遲電路會產生較大的電流功耗，以及在同步鏡延遲電路之製程上會需要較大的尺寸。
有鑑於上述先前技術之問題，本發明提供了一種同步鏡延遲電路，其可適用於廣的外部輸入時脈信號週期，且相對於傳統的SMD，具有較小的電流功耗及較小的尺寸。
根據本發明之一實施例提供了一種同步鏡延遲電路。上述同步鏡延遲電路包括一延遲監視電路、一向前延遲電路、一第一位移電路、一向後延遲電路、一第二位移電路，以及一時脈頻率檢驗電路。延遲監視電路耦接一輸入緩衝器。第一位移電路耦接上述延遲監視電路和上述向前延遲電路。第二位移電路耦接上述向後延遲電路以及一時脈驅動器。時脈頻率檢驗電路耦接一振盪器、上述第一位移電路以及上述第二位移電路，且包含複數時脈頻率檢驗單元。每一上述時脈頻率檢驗單元會判斷一外部輸入時脈信號之頻率是否比上述振盪器輸出之一參考時脈信號之頻率慢，以產生一判斷結果，且每一上述時脈頻率檢驗單元會將上述判斷結果傳送給上述第一位移電路和上述第二位移電路。上述第一位移電路和上述第二位移電路會根據上述判斷結果，決定是否先延遲上述外部輸入時脈信號。
根據本發明之一實施例提供了一種同步鏡延遲(SMD)操作方法。此同步鏡延遲操作方法適用一同步鏡延遲電路。此同步鏡延遲操作方法包括：藉由上述同步鏡延遲電路之一時脈頻率檢驗電路，判斷一外部輸入時脈信號之頻率是否比上述振盪器輸出之一參考時脈信號之頻率慢，以產生一判斷結果；將上述判斷結果傳送給上述同步鏡延遲電路之一第一位移電路和一第二位移電路，以及藉由上述第一位移電路和上述第二位移電路根據上述判斷結果，決定是否先延遲上述外部輸入時脈信號。
關於本發明其他附加的特徵與優點，此領域之熟習技術人士，在不脫離本發明之精神和範圍內，當可根據本案實施方法中所揭露之同步鏡延遲電路和同步鏡延遲操作方法，做些許的更動與潤飾而得到。
本章節所敘述的是實施本發明之最佳方式，目的在於說明本發明之精神而非用以限定本發明之保護範圍，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
第3圖係顯示根據本發明之一實施例所述之記憶體電路300之方塊圖。如第3圖所示，記憶體電路300可包括一輸入緩衝器310、一同步鏡延遲電路320、一時脈驅動器330，以及一振盪器340。
如第3圖所示，同步鏡延遲電路320可包含一延遲監視電路321、一第一位移電路322、一向前延遲電路323、相位偵測器電路324、一向後延遲電路325、一第二位移電路326以及一時脈頻率檢驗(clock-frequency-checker，CSC)電路327。延遲監視電路321可包含一虛擬輸入緩衝器(dummy input buffer)以及一虛擬時脈驅動器(dummy clock driver)。向前延遲電路323、相位偵測器電路324和向後延遲電路325中可包含複數階之延遲單元。
當外部輸入時脈信號CLK EXT經由輸入緩衝器310 輸入同步鏡延遲電路320後，外部輸入時脈信號CLK EXT會傳送給延遲監視電路321和時脈頻率檢驗電路327。時脈頻率檢驗電路327會根據外部輸入時脈信號CLK EXT以及振盪器340所產生之參考時脈信號CLK BASE，產生判斷結果CLKSLOW，並將判斷結果CLKSLOW傳送給第一位移電路322和第二位移電路326。接著，第一位移電路322會根據判斷結果CLKSLOW，決定延遲監視電路321輸出之外部輸入時脈信號CLK EXT在經過向前延遲電路323、相位偵測器電路324、向後延遲電路325處理前，是否需要先被延遲一段時間。最後，第二位移電路326會對向後延遲電路325輸出之外部輸入時脈信號CLK EXT進行和第一位移電路322相同之操作，並將處理後之外部輸入時脈信號CLK EXT傳送給時脈驅動器330，以產生記憶體電路300之控制電路所需之內部操作時脈信號CLK INT。底下之實施例將會有更詳細之描述。
如第4圖所示，時脈頻率檢驗電路327可包含一或閘410、一第一暫存器420、一第二暫存器430、一及閘440、一第三暫存器450以及一SR栓鎖器460。需注意地是時脈頻率檢驗電路單元亦可以其他電路架構來達成等效之功能。
如第4圖所示，或閘410會接收一啟動重置信號POR，或接收外部輸入時脈信號CLK EXT。當或閘410接收到啟動重置信號POR或外部輸入時脈信號CLK EXT時，或閘410會傳送一重置信號RESET至第一暫存器420和第二暫存器430之接腳RST，以對第一暫存器420和第二暫存器430接腳Q之數值進行重置(例如：將Q之值重置為0)。也就是說，在啟動重置信號POR或外部輸入時脈信號CLK EXT之正緣(rising edge)時，第一暫存器420和第二暫存器430接腳Q之數值就會進行重置(例如：將Q之值重置為0)。
在此實施例中，第一暫存器420之接腳CK會接收參考時脈信號CLK BASE，且第一暫存器420之接腳D會接收時脈信號CLK EXT。在每一參考時脈信號CLK BASE之正緣，時脈信號CLK EXT的值會被送到第一暫存器420之接腳Q，以輸出第一觸發信號TRG1至及閘440(可參考第5A-5B圖)。此外，第二暫存器430之接腳CK會接收反向參考時脈信號ZCLK BASE，且第二暫存器430之接腳D會接收時脈信號CLK EXT。在每一反向參考時脈信號ZCLK BASE之正緣，時脈信號CLK EXT的值會被送到第二暫存器430之接腳Q，以輸出第二觸發信號TRG2至及閘440(可參考第5A-5B圖)。當及閘440接收到第一觸發信號TRG1和第二觸發信號TRG2時，及閘440會對第一觸發信號TRG1和第二觸發信號TRG2做運算，以產生旗標信號FG。接著，及閘440會將旗標信號FG傳送給第三暫存器450之接腳D。
此外，在此實施例中，第三暫存器450之接腳CK會接收反向外部輸入時脈信號ZCLK EXT。在每一反向外部輸入時脈信號ZCLK EXT之正緣，旗標信號FG的值會被送到第三暫存器450之接腳Q，以輸出信號Q out至SR栓鎖器460。SR栓鎖器460接收到輸出信號Q out後，會根據輸出信號Q out產生判斷結果CLKSLOW。根據本發明之一實施例，當判斷結果CLKSLOW為一第一準位(例如：1)時，即表示外部輸入時脈信號CLK EXT之頻率比參考時脈信號CLK BASE之頻率慢；當判斷結果CLKSLOW為一第二準位(例如：0)時，即表示外部輸入時脈信號CLK EXT之頻率沒有比參考時脈信號CLK BASE之頻率慢。
參考第5A圖，由於及閘440會對第一觸發信號TRG1和第二觸發信號TRG2做運算。因此，當第一觸發信號TRG1和第二觸發信號TRG2之值都為高準位(例如：1)時，旗標信號FG之值才會為高準位(例如：1)。此外，在每一反向外部輸入時脈信號ZCLK EXT之正緣，旗標信號FG的值會被送到第三暫存器450之接腳Q，以輸出信號Q out至SR栓鎖器460。因此，當輸出信號Q out為高準位(例如：1)時，SR栓鎖器460輸出之判斷結果CLKSLOW才會為高準位(例如：1)。當CLKSLOW為高準位之情況發生時，即表示外部輸入時脈信號CLK EXT之頻率比參考時脈信號CLK BASE之頻率慢。因此，外部輸入時脈信號CLK EXT需要被第一位移電路322和第二位移電路326延遲一段時間。如此一來，將使得向前延遲電路323、相位偵測器電路324、向後延遲電路325中不需要配置太多階(stage)的延遲單元，就能達成內部操作時脈信號CLK INT和原始外部輸入時脈信號CLK EXT之同步。
注意地是，在本發明之實施例中，向前延遲電路323和向後延遲電路325亦會分別產生延遲tV。此外，在本發明之實施例中，第一位移電路322和第二位移電路326所產生之延遲會大於tV。
另一方面，如第5B圖所示，由於第一觸發信號TRG1和第二觸發信號TRG2之值都為高準位(例如：1)之情況並未發生，所以旗標信號FG之值都會在低準位(例如：0)。由於旗標信號FG之值都在低準位(例如：0)，因此SR栓鎖器460輸出之判斷結果CLKSLOW都會為低準位(例如：0)之狀態。當判斷結果CLKSLOW為高準位之情況未發生時，即表示外部輸入時脈信號CLK EXT之頻率沒有比參考時脈信號CLK BASE之頻率慢。因此，外部輸入時脈信號CLK EXT不需要被第一位移電路322和第二位移電路326延遲一段時間。
參考第3圖和第5C圖，根據本發明之實施例，向前延遲電路323會包含延遲單元D(0)~D(n)，且向後延遲電路325會包含延遲單元E(0)~E(n)。從同步鏡延遲電路320中的B點到向後延遲電路325之第E(n)個延遲單元之延遲為t1，向後延遲電路325之第E(n)個延遲單元到時脈驅動器330之延遲為t2，其中t1=tCSC+tFD，且t1=t2，且其中tCSC係表示第一位移電路322和第二位移電路326所產生之延遲時間、tFD係表示向前延遲電路323和向後延遲電路325所產生之延遲。因此，為了使外部輸入時脈信號CLK EXT和記憶體電路之內部操作時脈信號CLK EXT能達成同步，會需要使同步鏡延遲電路320中的B點到向後延遲電路325之第E(n)個延遲單元之延遲t1能滿足t1= tCK-(d1+d2)之條件，才會使得總延長時間t會等於兩倍tCK時間(即t=[d1+(d1+d2)+t1+t2+d2]=2t*CK)。因此，在本發明之實施例中，會根據判斷結果CLKSLOW，來決定第一位移電路322和第二位移電路326所需延遲之時間，以滿足上述條件。因此，在本發明中，同步鏡延遲電路320之向前延遲電路323、相位偵測器電路324、向後延遲電路325中將不需要配置太多階(stage)的延遲單元，就能達成內部操作時脈信號CLK INT和原始外部輸入時脈信號CLK EXT之同步。
如第6圖所示，時脈頻率檢驗電路327可包含多個時脈頻率檢驗單元CFC[0]~CFC[n-1]，其中n為正整數。每一時脈頻率檢驗單元CFC[0]~CFC[n-1]可適用第4圖所示之架構。根據本發明一實施例，同步鏡延遲電路320更可包含一除頻電路(圖未顯示)。除頻電路可將參考時脈信號CLK BASE依不同倍數降頻，以產生不同頻率之參考時脈信號CLK BASE，例如第6圖所示之CLK BASE/1、CLK BASE/2…CLKBASE/2 (n-1)。
如第6圖所示，之時脈頻率檢驗電路327之時脈頻率檢驗單元CFC[0]~CFC[n-1]會分別接收不同頻率之參考時脈信號CLK BASE/1、CLK BASE/2…CLK BASE/2 (n-1)。時脈頻率檢驗單元CFC[0]~CFC[n-1]會根據其接收到之參考時脈信號CLK BASE/1、CLK BASE/2…CLK BASE/2 (n-1)，分別產生判斷結果CLKSLOW[0]、CLKSLOW[1]…CLKSLOW[n-1]。每一時脈頻率檢驗單元CFC[0]~CFC[n-1]會將其產生之判斷結果CLKSLOW[0]、CLKSLOW[1]…CLKSLOW[n-1]傳送給第一位移電路322和第二位移電路326。第一位移電路322和第二位移電路326即可根據所有判斷結果CLKSLOW[0]、CLKSLOW[1]…CLKSLOW[n-1](或表示為CLKSLOW[n-1：0])，決定外部輸入時脈信號CLK EXT該延遲(或位移)多久。舉例來說，當僅有判斷結果CLKSLOW[0]之值為1時(即僅有在參考時脈信號CLK BASE係CLK BASE/1時，外部輸入時脈信號CLK EXT之頻率才比參考時脈信號CLK BASE之頻率慢)，則外部輸入時脈信號CLK EXT之頻率僅稍微慢於參考時脈信號CLK BASE之頻率，因此會延遲外部輸入時脈信號CLK EXT較短的時間。當判斷結果CLKSLOW[n-1]之值為1時(即在參考時脈信號CLK BASE係CLK BASE/1、CLK BASE/2…CLK BASE/2 (n-1)時，外部輸入時脈信號CLK EXT之頻率都比參考時脈信號CLK BASE之頻率慢)，則外部輸入時脈信號CLK EXT之頻率相當慢，因此會延遲外部輸入時脈信號CLK EXT較長的時間。
如第7圖所示，時脈頻率檢驗電路327更可包含一多數決邏輯(majority logic)電路710。多數決邏輯電路710會耦接時脈頻率檢驗電路327之每一時脈頻率檢驗單元CFC[0]~CFC[n-1]，以接收判斷結果CLKSLOW[0]、CLKSLOW[1]…CLKSLOW[n-1]。當多數決邏輯電路710接收到判斷結果CLKSLOW[0]、CLKSLOW[1]…CLKSLOW[n-1]後，會根據所有判斷結果CLKSLOW[0]、CLKSLOW[1]…CLKSLOW[n-1]，忽略所有判斷結果中不合理之判斷結果。舉例來說，若在參考時脈信號CLK BASE/4和CLK BASE/16時判斷結果 CLKSLOW[2]和CLKSLOW[4]分別為0、1，也就是說判斷為比CLK BASE/16慢，卻比CLK BASE/4快，這是有矛盾的因為CLK BASE/16比CLK BASE/4慢。這個時候就可參考時脈信號CLK BASE/1、CLK BASE/2和CLK BASE/8時之判斷結果。例如這時候CLKSLOW[0]、 CLKSLOW[1]和CLKSLOW[3]皆為1時，多數決邏輯電路710會採用對應參考時脈信號CLK BASE/16之判斷結果 CLKSLOW[4]。也就是說CLKSLOW[2]的判斷應該為誤判故給予忽略。
根據本發明一實施例，第一位移電路322和第二位移電路326中會配置複數開關電路以及複數延遲電路，以滿足不同判斷結果CLKSLOW之需求。舉例來說，當第一位移電路322和第二位移電路326從時脈頻率檢驗電路327所接收到之判斷結果CLKSLOW係3位元(即判斷結果CLKSLOW[2:0])時，第一位移電路322和第二位移電路326中需配置2個延遲電路，以滿足不同判斷結果CLKSLOW之需求。當第一位移電路322和第二位移電路326配置2個延遲電路時，第一位移電路322和第二位移電路326可產生4種不同的延遲數值。在此實施例中，2個延遲電路可具有不同延遲數值。此外，在此實施例中，第一位移電路322和第二位移電路326會根據不同判斷結果CLKSLOW，決定導通那些開關電路。也就是說，第一位移電路322和第二位移電路326會根據不同判斷結果CLKSLOW，決定從延遲監視電路321接收到之外部輸入時脈信號CLK EXT該被延遲(或位移)多久。底下將以第8圖為例來做說明。
第8圖所示之位移電路800適用第一位移電路322和第二位移電路326。位移電路800可包含一輸入端IN、一輸出端OUT、一第一開關SW0、一第二開關SW1、一第三開關SW2、一第一延遲電路810以及一第二延遲電路820。第一延遲電路810和第二延遲電路820分別具有延遲delay 1和延遲delay 2。當判斷結果CLKSLOW係[000]時，第一開關SW0和第三開關SW2會被打開，且第二開關SW1會被關上，因此，位移電路800不會有延遲產生。當判斷結果CLKSLOW係[100]時，第三開關SW2會被打開，且第一開關SW0和第二開關SW1會被關上，因此，位移電路800會產生延遲delay 1。當判斷結果CLKSLOW係[110]時，第一開關SW0和第二開關SW1會被打開，且第三開關SW2會被關上，因此，位移電路800會產生延遲delay 2。當判斷結果CLKSLOW係[111]時，第二開關SW1會被打開，且第一開關SW0和第三開關SW2會被關上，因此，位移電路800會產生延遲delay 1加上delay 2。
第9圖所示之位移電路900適用第一位移電路322和第二位移電路326。位移電路900可包括一輸入端IN、一輸出端OUT、一數位類比轉換器910，以及一延遲控制電路920。數位類比轉換器910會從時脈頻率檢驗電路327接收判斷結果CLKSLOW，且根據判斷結果CLKSLOW，產生對應判斷結果CLKSLOW之電位訊號Vbias。接著，數位類比轉換器910會將電位訊號Vbias傳送給延遲控制電路920。延遲控制電路920會從輸入端IN接收外部輸入時脈信號CLK EXT，並根據從數位類比轉換器910接收到之電位訊號Vbias，決定外部輸入時脈信號CLK EXT該被延遲(或位移)多久。
請參閱第10圖，此同步鏡延遲(SMD)操作方法可適用本發明之同步鏡延遲電路。在步驟S1010，同步鏡延遲電路之一時脈頻率檢驗電路會判斷一外部輸入時脈信號CLK EXT之頻率是否比一振盪器輸出之一參考時脈信號CLK BASE之頻率慢，以產生一判斷結果CLKSLOW。在步驟S1020，時脈頻率檢驗電路會將判斷結果CLKSLOW傳送給同步鏡延遲電路之一第一位移電路和一第二位移電路。在步驟S1030，第一位移電路和第二位移電路會根據判斷結果CLKSLOW，決定是否先延遲外部輸入時脈信號CLK EXT。
根據本發明一實施例，在同步鏡延遲操作方法中，當外部輸入時脈信號CLK EXT之頻率比參考時脈信號CLK BASE之頻率慢時，同步鏡延遲電路320之時脈頻率檢驗電路產生之判斷結果CLKSLOW為一第一準位。當外部輸入時脈信號CLK EXT之頻率沒有比參考時脈信號CLK BASE之頻率慢時，同步鏡延遲電路320之時脈頻率檢驗電路產生之判斷結果CLKSLOW為一第二準位。
根據本發明一實施例，同步鏡延遲操作方法更包括，當判斷結果CLKSLOW為第一準位時，第一位移電路和第二位移電路會根據參考時脈信號CLK BASE之頻率，決定外部輸入時脈信號CLK EXT該先被延遲多久。當判斷結果CLKSLOW為第二準位時，第一位移電路和第二位移電路不會先延遲外部輸入時脈信號CLK EXT。
根據本發明一實施例，同步鏡延遲操作方法更包括，同步鏡延遲電路320之一除頻電路會將參考時脈信號CLK BASE依不同倍數降頻，且除頻電路會將不同頻率之參考時脈信號CLK BASE分別輸入時脈頻率檢驗電路之每一時脈頻率檢驗單元。接著每一時脈頻率檢驗單元會分別將對應不同頻率之參考時脈信號CLK BASE之判斷結果CLKSLOW傳送給第一位移電路和第二位移電路。根據本發明一實施例，同步鏡延遲操作方法更包括，同步鏡延遲電路320之一多數決邏輯電路會接收每一時脈頻率檢驗單元之判斷結果CLKSLOW，以及藉由多數決邏輯電路會根據所有判斷結果CLKSLOW，忽略所有判斷結果CLKSLOW中不合理之判斷結果。
根據本發明一實施例，在同步鏡延遲操作方法中，第一位移電路和第二位移電路分別會包括複數開關電路和複數延遲電路。根據判斷結果CLKSLOW，若外部輸入時脈信號CLK EXT需要被延遲，第一位移電路和第二位移電路會導通複數開關電路之一或多者，以決定外部輸入時脈信號CLK EXT該延遲多久。根據本發明另一實施例，在同步鏡延遲操作方法中，第一位移電路和第二位移電路分別包括一數位類比轉換器和一延遲控制電路。數位類比轉換器會接收判斷結果CLKSLOW，且根據判斷結果CLKSLOW，產生對應判斷結果CLKSLOW之電位訊號Vbias。延遲控制電路會根據電位訊號Vbias，決定是否延遲外部輸入時脈信號CLK EXT，以及若外部輸入時脈信號CLK EXT需要被延遲，決定外部輸入時脈信號CLK EXT該被延遲多久。
根據本發明之實施例所提出之同步鏡延遲操作方法，當外部輸入時脈信號CLK EXT之週期過慢時，外部輸入時脈信號CLK EXT會先被延遲一段時間。因此，同步鏡延遲電路320之向前延遲電路、相位偵測器電路、向後延遲電路中將不需要配置太多階(stage)的延遲單元，就能達成內部操作時脈信號CLK INT和原始外部輸入時脈信號CLK EXT之同步。因此，根據本發明之實施例所提出之同步鏡延遲操作方法，將可避免同步鏡延遲電路會產生較大的電流功耗，以及避免在同步鏡延遲電路之製程上會需要較大的尺寸。此外，本發明之實施例所提出之同步鏡延遲(SMD)電路320可應用或操作在較大的頻寬範圍(wide-range)。
雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露，任何熟習此技藝者，在不脫離本揭露之精神和範圍內，當可作些許之更動與潤飾，因此發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、300‧‧‧記憶體電路
110、310‧‧‧輸入緩衝器
120、320‧‧‧同步鏡延遲電路
121、321‧‧‧延遲監視電路
322‧‧‧第一位移電路
123、323‧‧‧向前延遲電路
124、324‧‧‧相位偵測器電路
125、325‧‧‧向後延遲電路
450‧‧‧第三暫存器
326‧‧‧第二位移電路
460‧‧‧SR栓鎖器
327‧‧‧時脈頻率檢驗電路
710‧‧‧多數決邏輯電路
130、330‧‧‧時脈驅動器
800、900‧‧‧位移電路
340‧‧‧振盪器
810‧‧‧第一延遲電路
410‧‧‧或閘
820‧‧‧第二延遲電路
420‧‧‧第一暫存器
830‧‧‧第三延遲電路
430‧‧‧第二暫存器
910‧‧‧數位類比轉換器
440‧‧‧及閘
920‧‧‧延遲控制電路
CFC[0]~CFC[n-1]‧‧‧時脈頻率檢驗單元
CLKBASE、CLKBASE/1、CLKBASE/2…CLKBASE/2(n-1)‧‧‧參考時脈信號
CLKEXT‧‧‧外部輸入時脈信號
CLKINT‧‧‧內部操作時脈信號
CLKSLOW、CLKSLOW[0]~CLKSLOW[n-1]‧‧‧判斷結果
FG‧‧‧產生旗標信號
RESET‧‧‧重置信號
IN‧‧‧輸入端
SW0‧‧‧第一開關
OUT‧‧‧輸出端
SW1‧‧‧第二開關
POR‧‧‧啟動重置信號
SW2‧‧‧第三開關
Qout‧‧‧輸出信號
TRG2‧‧‧第二觸發信號
Vbias‧‧‧電位訊號
TRG1‧‧‧第一觸發信號
ZCLKBASE‧‧‧反向參考時脈信號
ZCLKEXT‧‧‧反向外部輸入時脈信號
第1圖係顯示習知之記憶體電路之方塊圖。 第2圖係顯示對應記憶體電路之信號時序圖。 第3圖係顯示本發明實施例之記憶體電路之方塊圖。 第4圖係顯示本發明實施例之一時脈頻率檢驗單元之電路圖。 第5A圖係顯示本發明實施例所述之當外部輸入時脈信號之頻率比參考時脈信號之頻率慢之信號時序圖。 第5B圖係顯示本發明實施例所述之當外部輸入時脈信號之頻率比參考時脈信號之頻率快之信號時序圖。 第5C圖係顯示本發明實施例所述之記憶體電路之信號時序圖。 第6圖係顯示本發明實施例之時脈頻率檢驗電路之示意圖。 第7圖係顯示本發明另一實施例之時脈頻率檢驗電路之示意圖。 第8圖係顯示本發明實施例之位移電路之示意圖。 第9圖係顯示本發明另一實施例之位移電路之示意圖。 第10圖係本發明實施例之同步鏡延遲操作方法之流程圖。
300‧‧‧記憶體電路
310‧‧‧輸入緩衝器
320‧‧‧同步鏡延遲電路
321‧‧‧延遲監視電路
322‧‧‧第一位移電路
323‧‧‧向前延遲電路
324‧‧‧相位偵測器電路
325‧‧‧向後延遲電路
326‧‧‧第二位移電路
327‧‧‧時脈頻率檢驗電路
330‧‧‧時脈驅動器
340‧‧‧振盪器
CLKBASE‧‧‧參考時脈信號
CLKEXT‧‧‧外部輸入時脈信號
CLKINT‧‧‧內部操作時脈信號

Claims (14)

  1. 一種同步鏡延遲電路，包括：一延遲監視電路，耦接一輸入緩衝器，其中一外部輸入時脈信號經由上述輸入緩衝器輸入上述延遲監視電路；一向前延遲電路；一第一位移電路，耦接上述延遲監視電路和上述向前延遲電路；一向後延遲電路；一相位偵測器電路，耦接於上述向前延遲電路和上述向後延遲電路之間；一第二位移電路，耦接上述向後延遲電路以及一時脈驅動器；以及一時脈頻率檢驗電路，耦接上述延遲監視電路、上述第一位移電路以及上述第二位移電路，從一振盪器接收一參考時脈信號，以及從上述輸入緩衝器接收上述外部輸入時脈信號，其中上述時脈頻率檢驗電路會判斷上述外部輸入時脈信號之頻率是否比一參考時脈信號之頻率慢，以產生一判斷結果，且上述時脈頻率檢驗電路會將上述判斷結果傳送給上述第一位移電路和上述第二位移電路，其中上述第一位移電路根據上述判斷結果，決定是否先延遲上述外部輸入時脈信號，再將上述外部輸入時脈信號傳送給上述向前延遲電路，以及上述第二位移電路根據上述判斷結果，決定是否先延遲上述外部輸入時脈信號，再將上述外部輸入時脈信號傳送給上述時脈驅動器，以及 上述時脈驅動器根據接收到之上述外部輸入時脈信號輸出一內部操作時脈信號。
  2. 如申請專利範圍第1項所述之同步鏡延遲電路，其中上述第一位移電路和上述第二位移電路所產生之延遲會大於上述向前延遲電路和上述向後延遲電路所產生之延遲。
  3. 如申請專利範圍第1項所述之同步鏡延遲電路，其中上述時脈頻率檢驗電路包含複數時脈頻率檢驗單元。
  4. 如申請專利範圍第3項所述之同步鏡延遲電路，更包括：一除頻電路，耦接上述時脈頻率檢驗電路，其中上述除頻電路將上述參考時脈信號依不同倍數降頻，並將不同頻率之上述參考時脈信號分別輸入每一上述時脈頻率檢驗單元，其中每一上述時脈頻率檢驗單元，分別將對應不同頻率之上述參考時脈信號之上述判斷結果傳送給上述第一位移電路和上述第二位移電路。
  5. 如申請專利範圍第4項所述之同步鏡延遲電路，其中上述時脈頻率檢驗電路更包括：一多數決邏輯電路，耦接每一上述時脈頻率檢驗單元，其中上述多數決邏輯電路會接收每一上述時脈頻率檢驗單元之上述判斷結果，並根據所有上述判斷結果，忽略所有上述判斷結果中不合理之上述判斷結果。
  6. 如申請專利範圍第3項所述之同步鏡延遲電路，其中上述時脈頻率檢驗單元包括： 一第一暫存器，接收上述參考時脈信號和上述外部輸入時脈信號；一第二暫存器，接收一反向參考時脈信號和上述外部輸入時脈信號；一及閘，耦接上述第一暫存器和上述第二暫存器，且根據上述第一暫存器和上述第二暫存器之輸出信號，產生一旗標信號；一第三暫存器，耦接上述及閘，且接收上述旗標信號和一反向外部輸入時脈信號；以及一SR栓鎖器，耦接上述第三暫存器，且根據上述第三暫存器之輸出信號，輸出上述判斷結果。
  7. 如申請專利範圍第1項所述之同步鏡延遲電路，其中上述第一位移電路和上述第二位移電路分別包括：複數開關電路；以及複數延遲電路，分別會產生不同延遲數值；其中根據上述判斷結果，若上述外部輸入時脈信號需要先被延遲，上述複數開關電路之一或多者會被導通，以決定上述外部輸入時脈信號該延遲多久。
  8. 一種同步鏡延遲(SMD)操作方法，適用一同步鏡延遲電路，包括：藉由上述同步鏡延遲電路之一時脈頻率檢驗電路從一輸入緩衝器接收一外部輸入時脈信號，以及從一振盪器接收一參考時脈信號；藉由上述時脈頻率檢驗電路，判斷上述外部輸入時脈信號之頻率是否比上述參考時脈信號之頻率慢，以產生一判斷結果； 將上述判斷結果傳送給上述同步鏡延遲電路之一第一位移電路和一第二位移電路；藉由上述第一位移電路根據上述判斷結果，決定是否先延遲上述外部輸入時脈信號，再將上述外部輸入時脈信號傳送給上述同步鏡延遲電路之一向前延遲電路，以及上述第二位移電路根據上述判斷結果，決定是否先延遲上述外部輸入時脈信號，再將上述外部輸入時脈信號傳送給上述時脈驅動器；以及藉由上述時脈驅動器根據接收到之上述外部輸入時脈信號輸出一內部操作時脈信號。
  9. 如申請專利範圍第8項所述之同步鏡延遲操作方法，其中上述第一位移電路和上述第二位移電路所產生之延遲會大於上述同步鏡延遲電路之一向前延遲電路和一向後延遲電路所產生之延遲。
  10. 如申請專利範圍第8項所述之同步鏡延遲操作方法，更包括：當上述外部輸入時脈信號之頻率比上述參考時脈信號之頻率慢時，上述時脈頻率檢驗電路產生之上述判斷結果為一第一準位；以及當上述外部輸入時脈信號之頻率未比上述參考時脈信號之頻率慢時，上述時脈頻率檢驗電路產生之上述判斷結果為一第二準位。
  11. 如申請專利範圍第10項所述之同步鏡延遲操作方法，更包括： 當上述判斷結果為上述第一準位時，根據參考時脈信號之頻率，決定上述外部輸入時脈信號該先被上述第一位移電路和上述第二位移電路延遲多久；以及當上述判斷結果為上述第二準位時，不會藉由上述第一位移電路和上述第二位移電路先延遲上述外部輸入時脈信號。
  12. 如申請專利範圍第8項所述之同步鏡延遲操作方法，其中上述時脈頻率檢驗電路包含複數時脈頻率檢驗單元，上述同步鏡延遲操作方法更包括：藉由一除頻電路將上述參考時脈信號依不同倍數降頻；將不同頻率之上述參考時脈信號分別輸入上述時脈頻率檢驗之每一時脈頻率檢驗單元；以及藉由每一上述時脈頻率檢驗單元，分別將對應不同頻率之上述參考時脈信號之上述判斷結果傳送給上述第一位移電路和上述第二位移電路。
  13. 如申請專利範圍第12項所述之同步鏡延遲操作方法，更包括：藉由一多數決邏輯電路接收每一上述時脈頻率檢驗單元之上述判斷結果；以及藉由上述多數決邏輯電路根據所有上述判斷結果，忽略所有上述判斷結果中不合理之上述判斷結果。
  14. 如申請專利範圍第8項所述之同步鏡延遲操作方法，其中上述第一位移電路和上述第二位移電路分別包括一數位類比轉換器和一延遲控制電路，且上述同步鏡延遲操作方法，更包括：藉由上述數位類比轉換器接收上述判斷結果，且根據上述判斷結果，產生對應上述判斷結果之電位訊號；以及藉由上述延遲控制電路根據上述電位訊號，決定是否延遲上述外部輸入時脈信號，以及若上述外部輸入時脈信號需要被延遲，決定上述外部輸入時脈信號該延遲多久。
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