CN113300799A - 适用于jesd204b协议的时钟同步方法、电路及逻辑设备 - Google Patents

Abstract

本申请属于信号处理技术领域，具体涉及一种适用于JESD204B协议的时钟同步方法、电路及逻辑设备；本申请根据第n设备时钟信号的时钟频率、第n‑1设备时钟信号和第n‑1参考信号生成第n设备时钟信号，在生成第n设备时钟信号的同时生成第n参考信号；本申请后级的参考信号是根据多个时钟同步电路自动生成的，不需要外界额外再输入新的参考信号来对后级的时钟相位进行调整，大大的提高了同步效率，可靠性高，兼容性强，使用方便。

Description

适用于JESD204B协议的时钟同步方法、电路及逻辑设备

技术领域

本申请属于信号处理技术领域，具体涉及一种适用于JESD204B协议的时钟同步方法、电路及逻辑设备。

背景技术

5G和物联网技术的高速发展带来了海量的数据交换，使数据的吞吐量越来越大，尤其对于500MSPS以上的ADC/DAC，而JESD204B作为JEDEC(固态技术协会)的第三代标准，其链路速率达到12.5Gb/s，并且具有数据接口所需电路板空间更少，建立与保持时序要求更低，以及转换器和逻辑器件的封装更小的优势。

JESD204B协议有确定性延时的要求，因此，需要时钟电路进行相位调整。但是现有的时钟电路或时钟同步方法对时钟相位的调整会影响到内部逻辑的稳定性，需要进行多次同步调整，同步信号需要建立保持时间的影响将导致时钟频率受限，大大的降低了同步效率，而且，现有的时钟电路和时钟同步方法无法满足JESD204B协议的同步需求。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本申请的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本申请的目的在于提供一种适用于JESD204B协议的时钟同步方法、电路及逻辑设备，至少在一定程度上克服相关技术中需要进行多次同步，可靠性差，性能受限，同步效率低等技术问题。

本申请的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本申请的实践而习得。

根据本申请实施例的一个方面，提供一种适用于JESD204B协议的时钟同步方法，包括如下步骤：

接收第n-1参考信号和第n-1设备时钟信号；

根据第n设备的属性生成所述第n设备时钟信号的时钟频率；

根据所述第n设备时钟信号的时钟频率、所述第n-1设备时钟信号和所述第n-1参考信号生成第n设备时钟信号，所述第n设备时钟信号与所述第n-1设备时钟信号的相位同步；

根据所述第n设备时钟信号生成第n参考信号；

其中，n为大于0的正整数。

在本申请的一些实施例中，基于以上技术方案，根据所述第n设备时钟信号的时钟频率、所述第n-1设备时钟信号和所述第n-1参考信号生成第n设备时钟信号；包括：

根据所述第n设备时钟信号的时钟频率和所述第n-1设备时钟信号生成中间时钟信号，所述第n设备时钟信号的时钟频率与第n设备时钟信号的时钟周期互为倒数；

当所述第n-1参考信号的有效电平经过后，开始同步计时阶段；

从同步计时阶段开始，调整所述中间时钟信号以使一个第n设备时钟信号的时钟周期后的中间时钟信号与第n-1设备时钟信号相位同步，以调整后的中间时钟信号作为所述第n设备时钟信号。

在本申请的一些实施例中，基于以上技术方案，根据所述第n设备时钟信号的时钟频率、所述第n-1设备时钟信号和所述第n-1参考信号生成第n设备时钟信号，包括：

根据所述第n设备时钟信号的时钟频率和所述第n-1设备时钟信号生成中间时钟信号，所述第n设备时钟信号的时钟频率与第n设备时钟信号的时钟周期互为倒数；

当所述第n-1参考信号的有效电平经过后，开始同步计时阶段；

在同步计时阶段开始时，若所述中间时钟信号处于低电平，调整所述中间时钟信号以低电平保持一个第n设备时钟信号的时钟周期后，开始恢复所述中间时钟信号的高电平信号输出，以调整后的中间时钟信号作为第n设备时钟信号；

在同步计时阶段开始时，若所述中间时钟信号处于高电平，调整所述中间时钟信号以电平信号保持一个第n设备时钟信号的时钟周期后，开始恢复所述中间时钟信号的高电平信号输出，以调整后的中间时钟信号作为第n设备时钟信号，所述电平信号包括一段高电平信号和一段低电平信号。

在本申请的一些实施例中，基于以上技术方案，根据所述第n设备时钟信号生成第n参考信号，包括：

当开始恢复所述中间时钟信号的高电平信号输出时，开始信号同步阶段；

将信号同步阶段后的一个第n设备时钟信号的时钟周期的高电平信号作为第n参考信号。

在本申请的一些实施例中，基于以上技术方案，根据第n设备的属性生成所述第n设备时钟信号的时钟频率，包括：

根据第n设备的属性确定第n设备时钟类型；

根据所述第n设备的时钟类型确定所述第n设备的时钟频率与第n-1设备的时钟频率的倍数关系；

根据所述第n-1设备的时钟频率和所述倍数关系得出第n设备的时钟频率。

根据本申请实施例的一个方面，提供一种适用于JESD204B协议的时钟同步电路，包括：

信号分频器，所述信号分频器接收第n-1设备时钟信号和第n-1参考信号，并根据第n设备的时钟频率对第n-1设备时钟信号进行分频，生成第n设备时钟信号和第n参考信号；

门控时钟器，所述门控时钟器连接所述信号分频器，所述门控时钟器用于连接或切断第n设备时钟信号。

在本申请的一些实施例中，基于以上技术方案，当所述第n-1设备时钟信号有两条，分别为第一第n-1设备时钟信号和第二第n-1设备时钟信号时，所述时钟同步电路包括：

第一信号选择器，所述第一信号选择器接收所述第一第n-1设备时钟信号和第二第n-1设备时钟信号，并选择任意一条第n-1设备时钟信号输出；

第一分频器，所述第一分频器接收第二第n-1设备时钟信号和第n-1参考信号，并根据所述第n设备的时钟频率对第二第n-1设备时钟信号进行分频，生成备选第n设备时钟信号和第n参考信号；

第一门控时钟器，所述第一门控时钟器连接第一分频器，用于控制所述备选第n设备时钟信号进行连接或切断；

第二信号选择器，所述第二信号选择器连接第一信号选择器的输出端和第一门控时钟器的输出端，用于接收第一信号选择器输出的时钟信号和备选第n设备时钟信号并选择一条输出作为第n设备时钟信号；

第二门控时钟器，所述第二门控时钟器接收第二第n-1设备时钟信号，用于控制第二第n-1设备时钟信号进行连接或切断；

第三门控时钟器，所述第三门控时钟器接收第二门控时钟器的输出端，用于控制第二第n-1设备时钟信号进行连接或切断，并将第二第n-1设备时钟信号作为第n设备时钟信号。

在本申请的一些实施例中，基于以上技术方案，所述信号分频器包括：

第一计数器，所述第一计数器接收第n-1参考信号，所述第一计数器是以第n设备时钟信号的时钟周期进行计数的周期计数器；

第二计数器，所述第二计数器接收第n-1参考信号，所述第二计数器是一次性计数器；

寄存器，所述寄存器接收第n-1设备时钟信号，用于寄存第n-1设备时钟信号；

功能选择器，所述功能选择器的输入端分别连接所述第一计数器、所述第二计数器和所述寄存器，并根据所述第一计数器的计数值，所述第二计数器的计数值和所述寄存器的第n-1设备时钟信号输出第n设备时钟信号，所述功能选择器的输出端连接所述寄存器，所述寄存器接收所述第n设备时钟信号，用于寄存第n设备时钟信号，并输出第n设备时钟信号；

判决器，所述判决器连接所述第二计数器，用于根据所述第二计数器的计数值生成第n参考信号。

根据本申请实施例的一个方面，提供一种逻辑设备，包括沿信号传输方向依次级联的多个逻辑子设备，所述多个逻辑子设备适用JESD204B协议进行数据传输，所述逻辑子设备包括数据传输设备和如上所述的时钟同步电路。

根据本申请实施例的一个方面，提供一种适用于逻辑设备的时钟同步方法，应用在如上所述的逻辑设备中，所述时钟同步方法包括：

在级联方向上任意相邻两所述逻辑子设备中，下一级逻辑子设备根据上一级逻辑子设备输出的时钟信号和参考信号生成自身的时钟信号和参考信号，以实现多个级联的逻辑子设备进行逐级数据传输。

在本申请实施例提供的技术方案中，本申请根据第n设备的属性生成第n设备时钟信号的时钟频率；根据第n设备时钟信号的时钟频率、第n-1设备时钟信号和第n-1参考信号生成第n设备时钟信号，在生成第n设备时钟信号的同时生成第n参考信号；本申请后级的第n参考信号是根据前级的第n-1参考信号和前级的第n-1设备时钟信号以及后级的第n设备时钟信号的时钟频率自动生成的，不需要外界额外再输入新的参考信号来对后级的时钟相位进行调整，仅需一个参考信号就可以实现后级的自动调整，大大的提高了同步效率，可靠性高，而且，本申请可以对不同设备进行时钟调整，兼容性强，使用方便。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示意性地示出了基于JESD204B协议所定义的频率关系时钟关系图。

图2示意性地示出了基于JESD204B协议所定义的频率关系时钟联系表。

图3示意性地示出了本申请一个实施例中时钟同步方法的步骤流程图。

图4示意性地示出了本申请对应时钟同步方法的传输结构图。

图5示意性地示出了本申请对应逻辑设备的结构框图。

图6示意性地示出了本申请第n设备时钟信号的时钟频率生成方法的步骤流程图。

图7示意性地示出了本申请第n设备时钟信号生成方法的步骤流程图。

图8示意性地示出了本申请一种第n设备时钟信号生成方法的信号调整示意图。

图9示意性地示出了本申请一种第n设备时钟信号调整后的示意图。

图10示意性地示出了本申请另一种第n设备时钟信号生成方法的信号调整示意图。

图11示意性地示出了本申请信号分频器的结构框图。

图12示意性地示出了本申请另一种时钟同步电路的结构框图。

图13示意性地示出了本申请信号选择器采用门控电路对应的电路图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本申请将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。

此外，所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本申请的实施例的充分理解。然而，本领域技术人员将意识到，可以实践本申请的技术方案而没有特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知方法、装置、实现或者操作以避免模糊本申请的各方面。

附图中所示的方框图仅仅是功能实体，不一定必须与物理上独立的实体相对应。即，可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体；或在可编程逻辑器件中，比如在现场可编程门阵列（FPGA）中；或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。

附图中所示的流程图仅是示例性说明，不是必须包括所有的内容和操作/步骤，也不是必须按所描述的顺序执行。例如，有的操作/步骤还可以分解，而有的操作/步骤可以合并或部分合并，因此实际执行的顺序有可能根据实际情况改变。

JESD204B协议是一种新型的基于高速串行器/解串器（SERDES）的模数转换器（ADC）、数模转换器（DAC）或其他设备的数据传输接口。随着ADC/DAC采样速率的不断提高，数据的吞吐量也越来越大，对于500MSPS以上的ADC/DAC，动辄就是几十G的数据吞吐率，而采用传统的互补金属氧化物半导体接口（CMOS）、低压差分信号接口（LVDS）已经很难满足设计要求。JESD204B协议由于链路速率可以达到12.5Gb/s，并且具有数据接口所需电路板空间更少，建立与保持时序要求更低，以及转换器和逻辑器件的封装更小的优势。因此，被应用在基于高速串行器/解串器（SERDES）的模数转换器（ADC）、数模转换器（DAC）或其他设备的数据传输中。

JESD204B协议有确定性延时的要求。所谓确定性延时是指发送端（一般指ADC或逻辑设备）发送的数据（ADC采集的物理信号，或逻辑设备的用户数据），到接收端的延时是确定不变的。不会根据系统不同的上下电，复位等操作而改变。也不随不同的硬件系统（布线带来的延时不确定性）而改变。因此，需要时钟电路方法或时钟同步电路进行相位调整。

JESD204B包括3个子类(subclass)，分别是子类0，子类1，子类2。三个子类主要是根据同步方式的不同划分的。子类0兼容JESD204A（JESD204B的上一代协议），子类1使用参考信号（SYSREF）同步，子类2使用同步信号（SYNC）进行同步。只有子类1(subclass1)和子类2(subclass2)支持确定性延迟——发送端到接收端之间的链路延迟固定。本申请主要针对子类1使用SYSREF同步设计的时钟电路或时钟同步方法。在使用子类1确定性延时的系统中，SYSREF信号应该接入到每个设备。同一级的SYSREF信号和设备时钟信号（deviceclock）是时钟对齐的，需要使用SYSREF信号来同步设备时钟信号（device clock）的其他生成时钟和设备内部的控制电路。利用SYSREF信号来调整不同设备时钟信号的方法是，使不同设备时钟信号的有效沿对齐到SYSREF信号的边沿上，其中有效沿包括上升沿和下降沿。因此，在JESD204B协议中，为了实现确定性延时系统上发送设备和接收设备采用同源时钟，即不同设备的设备时钟信号是同源时钟，通常由一个PLL（模拟锁相环）或者DLL（数字锁相环）产生，相位不需要相同，只要求相位固定。有一个与device clock（设备时钟信号）同步的SYSREF信号控制发送设备和接收设备的时钟相位。如果有多个设备，例如多个ADC、DAC或逻辑子设备进行数据交换，那就需要多个SYSREF信号来控制多个设备之间相位同步。

其中，在一个总的设备（芯片）中，存在不同的设备模块进行数据传输。而不同的设备属性决定了不同的时钟类型。图1示意性地示出了基于JESD204B协议所定义的时钟关系图。图2示意性地示出了基于JESD204B协议所定义的时钟联系表。图1和图2的内容是相互对应的，如图1和图2所示。

图1或图2的设备时钟（device clock）为JESD204B设备的时钟输入，即本申请对应的起始设备时钟信号。一个设备（芯片）内的其他时钟均由设备时钟（device clock）生成。其中，设备时钟（device clock）是本地多帧时钟(Local MultiFrame Clock)的D倍，D是在子类1和子类2中的整数（D= integer in case of subclass1 or subclass2）。本地多帧时钟(Local MultiFrame Clock)简称LMFC，其它各个时钟是以LMFC为基准的。对于参考信号时钟（SYSREF clock）的频率是LMFC时钟的1/R，R是参考信号时钟和LMFC频率的关系，1个或R个多帧，就需要一个参考信号时钟SYSREF clock。换一种话说，就是一个参考信号时钟SYSREF clock周期内可以发出一个或R个多帧，R为整数（R=integer）。帧时钟（FrameClock）是LMFC的K倍，K是指LMFC中包含的帧的个数。特征时钟（character clock）是帧时钟（Frame Clock）的F倍，F取值范围是1到256（F=1…256）其中F代表一帧数据在每条通道中传输多少个字节，如果1帧包含4个字节的数据，并且，一共4条通道，可以得到F的值为1。比特时钟（bit clock）是特征时钟（character clock）的十倍，1个character是8比特，然后进行8B/10B编码，也就是说1个character最终要变成10比特。才通过SERDES传输，所以特征时钟（character clock）到比特时钟（bit clock）需要乘以10。采样时钟（sample clock）是帧时钟（Frame Clock）的S倍，S取值范围是1到32（S=1…32）S是一帧中每个通道包含多少个采样点。例如有4个通道，S值为1，那么1帧实际上有4个采样点，分别给4个通道。转换时钟（conversion clock）是采样时钟（sample clock）的C倍， C是插值系数的意思，如果为1，表示没有插值，为2表示2倍插值。

在进行时钟同步时，可以使用两种同步方法。第一种：集中式同步，就是在一个电路内完成所有时钟和控制信号的相位调整。第二种：分布式同步，需要分阶段分别调整不同的时钟和控制信号。其中集中式同步的缺点是，一次调整多个电路，会因为信号的建立需要保持时间的要求，而导致系统时钟频率受限，性能降低。而分布式同步的缺点是在时钟同步时造成内部逻辑不稳定，需要分阶段多次同步，大大降低了同步效率。

但是，利用以上方法进行相位控制，会影响到内部逻辑的稳定性，而且需要引入多个周期的SYSREF信号进行多次同步，大大的降低了同步效率，而且，以上时钟电路兼容性很差。

根据本申请实施例的一个方面，为了解决以上问题，本申请公开了一种适用于JESD204B协议的时钟同步方法，如图3所示，图3示意性地示出了本申请一个实施例中时钟同步方法的步骤流程图，包括步骤S310-步骤S340。

步骤S310：接收第n-1参考信号和第n-1设备时钟信号；

步骤S320：根据第n设备的属性生成第n设备时钟信号的时钟频率；

步骤S330：根据第n设备时钟信号的时钟频率、第n-1设备时钟信号和第n-1参考信号生成第n设备时钟信号，第n设备时钟信号与第n-1设备时钟信号的相位同步；

步骤S340：根据第n设备时钟信号生成第n参考信号；其中，n为大于0的正整数。

下面将结合图4进一步说明步骤S310-步骤S340。图4示意性地示出了本申请对应时钟同步方法的传输结构图。图4中的div1，div2，div3，…divn对应都是时钟同步电路，每一级时钟同步电路都会接收上一级的设备时钟信号和参考信号，然后生成本级的设备时钟信号和参考信号。

本申请在基于高速SERDES（串行器/解串器）的多个ADC（模数转换器）、DAC（数模转换器）或其他逻辑子设备的数据传输过程中，有一个由PLL（模拟锁相环）或者DLL（数字锁相环）产生的起始设备时钟信号CK0（clock0），同时还另外有一个起始参考信号SR0（sysref0）用于调整相位，而后续的设备时钟信号和对应的参考信号都是由各个时钟同步电路逐级生成的，例如，第一设备时钟同步电路div1接收了起始参考信号SR0和起始设备时钟信号CK0生成第一设备时钟信号CK1和第一参考信号SR1。

第二设备时钟同步电路div2接收第一设备时钟信号CK1和第一参考信号SR1生成第二设备时钟信号CK2，和第二参考信号SR2，依次逐级往下，第n时钟同步电路divn接收了第n-1设备时钟信号CKn-1，和第n-1参考信号SRn-1，就生成了第n设备时钟信号CKn，和第n参考信号SRn。利用以上办法，不需要在不同设备之间多次引入不同相位的参考信号进行相位同步，提高了同步效率。

而图4部分实际上省略了逻辑子设备的部分内容。下面结合图5的内容，来进一步说明步骤S310-步骤S340。

图5示意性地示出了本申请对应逻辑设备的结构框图。逻辑设备是指能进行逻辑运算的设备，由多个逻辑元件构成的。每个物理硬件设备可以创建多个逻辑网络设备，用户可以使用不同的配置选项来配置一个或多个逻辑网络设备。而本申请的逻辑设备包括若干逻辑子设备L，对应图5中各个虚线框以及虚线框内部就构成一个逻辑子设备L。逻辑子设备L内包括进行数据接收和传输的数据传输设备和进行时钟同步的时钟同步电路，数据传输设备是根据不同的数据要求进行数据传输的，主要包括ADC、DAC、DDC或其他设备。例如图5中第一级逻辑子设备内就包括一个进行数据传输的ADC设备和进行时钟同步的时钟同步电路div1，而每一个逻辑子设备内都包含一个时钟同步电路和一个数据传输设备。其中，时钟同步电路的作用是接收上一级设备的设备时钟信号和参考信号，如果是第一级的话，那么就接收起始参考信号和起始设备时钟信号；然后根据接收到的上一级设备的设备时钟信号和参考信号生成本级设备时钟信号和本级参考信号，以供本级的数据传输设备进行使用，避免本级数据传输设备在传输数据过程中造成相位不同步的情况出现。因此，本申请中每一级逻辑子设备的时钟同步电路都会自动生成本级数据传输设备需要用到的时钟信号和参考信号，以控制数据传输设备进行数据传输。本申请对应的方法控制第一个时钟同步电路div1接收起始时钟信号和起始参考信号并生成本级逻辑子设备所需的时钟信号和参考信号；依次沿着信号传输方向，控制后面的各个时钟同步电路逐级生成本级的逻辑子设备的时钟信号和参考信号，当到达第n时钟同步电路时，控制第n时钟同步电路会接收第n-1逻辑子设备的时钟信号和参考信号并生成第n级逻辑子设备的时钟信号和参考信号，依次实现一个逻辑设备里面多个适用JESD204B协议进行数据传输的逻辑子设备进行数据传输。

继续以图5为例，第一逻辑子设备包括第一个时钟同步电路div1和一个作为发送设备的数据传输设备ADC，第二逻辑子设备包括第二个时钟同步电路div2和一个作为接收设备的数据传输设备DDC。本申请只是列举了其中一个发送设备和接收设备的例子。而本发明的发送设备不仅包括ADC设备，还可以包括DAC设备或其他逻辑设备。发送设备ADC和接收设备DDC进行数据传输时，适用JESD204B协议进行数据传输。在传输时，PLL（模拟锁相环）会产生一个起始设备时钟信号CK0传输到发送设备ADC中。同时外部提供起始参考信号SR0输入到发送设备ADC。第一个时钟同步电路div1就开始执行如上的步骤S310-步骤S340，此时的n从最小的正整数开始，即n=1，具体的步骤如下：

首先，第一个时钟同步电路div1接收起始参考信号SR0和起始设备时钟信号CK0。

其次，根据第一逻辑子设备的属性生成第一逻辑子设备的时钟频率；基于第一逻辑子设备中ADC的属性，确定所需要的时钟类型，然后根据时钟类型就可以生成ADC所需要的时钟信号的时钟频率。

最后，根据第一设备时钟信号的时钟频率、起始参考信号SR0和起始设备时钟信号CK0生成第一设备时钟信号CK1，第一设备时钟信号CK1与起始设备时钟信号CK0的相位同步；通过该步骤可以生成发送设备ADC所需要的第一设备时钟信号CK1。当生成第一设备时钟信号CK1同时，根据第一设备时钟信号CK1生成第一参考信号SR1。利用第一参考信号SR1和第一设备时钟信号CK1就可以实现对ADC设备进行数据传输。然后将第一设备时钟信号CK1和第一参考信号SR1传到下一级，作为第二逻辑子设备的输入信号。

本申请的第二逻辑子设备包括接收设备DDC和第二时钟同步电路div2，第二逻辑子设备的第二时钟同步电路div2收到第一设备时钟信号CK1生成第一参考信号SR1后会自动生成第二设备时钟信号CK2和第二参考信号SR2。依次逐级进行传输。其中，本申请的第一逻辑子设备、第二逻辑子设备、第三逻辑子设备构成一个常用的小型逻辑设备。数据先从发送设备ADC到接收设备DDC，然后再从接收设备DDC到JESD204BTX设备，其中，JESD204BTX设备是高速接口控制器，利用三个逻辑子设备的结合可以完成一个小型逻辑设备的数据传输。

通过以上步骤就实现了一个信号接收到另一个信号生成的循环，实现从第n时钟同步电路开始接收第n-1参考信号SRn-1和第n-1设备时钟信号CKn-1；然后生成第n设备时钟信号CKn和第n参考信号SRn；其中，n为大于0的正整数。实现了后级参考信号由对应的时钟同步电路自动生成，提高了传输效率，减小了系统的耦合性。

其中，作为数据传输设备的发送设备ADC、接收设备DDC和JESD204B TX设备都是一个总的逻辑设备（或者是一个芯片）中的不同的功能模块，而其中可以添加的设备不仅包括以上的ADC、DDC，还可以是所有用于集成电路中数据传输时适用JESD204B协议的逻辑子设备。

以上部分介绍了生成设备时钟信号和参考信号的方法，接下来具体介绍步骤S310-步骤S340的具体实现方法。

在步骤S310中：接收第n-1参考信号和第n-1设备时钟信号，该步骤直接接收经过上一级设备的参考信号和设备时钟信号，如果是第一级逻辑子设备，那么接收的就是起始参考信号和起始设备时钟信号。

在步骤S320中：根据第n设备的属性生成第n设备时钟信号的时钟频率。在本申请的一个实施例中，基于以上技术方案，如图6所示，图6示意性地示出了本申请第n设备时钟信号的时钟频率生成方法的步骤流程图。根据第n设备的属性生成第n设备时钟信号的时钟频率的方法，具体包括步骤S610-步骤S630：

步骤S610：根据第n设备的属性确定第n设备时钟类型。

根据第n设备的属性就可以确定第n设备时钟类型，例如第n设备是模数转换器，那么第n设备就需要一个conversion clock（转换时钟）；而对应的设备属性和所需要的时钟都是固定的。而各种时钟类型如图1和图2所示，不同的设备属性对应不同的时钟类型。

步骤S620：根据第n设备的时钟类型确定第n设备的时钟频率与第n-1设备的时钟频率的倍数关系；

根据图1的时钟关系图所示，图1中的箭头的方向表示乘法，箭头的反向则表示除法。第n设备的时钟频率与第n-1设备的时钟频率的倍数关系对应的就是图1中的不同系数或者各个系数的乘积。因此，通过图1和图2，就可以确定第n设备的时钟频率与第n-1设备的时钟频率的倍数关系。

步骤S630：根据第n-1设备的时钟频率和倍数关系得出第n设备的时钟频率。

当确定了倍数关系后，直接将对应的倍数关系与第n-1设备的时钟频率相乘，就可以得到对应的第n设备的时钟频率。例如，对于起始设备时钟信号CK0的频率是b，而第一设备是ADC设备，因此，第一设备时钟信号的类型就是conversion clock（转换时钟），其对应的系数是K×S×C÷D，例如K×S×C÷D=1/4，那么第一设备时钟信号CK1的时钟频率就是1/4b。

根据以上步骤得到第n设备时钟信号的时钟频率后，就需要生成第n设备时钟信号。具体如步骤S330。

在步骤S330中：根据第n设备时钟信号的时钟频率、第n-1设备时钟信号和第n-1参考信号生成第n设备时钟信号，第n设备时钟信号与第n-1设备时钟信号的相位同步。

在本申请的一个实施例中，基于以上技术方案，图7示意性地示出了本申请第n设备时钟信号生成方法的步骤流程图。如图7所示，根据第n设备时钟信号的时钟频率、第n-1设备时钟信号和第n-1参考信号生成第n设备时钟信号的方法，具体包括步骤S710-步骤S730。

步骤S710：根据所述第n设备时钟信号的时钟频率和所述第n-1设备时钟信号生成中间时钟信号。

时钟频率和时钟周期是互为倒数的关系，因此，根据得到的频率直接将频率的倒数作为第n设备时钟信号的时钟周期。例如，第二设备时钟信号的时钟频率是第一设备时钟信号的时钟频率的1/4，那么第二设备时钟信号的时钟周期就是第一设备时钟信号的时钟周期的4倍。

中间时钟信号是周期固定但是相位不固定的时钟信号，就是调整前的第n设备时钟信号的一种状态。当从一个设备到另一个设备进行信号传输的过程中，由于两个设备之间的频率成一定的倍数关系，因此，两个时钟的周期是相对确定的。但是进行信号传输时，后一个设备的时钟信号的相位是随机的，因此，就需要利用对应的参考信号进行调整。而中间时钟信号就是基于第n设备时钟信号的时钟周期生成的周期固定、相位随机的信号。因此，对于JESD204B的子类1来说，中间时钟信号要等收到第n参考信号进行相位调整后才能作为第n时钟信号输出。

如图8所示，图8示意性地示出了一种第n设备时钟信号生成方法的信号调整示意图。令图8中clk_sample代表一个第n-1设备时钟信号，sysref代表其中一个第n-1参考信号，例如，令n=1，clk_sample就代表起始设备时钟信号CK0，sysref就代表起始参考信号SR0。令对应的第一设备时钟信号的时钟频率是起始设备时钟信号的时钟频率的四分之一，对应的第一设备时钟信号的时钟周期就是起始设备时钟信号的时钟周期的四倍。而图8中的四种相位情况代表列举的四种不同的相位运行场景，这四种相位运行场景是基于不同的运行场景所随机产生的，一次只输出其中的一种，根据不同的场景，进而输出对应的时钟信号，而无论当前的第一逻辑子设备处于哪种相位运行场景，最终都需要使得输出的时钟相位同步到sysref信号的跳边沿（上升沿或下降沿）上。其中，各个int clock代表中间时钟信号。中间时钟信号int clock的周期是第一设备时钟信号clk_sample的四倍，但是其相位是随机的，图8中的四种场景对应的是四种随机的相位。其中第四中间时钟信号int clock4的上升沿正好和起始参考信号sysref的边沿对齐，因此，第四种所对应的中间时钟信号的相位刚好可以与起始设备时钟信号clk_sample同步，第四种场景所产生的第二设备时钟信号与第四中间时钟信号int clock4相同，所以第四种场景不需要进行调整。其他三种均需要调整。图8中int clock1，int clock2，int clock3分别代表第一种场景，第二种场景和第三种场景的中间时钟信号，分别是第一中间时钟信号，第二中间时钟信号，第三中间时钟信号。这三种中间时钟信号的周期都是第一设备时钟信号clk_sample的四倍，相位是随机的。

步骤S720：当所述第n-1参考信号的有效电平经过后，开始同步计时阶段。

继续以图8为例，当第n-1参考信号的有效电平经过后的位置对应的是a时间点，a点就作为同步计时阶段的开始时间点，在第一种场景中a点和d点是同一个时间点。

步骤S730：从同步计时阶段开始，调整中间时钟信号以使一个第n设备时钟的时钟周期后的中间时钟信号与第n-1设备时钟信号相位同步，以调整后的中间时钟信号作为第n设备时钟信号。

继续以图8为例，对中间时钟信号进行调整的方法是在a点开始对中间时钟信号进行调整，以使一个第n设备时钟的时钟周期后到达b点的中间时钟信号与第n-1设备时钟信号相位同步。此处相位同步可以理解为在b点时刻调整后的中间时钟信号是上升沿和第n-1设备时钟信号的上升沿对齐。

以图8中的第一种场景为例，第一种场景的中间时钟信号int clock1是基于后级接收设备所产生的相位随机但时钟信号的周期固定的时钟信号。第一中间时钟信号intclock1到达b点位置时，相位和起始设备时钟信号clk_sample并不同步（b点位置两者的上升沿不对齐）。而具体的调整方法是当a点对应的时刻到来时，调整第一中间时钟信号intclock1的相位，使其变成高电平，并继续维持半个周期高电平和半个周期低电平，然后经过一个第n设备时钟的时钟周期后，b点输出的时钟信号调整后的中间时钟信号就与起始设备时钟信号clk_sample相位同步（b点位置两者的上升沿对齐），如图8所示的clk_character1所示，当第一参考信号的有效电平经过后，立即使中间时钟信号int clock1原来为低电平调整为高电平，完成对中间时钟信号int clock1的调整，得到了第一设备时钟信号clk_character1。

其中，第n-1参考信号的有效电平包括低电平和高电平，图9中的起始参考信号的有效电平是高电平，因此在图9中，当起始参考信号sysref的高电平通过后，即当起始参考信号sysref从低电平到高电平时，开始调整中间时钟信号。在图9中对应的就是a点所在位置，因为对于起始参考信号sysref而言，最左侧的上升沿是看不到的，因此，最左侧上升沿到来时，起始还是低电平，当到右侧时，此时才变成高电平，即在a点所在位置，才监测到起始参考信号sysref从低电平到高电平，此时才会开始调整中间时钟信号。

以上介绍的是第一种场景对应的一种随机相位的调整方法，其它两种随机相位的调整方式和第一种相似。第二种场景中，第二中间时钟信号int clock2到达b点位置时，相位和起始设备时钟信号clk_sample并不同步。而具体的调整方法是当a点对应的时刻到来时，调整第二中间时钟信号int clock2的相位，使其变成高电平，并继续维持半个周期高电平和半个周期低电平，然后经过一个第n设备时钟的时钟周期后，b点输出的时钟信号调整后的中间时钟信号就与起始设备时钟信号clk_sample相位同步，如图8所示的clk_character2所示。同样的，第三种场景中，第三中间时钟信号int clock3到达b点位置时，相位和起始设备时钟信号clk_sample并不同步。而具体的调整方法是当a点对应的时刻到来时，调整第三中间时钟信号int clock3的相位，使其继续维持半个周期高电平和半个周期低电平，然后经过一个第n设备时钟的时钟周期后，b点输出的时钟信号调整后的中间时钟信号就与起始设备时钟信号clk_sample相位同步，如图8所示的clk_character3所示。其中，本申请只是列举了四种随机相位对应的时钟信号的调整方法，对应的其它随机相位调整方法与此相似，因此，不再赘述。

图9示意性地示出了本申请第n设备时钟信号调整后的示意图。如图9所示，本申请在进行相位调整过程中，实际上中间并不会产生图8对应的中间参考信号，本申请为了说清楚调整过程，将其加入进行说明。当起始参考信号sysref的有效电平经过后，立即对中间时钟信号进行调整，因此，直接从起始设备时钟信号到第一设备时钟信号。即图9中的clk_character1或ck_character2或clk_character3或clk_charact4。

利用步骤S710-步骤S730完成了第n设备时钟信号的生成，但是通过对图9中的第一设备时钟信号clk_character1或ck_character2或clk_character3进行分析，发现经过步骤S810-步骤S830调整生成的第n设备时钟信号在调整期的两个上升沿间距小于预设的一个第n设备时钟信号的时钟周期，这样有可能导致造成时序违例问题，时序违例是指芯片中时序路径的真实延时时间不满足设计者对这条路径要求的延时时间。其中，调整期是以第一参考信号的有效电平经过后，立即对中间时钟信号进行调整时对应的时间点。具体参考图9，例如，以第一种场景为例，第一种场景对应的第一时钟信号clk_character1对应是在原第一中间时钟信号的d位置进行了调整，因此调整期就是以d位置对应的时间点作为调整期。而调整期的上一个上升沿是对应图10中c位置的上升沿，而c位置的上升沿和d位置的上升沿之间的间距小于一个第二设备时钟信号的时钟周期（第二设备时钟信号的时钟周期是第一设备时钟信号的四倍），图9中的c位置的上升沿和d位置的上升沿之间的间距只有第一设备时钟信号的三倍（不符合四倍周期的要求），因此有可能导致时序违例。同样的，对于第二种场景和第三种场景也存在该问题。

而本申请为了解决对应的时序违例的问题，公开了一种生成第n设备时钟信号的方法，在本申请的一个实施例中，基于以上技术方案，如图10所示，图10示意性地示出了本申请另一种第n设备时钟信号生成方法的信号调整示意图。根据第n设备时钟信号的时钟频率、第n-1设备时钟信号和第n-1参考信号生成第n设备时钟信号的方法；包括步骤S1010-步骤S1040。

步骤S1010：根据所述第n设备时钟信号的时钟频率和所述第n-1设备时钟信号生成中间时钟信号。

步骤S1020：当第n-1参考信号的有效电平经过后，开始同步计时阶段。

其中步骤S1010-步骤S1020与步骤S710-步骤S720相同，因此，不再赘述。

步骤S1030：在同步计时阶段开始时，若所述中间时钟信号处于低电平，调整所述中间时钟信号以低电平保持一个第n设备时钟信号的时钟周期后，开始恢复所述中间时钟信号的高电平信号输出，以调整后的中间时钟信号作为第n设备时钟信号；

继续以图8为例，以a点作为同步计时阶段的开始时间点。那么当同步计时阶段开始时，第一种场景中的第一中间时钟信号int clock1处于低电平，此时，本申请做的具体调整是以低电平保持一个第n设备时钟信号的时钟周期（图9中对应的第二设备时钟信号的时钟周期是第一设备时钟信号的时钟周期的四倍）后，开始恢复中间时钟信号的高电平信号输出，以调整后的中间时钟信号作为第n设备时钟信号，具体对应图8中的第一设备时钟信号clk_character1d。调整之后，调整期的两个上升沿之间的间距就大于第一设备时钟信号的时钟周期，就可以避免时序违例的问题。

以上步骤已经公开了在同步计时阶段开始时，若中间时钟信号处于低电平的情况，但是如果在同步计时阶段开始时，若中间时钟信号处于高电平，那么调整方案就有所不同，具体的方案如下。

步骤S1040：在同步计时阶段开始时，若所述中间时钟信号处于高电平，调整所述中间时钟信号以电平信号保持一个第n设备时钟信号的时钟周期后，开始恢复所述中间时钟信号的高电平信号输出，以调整后的中间时钟信号作为第n设备时钟信号，所述电平信号包括一段高电平信号和一段低电平信号。

继续以图8为例，以a点作为同步计时阶段的开始时间点。那么当同步计时阶段开始时，第三种场景中的第三中间时钟信号int clock3处于高电平，此时，本申请做的具体调整是以电平信号保持一个第n设备时钟信号的时钟周期后，其中，电平信号包括一段高电平信号和一段低电平信号。具体图8中的高电平信号维持的时间是第一设备时钟信号时钟周期的四分之一；而低电平信号维持的时间是第一设备时钟信号时钟周期的四分之三；而具体高电平信号和低电平信号的时间段是由随机相位决定的，但是高电平信号和低电平信号的时间加起来一定是一个第一设备时钟信号时钟周期。当持续完一个第一设备时钟信号时钟周期的电平信号后，就开始恢复所述中间时钟信号的高电平信号输出，形成第一设备时钟信号clk_character3d。在这种情况下。对应的也是图8中的，a位置到b位置的相位情况。调整之后，调整期的两个上升沿之间的间距就大于第一设备时钟信号的时钟周期，就可以避免时序违例的问题。而图8中第二种场景是对应的a时刻，中间时钟信号刚好处于下降沿，因此，此时，就瞬间从高电平变为低电平，并以低电平维持一个第一设备时钟信号时钟周期完成调整，形成clk_character2d。因此，就可以将以上方法形成的各个信号作为第n设备时钟信号。

本申请通过以上方法进行调整，既能够实现相位同步，又能够解决时序违例问题。

通过以上步骤得到了对应的第n设备时钟信号，还需要得到对应的第n参考信号。

在步骤S340中：根据第n设备时钟信号生成第n参考信号；其中，n为大于0的正整数。

在本申请的一个实施例中，基于以上技术方案，根据第n设备时钟信号生成第n参考信号的方法，包括如下方法：

当开始恢复中间时钟信号的高电平信号输出时，开始信号同步阶段。

继续以图8为例，图3中的1位置和d位置就是开始信号同步阶段的位置，不管是利用本申请步骤S710-步骤S730得到的四种第一设备时钟信号clk_character，还是通过步骤S1010-步骤S1040得到的解决时序违例问题后的四种第一设备时钟信号clk_characterd信号。在进行调整之后开始恢复中间时钟信号的高电平信号输出时，开始信号同步阶段。

将信号同步阶段后的一个第n设备时钟信号的时钟周期的高电平信号作为第n参考信号。

如图8中的sysref_regen信号所示，将信号同步阶段后的一个第n设备时钟信号的时钟周期的高电平信号作为第n参考信号。

其中本申请的图8和图9部分对应的可以是起始参考信号和起始设备时钟信号与第一逻辑子设备之间的传输情况，也可以是第一逻辑子设备和第二逻辑子设备之间的传输情况，也可以是任意一个逻辑子设备与另一个逻辑子设备的传输情况，虽然逻辑子设备不同，但是对于进行设备信号转换的时钟同步电路都是相同的，即时钟同步电路都在进行接收第n-1设备的参考信号和第n-1设备时钟信号，然后输出第n设备的时钟信号和第n设备的参考信号。

以上部分具体公开了利用时钟同步电路进行相位同步的方法，接下来继续公开对应的时钟同步电路的内容。

根据本申请实施例的一个方面，提供一种适用于JESD204B协议的时钟同步电路，包括：

信号分频器，信号分频器接收第n-1设备时钟信号和第n-1参考信号，并根据第n设备的时钟频率对第n-1设备时钟信号进行分频，生成第n设备时钟信号和第n参考信号；本申请的信号分频器是以上各个时钟同步电路对应的硬件，信号分频器会接收第n-1设备时钟信号和第n-1参考信号，并根据第n设备的时钟频率对第n-1设备时钟信号进行分频。实现多个逻辑子设备进行数据传输。

门控时钟器，门控时钟器连接信号分频器，门控时钟器用于连接或切断第n设备时钟信号。门控时钟器的作用是控制信号分频器分频后的电路输出。

接下来具体介绍本申请信号分频器的具体结构。在本申请的一个实施例中，基于以上技术方案，如图11所示，图11示意性地示出了本申请信号分频器的结构框图。

本申请的信号分频器包括第一计数器210、第二计数器220、寄存器230、功能选择器240和判决器250。其中，

第一计数器210接收第n-1参考信号，第一计数器210是以第n设备时钟信号的时钟周期进行计数的周期计数器。第一计数器210受到第n-1参考信号的控制，当第n-1参考信号的有效沿通过，即第n-1参考信号从低电平到高电平时，就会控制第一计数器210进行复位。而高电平信号在分频器中表现为1，低电平信号在分频器中表现为0。当第n-1参考信号从0变成1时，第一计数器210就进行复位，复位时会重新载入初始值，然后进行递减，直到递减到0，然后再载入初始值，并依次循环。利用第一计数器210可以生成周期性的信号，而且生成的周期是基于第n设备属性决定的，通过第一计数器210可以生成一个周期性的时钟信号作为最终的第n设备时钟信号输出。

第二计数器220接收第n-1参考信号，第二计数器220是一次性计数器；第二计数器220受到第n-1参考信号的控制，当第n-1参考信号SRn-1的有效沿通过，即第n-1参考信号从低电平到高电平时，就会控制第二计数器220进行复位。而高电平信号在分频器中表现为1，低电平信号在分频器中表现为0。当第n-1参考信号从0变成1时，第二计数器220就进行复位，复位时会重新载入初始值，第二计数器220常规情况下保持常0，即第二计时器一直都是保持低电平的信号，在收到第n-1参考信号信号后载入初始值，并递减，直到减为0停止计数。第二计数器220是为了生成第n参考信号所使用的。当第n-1参考信号从0变成1时，第二计数器220就进行复位，对于复位后进行一个第n设备时钟信号的时钟周期内的调整信号就对应的是第n参考信号SRn。

寄存器230，寄存器230接收第n-1设备时钟信号，用于寄存第n-1设备时钟信号；

功能选择器240，功能选择器240的输入端分别连接所述第一计数器210、第二计数器220和寄存器230，并根据第一计数器210的计数值，第二计数器220的计数值和寄存器230的第n-1设备时钟信号CKn-1输出第n设备时钟信号CKn，功能选择器240的输出端连接寄存器230，寄存器230接收第n设备时钟信号，用于寄存第n设备时钟信号，并输出第n设备时钟信号；功能选择器240使用时会根据第一计数器210的计数值，第二计数器220的计数值，以及第n-1设备时钟信号的电平来决定第n设备时钟信号下一拍的电平，然后输出到寄存器230上，作为第n设备时钟信号CKn输出。

判决器250，判决器250连接第二计数器220，用于根据第二计数器220的计数值生成第n参考信号。

参考图8中的第一种场景。第一中间时钟信号int clock1在a点位置会识别到起始参考信号sysref从0变成1。此时将第一计数器和第二计数器载入初始值。如果此时寄存器的状态为低电平，则功能选择器输出低电平，并等到第二计数器计满一个第n设备的时钟周期后开始输出高电平。此时第一计数器也已经计满一个第n设备时钟周期并变为0，然后重新载入初始值开始下一个周期的计数。功能选择器的输出经过寄存器后输出第n设备的时钟信号。此时的初始值对应的是与第n-1设备时钟信号相位同步的时钟信号，形成了第n设备时钟信号的生成，即生成了clk_character1。而生成的clk_character1会存储在寄存器230中，以实现需要时输出。

而对应的第二计数器220是一次性的，当第n-1参考信号的有效沿没通过时，时钟是低电平信号，当第n-1参考信号的有效沿通过时，就会控制载入初始值，并递减，直到减为0停止计数。此时的初始值是与第n-1参考信号相位同步的，因此，当第n-1参考信号的有效沿通过时，就保持了一个第n设备时钟信号对应时钟周期的高电平，生成了sysref_regen信号。

通过以上的分频器就可以实现本申请步骤S310-步骤S340对应的时钟同步方法。

以上部分介绍了一种时钟同步电路的结构，下面介绍另外一种时钟同步电路。

在本申请的一个实施例中，基于以上技术方案，图12示意性地示出了本申请另一种时钟同步电路的结构框图。如图12所示，当所述第n-1设备时钟信号有两条，分别为第一第n-1设备时钟信号CKn-1-1和第二第n-1设备时钟信号CKn-1-2时，时钟同步电路包括：

第一信号选择器100，所述第一信号选择器100接收第一第n-1设备时钟信号CKn-1-1和第二第n-1设备时钟信号CKn-1-2，并根据设备属性选择选择任意一条时钟信号输出；

第一分频器200，第一分频器200接收第二第n-1设备时钟信号CKn-1-2和第n-1参考信号SRn-1，并根据所述第n设备的时钟频率对第二第n-1设备时钟信号CKn-1-2进行分频，生成备选设备时钟信号和第n参考信号SRn；

第一门控时钟器300，第一门控时钟器300连接第一分频器200，用于控制备选设备时钟信号进行连接或切断；

第二信号选择器400，第二信号选择器400连接第一信号选择器100的输出端和第一门控时钟器300的输出端，用于接收第一信号选择器100输出的时钟信号和备选设备时钟信号并选择一条输出作为第n设备时钟信号输出；

第二门控时钟器500，第二门控时钟器500接收第二第n-1设备时钟信号CKn-1-2，用于控制第二第n-1设备时钟信号CKn-1-2进行连接或切断；

第三门控时钟器600，第三门控时钟器600接收第第二门控时钟器500的输出端，用于控制第二第n-1设备时钟信号CKn-1-2进行连接或切断，并将第二第n-1设备时钟信号CKn-1-2作为第n设备时钟信号。

通过本申请的另一种时钟同步电路，当输入进来的第n-1设备时钟信号有两条时，根据后端设备的频率特性，对应生成两条特定频率的时钟信号输出，分别是clk_character和clk_sample。

在本申请的一个实施例中，基于以上技术方案，时钟信号传输电路前端设置有旁路开关，旁路开关用于控制时钟信号传输电路连接或切断。本申请可以选择性设置分频，当旁路开关断开时，就不进行分频直接进行对时钟信号的传输。

其中，本申请的信号选择器MUX可以根据实现场景的不同来采用不同的电路结构。在集成电路的具体应用过程中，为了不同的需求，经常需要使用到两种不同的集成电路，第一种：FPGA（FieldProgrammableGateArray），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。第二种是：ASIC——特定应用集成电路，目前，在集成电路界ASIC被认为是一种为专门目的而设计的集成电路。是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路。

ASIC具有高性能、低功耗的优势，但它们包含的任何算法，除了那些在软件内部处理器内核执行的，其余都是“冻结的”。所以这个时候我们就需要现场可编程门阵列（FPGA）了。早期的FPGA器件的架构相对简单，只是一系列通过可编程互连的可编程模块。因此本申请为了能够适用于以上两种集成电路，本申请的信号选择器MUX可以用ICG或者BUFGCTRL实现。具体包括适用于特定应用集成电路的门控电路或适用于现场现场可编程门阵列的时钟缓冲器。其中门控电路的电路图如图13所示。图13示意性地示出了本申请信号选择器采用门控电路对应的电路图。MUX电路包括两个门控时钟ICG构成。而本申请同样可以使用基于Xilinx公司的现场可编程门阵列，采用BUFGCTRL（时钟缓冲器）。通过以上的设计，本申请可以方便用于多种硬件结构，包括ASIC和FPGA系统，适用于不同的集成电路。

根据本申请实施例的一个方面，本申请还提供一种逻辑设备，包括沿信号传输方向依次级联的多个逻辑子设备，多个逻辑子设备适用JESD204B协议进行数据传输，每个逻辑子设备包括数据传输设备和如上所述的时钟同步电路。

具体的逻辑设备可以参考图4和图5以及步骤S310-步骤S340的内容，具体的传输关系已经通过以上方法部分说明清楚，此处不再赘述。

根据本申请实施例的一个方面，提供一种适用于逻辑设备的时钟同步方法，应用在如上所述的逻辑设备中，时钟同步方法包括：

在级联方向上任意相邻两所述逻辑子设备中，下一级逻辑子设备根据上一级逻辑子设备输出的时钟信号和参考信号生成自身的时钟信号和参考信号，以实现多个级联的逻辑子设备进行逐级数据传输。

该方法具体的实现方法与上述的步骤S310-步骤S340相同，因此此处不再赘述。

在本申请实施例提供的技术方案中，本申请根据第n设备的属性生成第n设备时钟信号的时钟频率；根据第n设备时钟信号的时钟频率、第n-1设备时钟信号和第n-1参考信号生成第n设备时钟信号，在生成第n设备时钟信号的同时生成第n参考信号；本申请后级的第n参考信号是根据前级的第n-1参考信号和前级的第n-1设备时钟信号以及后级的第n设备时钟信号的时钟频率自动生成的，不需要外界额外再输入新的参考信号来对后级的时钟相位进行调整，仅需一个参考信号就可以实现后级的自动调整，大大的提高了同步效率，可靠性高，而且，本申请可以根据不同后级第n设备的属性成对应的后级第n设备时钟信号的时钟频率，从而实现对不同设备进行时钟调整，兼容性强，使用方便。同时，本申请还解决了时钟传输中的时序违例问题，有效的提高了适用JESD204B协议进行数据传输的同步效率。

应当注意，尽管在附图中以特定顺序描述了本申请中方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。

应当注意，尽管在上文详细描述中提及了用于动作执行的设备的若干模块或者单元，但是这种划分并非强制性的。实际上，根据本申请的实施方式，上文描述的两个或更多模块或者单元的特征和功能可以在一个模块或者单元中具体化。反之，上文描述的一个模块或者单元的特征和功能可以进一步划分为由多个模块或者单元来具体化。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。

应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求来限制。

Claims (10)

1.一种适用于JESD204B协议的时钟同步方法，其特征在于，包括如下步骤：

接收第n-1参考信号和第n-1设备时钟信号；

根据第n设备的属性生成所述第n设备时钟信号的时钟频率；

根据所述第n设备时钟信号的时钟频率、所述第n-1设备时钟信号和所述第n-1参考信号生成第n设备时钟信号，所述第n设备时钟信号与所述第n-1设备时钟信号的相位同步；

根据所述第n设备时钟信号生成第n参考信号；

其中，n为大于0的正整数。

2.根据权利要求1所述的适用于JESD204B协议的时钟同步方法，其特征在于，根据所述第n设备时钟信号的时钟频率、所述第n-1设备时钟信号和所述第n-1参考信号生成第n设备时钟信号；包括：

根据所述第n设备时钟信号的时钟频率和所述第n-1设备时钟信号生成中间时钟信号，所述第n设备时钟信号的时钟频率与第n设备时钟信号的时钟周期互为倒数；

当所述第n-1参考信号的有效电平经过后，开始同步计时阶段；

从同步计时阶段开始，调整所述中间时钟信号以使一个第n设备时钟信号的时钟周期后的中间时钟信号与第n-1设备时钟信号相位同步，以调整后的中间时钟信号作为所述第n设备时钟信号。

3.根据权利要求1所述的适用于JESD204B协议的时钟同步方法，其特征在于，根据所述第n设备时钟信号的时钟频率、所述第n-1设备时钟信号和所述第n-1参考信号生成第n设备时钟信号，包括：

根据所述第n设备时钟信号的时钟频率和所述第n-1设备时钟信号生成中间时钟信号，所述第n设备时钟信号的时钟频率与第n设备时钟信号的时钟周期互为倒数；

当所述第n-1参考信号的有效电平经过后，开始同步计时阶段；

在同步计时阶段开始时，若所述中间时钟信号处于低电平，调整所述中间时钟信号以低电平保持一个第n设备时钟信号的时钟周期后，开始恢复所述中间时钟信号的高电平信号输出，以调整后的中间时钟信号作为第n设备时钟信号；

在同步计时阶段开始时，若所述中间时钟信号处于高电平，调整所述中间时钟信号以电平信号保持一个第n设备时钟信号的时钟周期后，开始恢复所述中间时钟信号的高电平信号输出，以调整后的中间时钟信号作为第n设备时钟信号，所述电平信号包括一段高电平信号和一段低电平信号。

4.根据权利要求3所述的适用于JESD204B协议的时钟同步方法，其特征在于，根据所述第n设备时钟信号生成第n参考信号，包括：

当开始恢复所述中间时钟信号的高电平信号输出时，开始信号同步阶段；

将信号同步阶段后的一个第n设备时钟信号的时钟周期的高电平信号作为第n参考信号。

5.根据权利要求1所述的适用于JESD204B协议的时钟同步方法，其特征在于，根据第n设备的属性生成所述第n设备时钟信号的时钟频率，包括：

根据第n设备的属性确定第n设备时钟类型；

根据所述第n设备的时钟类型确定所述第n设备的时钟频率与第n-1设备的时钟频率的倍数关系；

根据所述第n-1设备的时钟频率和所述倍数关系得出第n设备的时钟频率。

6.一种适用于JESD204B协议的时钟同步电路，其特征在于，包括：

信号分频器，所述信号分频器接收第n-1设备时钟信号和第n-1参考信号，并根据第n设备的时钟频率对第n-1设备时钟信号进行分频，生成第n设备时钟信号和第n参考信号；

门控时钟器，所述门控时钟器连接所述信号分频器，所述门控时钟器用于连接或切断第n设备时钟信号。

7.根据权利要求6所述的适用于JESD204B协议的时钟同步电路，其特征在于，当所述第n-1设备时钟信号有两条，分别为第一第n-1设备时钟信号和第二第n-1设备时钟信号时，所述时钟同步电路包括：

第一信号选择器，所述第一信号选择器接收所述第一第n-1设备时钟信号和第二第n-1设备时钟信号，并选择任意一条第n-1设备时钟信号输出；

第一分频器，所述第一分频器接收第二第n-1设备时钟信号和第n-1参考信号，并根据所述第n设备的时钟频率对第二第n-1设备时钟信号进行分频，生成备选第n设备时钟信号和第n参考信号；

第一门控时钟器，所述第一门控时钟器连接第一分频器，用于控制所述备选第n设备时钟信号进行连接或切断；

第二信号选择器，所述第二信号选择器连接第一信号选择器的输出端和第一门控时钟器的输出端，用于接收第一信号选择器输出的时钟信号和备选第n设备时钟信号并选择一条输出作为第n设备时钟信号；

第二门控时钟器，所述第二门控时钟器接收第二第n-1设备时钟信号，用于控制第二第n-1设备时钟信号进行连接或切断；

第三门控时钟器，所述第三门控时钟器接收第二门控时钟器的输出端，用于控制第二第n-1设备时钟信号进行连接或切断，并将第二第n-1设备时钟信号作为第n设备时钟信号。

8.根据权利要求6所述的适用于JESD204B协议的时钟同步电路，其特征在于，所述信号分频器包括：

第一计数器，所述第一计数器接收第n-1参考信号，所述第一计数器是以第n设备时钟信号的时钟周期进行计数的周期计数器；

第二计数器，所述第二计数器接收第n-1参考信号，所述第二计数器是一次性计数器；

寄存器，所述寄存器接收第n-1设备时钟信号，用于寄存第n-1设备时钟信号；

功能选择器，所述功能选择器的输入端分别连接所述第一计数器、所述第二计数器和所述寄存器，并根据所述第一计数器的计数值，所述第二计数器的计数值和所述寄存器的第n-1设备时钟信号输出第n设备时钟信号，所述功能选择器的输出端连接所述寄存器，所述寄存器接收所述第n设备时钟信号，用于寄存第n设备时钟信号，并输出第n设备时钟信号；

判决器，所述判决器连接所述第二计数器，用于根据所述第二计数器的计数值生成第n参考信号。

9.一种逻辑设备，其特征在于，包括沿信号传输方向依次级联的多个逻辑子设备，所述多个逻辑子设备适用JESD204B协议进行数据传输，所述逻辑子设备包括数据传输设备和如权利要求6-8任一项所述的时钟同步电路。

10.一种适用于逻辑设备的时钟同步方法，应用在如权利要求9所述的逻辑设备中，其特征在于，所述时钟同步方法包括：

在级联方向上任意相邻两所述逻辑子设备中，下一级逻辑子设备根据上一级逻辑子设备输出的时钟信号和参考信号生成自身的时钟信号和参考信号，以实现多个级联的逻辑子设备进行逐级数据传输。

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