JP2001230765A

JP2001230765A - クロック信号抽出回路

Info

Publication number: JP2001230765A
Application number: JP2000040108A
Authority: JP
Inventors: Shinichi Nikaido; 伸一二階堂; Takeshi Tokura; 武戸倉
Original assignee: Fujikura Ltd
Current assignee: Fujikura Ltd
Priority date: 2000-02-17
Filing date: 2000-02-17
Publication date: 2001-08-24

Abstract

(57)【要約】【課題】高速のデバイスを使用することなく、しかも
少ないクロック歪みで安定に位相補正動作を行うことが
できる、クロック信号抽出回路を提供する。【解決手段】今、１／８遅延クロック信号Ｌ１が抽出
クロックＣ２として選択出力された状態で、抽出クロッ
クＣ２より位相の遅れた受信データが入力されると、エ
ッジ検出回路５２の出力によりアップダウンカウンタ２
がアップカウントされ、８チャンネルセレクタ３は、ク
ロック周期の１／８だけ遅延した２／８遅延クロック信
号Ｌ２を選択出力する。次の受信データの位相がまだ遅
れていた場合、再度アップカウントが行われ、８チャン
ネルセレクタ３は、更にクロック周期の１／８だけ遅延
した３／８遅延クロック信号Ｌ３を選択出力する。以
降、同様に位相補正が行われ、受信データと抽出クロッ
クは理想的な位相状態となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル通信の
分野において、受信データ信号からクロック信号を抽出
するクロック信号抽出回路に関する。

【０００２】

【従来の技術】ディジタルデータを送受信する場合に
は、データそのものを相手に送出するだけでなく、何ら
かの形でデータ信号に同期したクロックを相手に送出
し、受信側ではそのクロックに位相同期したクロックを
用いて受信データを取り出す必要がある。従来からこれ
を実現するための方法として、送信側では符号化する際
に情報データにクロック成分を重畳させ送信データと
し、受信側では受信データからその重畳されたクロック
成分を抽出する、クロック信号抽出回路が用いられてい
る。

【０００３】図５に従来例のクロックの抽出回路の一例
を示す。ここでは説明を簡易化するために、１）クロック情報の重畳は送信データの信号波形の立ち
上がりでクロック信号が一致するように符号化すること
で行う。（受信信号波形の立ち上がりがデータの区切り
とする。）２）ソースクロック周波数は送信データの伝送速度の８
倍とする。（抽出クロックの分解能は送信データの最小
ビットの１／８とする。）として説明する。

【０００４】図５において、５０はソースクロックφを
発生するソースクロック発生回路であり、伝送速度の８
倍の周波数のソースクロックφを発生する。５１はクロ
ック周波数の倍率「８」に合わせて計数値「０」〜
「７」の８状態をカウントする３ビットバイナリカウン
タであり、入力されたソースクロックφの８分周の信号
を抽出クロックφ１として出力する。５２はエッジ検出
回路であり、受信データの信号波形の立ち上がりエッジ
を検出し、立ち上がりエッジ毎にそれを示すパルスＰＥ
を出力する。エッジ検出回路５２の出力パルスＰＥは、
カウンタ５１のクリア端子ＣＬＲに供給されており、こ
のパルスＰＥによってカウンタ５１がリセットされる。

【０００５】また図６には（１）受信データの信号波形
と（２）その区切り、（３）理想的な抽出クロックの位
相の関係を示し、更に図７には図５に示すクロック信号
抽出回路の動作を説明するためのタイミングチャートを
示す。いま、伝送速度の８倍の周波数のソースクロック
φを図７（１）に示す。また受信データを同図（２）に
示し、かつデータの区切りを同図（３）として示すと、
エッジ検出回路５２の出力パルスＰＥは同図（４）とな
る。またカウンタ５１の出力の内の２分周出力を同図
（５）に、４分周出力を同図（６）に、８分周出力を同
図（７）に示す。この８分周出力が抽出クロックφ１と
なる。

【０００６】次に、これらの図を用いて従来例の動作を
説明すると、図５において、ソースクロック発生回路５
０で生成された、伝送速度の８倍の周波数のソースクロ
ックφは、カウンタ５１で８分周され、抽出クロックφ
１として出力される。エッジ検出回路５２は、受信デー
タの信号波形の立ち上がりエッジ（データの区切り位
置）を検出し、この信号によりカウンタ５１をクリアす
る。これにより、受信データの信号波形の立ち上がりエ
ッジ毎にカウンタ５１がクリアされることになり、受信
データの立ち上がり毎にカウンタ５１の出力である抽出
クロックφ１が立ち下がることになって、両者が同期す
ることになる。

【０００７】これをタイミングチャートによって説明す
ると、まず、理想的な受信データと抽出クロックの関係
は図６に示すように、同図（３）の抽出クロックの立ち
上がりエッジが同図（１）の受信データの中心に位置す
る。言い換えると、理想的な受信データと抽出クロック
の関係は、同図（３）の抽出クロックの立ち下がりエッ
ジが同図（２）のデータの区切りと一致することであ
る。それに対して、図７の時刻ｔ１においては、同図
（７）の抽出クロックφ１の立ち下がりエッジは同図
（３）の受信データの区切りからずれて時刻ｔ２に位置
している。しかし次の受信データの立ち上がりエッジで
ある時刻ｔ３では、同図（４）のエッジ検出回路５２の
出力パルスＰＥによりカウンタがクリアされることで、
クロックの位相が補正される。以降同図（３）の受信デ
ータの区切りと同図（７）の抽出クロックφ１の立ち下
がりエッジは一致する。すなわち、同図（２）の受信デ
ータと同図（７）の抽出クロックφ１が同期する。

【０００８】以上の構成において、より高い分解能を要
する場合にはソースクロックφの倍率を上げて、カウン
タの分周をそれに合わせて上げれば良い。

【０００９】

【発明が解決しようとする課題】ところで、上述した従
来のクロック信号抽出回路では、回路を構成する際に抽
出クロックφ１の分解能に合わせた、伝送速度の整数倍
の周波数のソースクロックφを用いる必要がある。しか
し伝送速度が日に日に高速化される近年では、伝送速度
の数倍以上に高速で動作するデバイスは、特別なものを
用いらなければならないという欠点があった。例えば、
伝送速度が３２Ｍｂｐｓの場合、分解能を８倍とすれ
ば、必要なソースクロックφの周波数は２５６ＭＨｚと
なり、汎用のＣＭＯＳロジックＩＣの性能では回路を構
成することができない。また、従来例では位相の補正が
行われる際に、少なくともクロックの分解能幅相当のク
ロック歪みが発生する可能性がある。しかし、この歪み
量を小さくするにはソースクロックφの倍率を上げる必
要があり、更に高速のデバイスが必要になるという問題
があった。

【００１０】更に従来例の位相補正動作は、１回のカウ
ンタのリセット動作で大きくずれた位相誤差を理想的な
位相まで回復する場合には、その位相の補正量は最大で
受信データ幅に相当し、大きなクロック歪みが発生する
という欠点があった。

【００１１】また、従来例のクロック信号抽出回路は、
ディジタルＰＬＬ（ＰｈａｓｅＬｏｃｋＬｏｏｐ）
回路を、クロック信号抽出回路の出力に接続して使用す
ることが多い。この場合、ＰＬＬ回路は、クロック信号
抽出回路で受信データより抽出したクロックに位相を合
わせるように動作する。よってクロック信号抽出の時点
で発生した歪みは、その後のＰＬＬ回路で除去すること
はできず、内部回路に渡されるクロックはその歪みの影
響を受けてしまうという欠点があった。

【００１２】この発明は、上記の点に鑑みてなされたも
のであり、その目的は伝送速度と等しい周波数のソース
クロックで動作することにより、ロジック回路を構成す
るデバイスにおける、動作速度に対する負荷を軽減し、
かつクロック信号抽出時のクロック歪みの発生を最小限
に押さえて、安定に位相補正動作を行うことができる、
クロック信号抽出回路を提供することにある。

【００１３】

【課題を解決するための手段】上記の課題を解決するた
めに、請求項１に記載の発明は、所定の伝送速度で入力
される受信データの信号波形のエッジを検出するエッジ
検出手段と、所定の伝送速度と等しい周波数のソースク
ロックを発生するソースクロック発生手段とを具備する
ことにより、受信データからクロック信号を抽出するク
ロック信号抽出回路であって、エッジ検出手段の出力と
抽出クロック信号との位相比較を行い、位相の進み、遅
れに対応した信号を発生する位相比較手段と、位相比較
手段の出力で計数方向が制御され、かつエッジ検出手段
の出力の計数を行う計数手段と、ソースクロックを受信
して、該ソースクロックに対する各々の位相遅延時間を
有する複数のクロックを発生する遅延クロック発生手段
と、遅延クロック発生手段の発生する複数のクロックの
１つを、計数手段の出力により選択して、抽出クロック
信号として出力端子から出力する選択手段とを具備する
ことを特徴とする。

【００１４】請求項２に記載の発明は、所定の伝送速度
で入力される受信データの信号波形のエッジを検出する
エッジ検出手段と、所定の伝送速度と等しい周波数のソ
ースクロックを発生するソースクロック発生手段とを具
備することにより、受信データからクロック信号を抽出
するクロック信号抽出回路であって、エッジ検出手段の
出力と抽出クロック信号との位相比較を行い、位相の進
み、遅れに対応した第１の出力信号と、比較した位相が
同相であったことを示す第２の出力信号を発生する位相
比較手段と、位相比較手段の第１の出力信号で計数方向
が制御され、第２の出力信号で計数動作が制御され、か
つエッジ検出手段の出力の計数を行う計数手段と、ソー
スクロックを受信して、該ソースクロックに対する各々
の位相遅延時間を有する複数のクロックを発生する遅延
クロック発生手段と、遅延クロック発生手段の発生する
複数のクロックの１つを、計数手段の出力により選択し
て、抽出クロック信号として出力端子から出力する選択
手段とを具備することを特徴とする。

【００１５】請求項３に記載の発明は、請求項１または
請求項２に記載の発明において、遅延クロック発生手段
は、複数の同一の遅延回路を直列に接続して構成されて
いることを特徴とする。

【００１６】請求項４に記載の発明は、請求項３に記載
の発明の遅延クロック発生手段において、直列に接続さ
れる遅延回路の遅延時間を、遅延時間＝１／｛伝送速度
×遅延回路数｝とすることを特徴とする請求項３に記載
のクロック信号抽出回路。

【００１７】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１は、本発明のクロック
信号抽出回路の第１の実施の形態を示すブロック図であ
り、図２は、図１に示す遅延クロック発生回路５の詳細
を示すブロック図である。なお、本説明においても従来
例と同様、説明の簡易化のため、クロック情報の重畳は
送信データの信号波形の立ち上がりがクロック信号と位
相が一致するように符号化することにより行う。また、
抽出クロックの分解能は、送信データの最小ビットの１
／８とする。

【００１８】図１において、５２はエッジ検出回路であ
り、受信データの信号波形の立ち下がりのエッジを検出
してパルスＣ１を出力する。１は位相比較回路であり、
エッジ検出回路５２の出力Ｃ１と本回路の最終的な出力
である抽出クロックＣ２との位相比較を行う。位相比較
回路１は、エッジ検出回路５２の出力パルスＣ１の位相
が抽出クロックＣ２の位相より遅い場合は”Ｈ”（ハ
イ）を出力し、エッジ検出回路５２の出力Ｃ１の位相が
抽出クロックＣ２の位相より早い場合、もしくは同相の
場合は”Ｌ”（ロー）を出力する。エッジ検出回路５２
は位相の遅い、早いの判定を、例えば出力パルスＣ１の
立ち上がりが、抽出クロックＣ２の繰り返しパルスの中
の隣接する２つのパルスの立ち上がりのどちらに近いか
で行う。

【００１９】アップダウンカウンタ２は１／８の分解能
に合わせて、計数値「０」〜「７」の８状態をカウント
する３ビットのアップダウンカウンタである。アップダ
ウンカウンタ２は、エッジ検出回路５２の出力パルスＣ
１をクロック入力とし、位相比較回路１の出力をＵＰ／
ＤＯＷＮ信号入力として直前の状態から再カウントして
「０」〜「７」の計数値を端子Ｑａ、Ｑｂ、Ｑｃからバ
イナリで出力する。すなわち、位相比較回路１の出力
が”Ｈ”（ハイ）の時は直前の計数値をアップカウント
し、また”Ｌ”（ロー）の時はダウンカウントする。

【００２０】３は８チャンネルセレクタであり、コント
ロール入力端子Ａ、Ｂ、Ｃにアップダウンカウンタ２の
出力端子Ｑａ、Ｑｂ、Ｑｃが接続されている。この８チ
ャンネルセレクタ３はアップダウンカウンタ２からの
「０」〜「７」の計数値の入力Ａ、Ｂ、Ｃに応じて、デ
ータ端子Ｄ０〜Ｄ７中の一つを選択し、そのデータを出
力端子Ｙから出力する。例えば［Ａ，Ｂ，Ｃ］が［０，
０，０］であれば計数値「０」であるのでＤ０を、
［１，１，１］であれば計数値が「７」であるのでＤ７
を出力する。

【００２１】一方、４はソースクロック発生回路であ
り、送信データの伝送速度と等しい繰り返し周波数のソ
ースクロックφ２を発生する。

【００２２】５は遅延クロック発生回路であり、ソース
クロックφ２を、１／８の分解能に合わせ、順次クロッ
ク周期の１／８ずつ時間遅延させた信号Ｌ０〜Ｌ７を生
成し、８チャンネルセレクタ３のデータ入力ラインＤ０
〜Ｄ７へ出力する。

【００２３】更に遅延クロック発生回路５を図２を用い
て詳細に説明すると、２０〜２６は同一の遅延回路であ
り、入力された信号を所定の時間だけ遅延させて出力す
る。遅延クロック発生回路５は、この遅延回路２０〜２
６を直列に接続して構成されている。各遅延回路２０〜
２６の遅延時間は、１／８の分解能に合わせクロック周
期の１／８とする。式で表すと、遅延時間＝１／｛伝送速度×８（遅延回路数）｝となる。そして、各遅延回路２０〜２６の出力が各々端
子ＤＬ１〜ＤＬ７へ供給され、ソースクロックφ２がそ
のまま端子ＤＬ０へ供給される。

【００２４】また、図３に本発明のクロック信号抽出回
路の動作を説明するためのタイミングチャートを示す。

【００２５】次に、これらを用いて本発明の実施の形態
の動作を説明する。図３において、時刻ｔ１以前の状態
は、送信データを受信開始した直後のクロック同期がず
れている状態、もしくは受信データの乱れ等により同期
がずれた状態を示す。ここで、同図（１７）の抽出クロ
ックＣ２は同図（６）の１／８遅延クロック信号Ｌ１が
選択出力された状態にあるとして、同図（１３）に示
す。位相比較回路１の出力は、”Ｈ”（ハイ）を示して
いる。また、同図（１４）、（１５）、（１６）に示
す、８チャンネルセレクタ３の入力端子［Ａ，Ｂ，Ｃ］
へはアップダウンカウンタ２の計数値「１」、即ち
［０，０，１］が印加されて、１／８遅延クロック信号
Ｌ１が選択出力された状態である。

【００２６】次に、同図（２）の受信データの立ち上が
りである時刻ｔ２において、エッジ検出回路５２より同
図（４）に示すエッジ検出回路出力Ｃ１が位相比較回路
１に出力されて、同図（１７）に示す抽出クロックＣ２
との位相が比較される。位相比較結果は、エッジ検出回
路出力Ｃ１の位相が抽出クロックＣ２の位相より遅いの
で、同図（１３）に示す位相比較回路１の出力に”Ｈ”
（ハイ）が出力される。これによりアップダウンカウン
タ２では、計数方向がアップカウントに指定されるの
で、アップダウンカウンタ２は、同図（４）に示すエッ
ジ検出回路出力Ｃ１によるクロック入力の時刻ｔ２よ
り、直前の計数値「１」からアップカウントされて、同
図（１４）、（１５）、（１６）の、８チャンネルセレ
クタ３の入力端子Ａ，Ｂ，Ｃへ計数値「２」を印加す
る。よって、８チャンネルセレクタ３からは、同図（１
７）の抽出クロックＣ２に、２／８遅延クロック信号Ｌ
２が選択出力されて抽出クロックＣ２は、それまでより
クロック周期の１／８だけ遅延する。

【００２７】次に、同図（２）の受信データの次の立ち
上がりである時刻ｔ３において、再度、同図（４）に示
すエッジ検出回路出力Ｃ１と同図（１７）に示す抽出ク
ロックＣ２との位相が比較される。位相比較結果は、ま
だエッジ検出回路出力Ｃ１の位相が抽出クロックＣ２の
位相より遅いので、同図（１３）に示す位相比較回路１
の出力に”Ｈ”（ハイ）が出力される。これによりアッ
プダウンカウンタ２では、計数方向がアップカウントに
指定される。同時にアップダウンカウンタ２は、同図
（４）に示すエッジ検出回路出力Ｃ１によりアップカウ
ントされ、同図（１４）、（１５）、（１６）の、８チ
ャンネルセレクタ３の入力端子Ａ，Ｂ，Ｃへは計数値
「３」が印加される。よって、同図（１７）の抽出クロ
ックＣ２には、同図（８）の３／８遅延クロック信号Ｌ
３が選択出力されて、抽出クロックＣ２は更にクロック
周期の１／８だけ遅延し、同図（２）の受信データと同
図（１７）の抽出クロックＣ２は時刻ｔ４以降に示すよ
うに、以前の状態よりクロック周期の１／８だけ位相の
ずれが減少している。このようにして、受信データの立
ち上がりのある都度、上記の操作が行われて、これが数
回繰り返された後は、両者の位相がほぼ一致した理想的
な同期状態となる。

【００２８】以上は受信データの位相が抽出クロックＣ
２の位相より遅かった場合を説明したが、受信データの
位相が抽出クロックＣ２の位相より早かった場合、図１
において位相比較回路１は”Ｌ”（ロー）を出力し、ア
ップダウンカウンタ２をダウンカウントモードに指定す
る。よって８チャンネルセレクタ３において、抽出クロ
ックＣ２に、例えば１／８遅延信号Ｌ１が選択出力され
た状態にある場合は、ダウンカウントによりアップダウ
ンカウンタ２の計数値が「１」から「０」となり、抽出
クロックＣ２に遅延０のクロック信号Ｌ０が選択出力さ
れ、抽出クロックＣ２の位相は、それまでよりクロック
周期の１／８だけ進むこととなる。

【００２９】また、上記の構成で７／８遅延クロック信
号Ｌ７が選択出力された状態から計数がアップカウント
し、遅延０のクロック信号Ｌ０が選択出力された場合
も、その位相の変化幅はクロック周期の１／８遅れとな
る。逆に遅延０のクロック信号を選択出力した状態か
ら、７／８遅延クロック信号Ｌ７が選択出力された場合
も同様に、位相の変化幅はクロック周期の１／８進みと
なる。

【００３０】このようにして、エッジ検出回路５２の出
力Ｃ１と抽出クロックＣ２との位相比較が逐次行われ、
受信データの立ち上がりエッジ毎に、位相の進み、遅れ
に合わせてクロック周期の１／８ずつの位相補正が行わ
れるので、何回か繰り返された後は理想的な同期状態と
なる。

【００３１】次に、この発明の第２の実施形態について
説明する。図４は、本発明のクロック信号抽出回路の第
２の実施の形態を示すブロック図であり、図１に示す第
１の実施の形態とは位相比較回路３１とアップダウンカ
ウンタ３２が違うのみで、他は図１と同一である。位相
比較回路３１は、エッジ検出回路５２の出力Ｃ１と本回
路の最終的な出力である抽出クロックＣ２との位相比較
を行う。位相比較回路３１は、エッジ検出回路５２の出
力パルスＣ１の位相が抽出クロックＣ２の位相より遅い
場合は、出力端子ＯＵＴ１から”Ｈ”（ハイ）を出力
し、かつ出力端子ＯＵＴ２から”Ｌ”（ロー）を出力す
る。また、エッジ検出回路５２の出力Ｃ１の位相が抽出
クロックＣ２の位相より早い場合は、出力端子ＯＵＴ１
から”Ｌ”（ロー）を出力し、かつ出力端子ＯＵＴ２か
ら”Ｌ”（ロー）を出力する。更に、エッジ検出回路５
２の出力Ｃ１の位相が抽出クロックＣ２の位相と同相の
場合は、出力端子ＯＵＴ２から”Ｈ”（ハイ）を出力す
る。

【００３２】アップダウンカウンタ３２は１／８の分解
能に合わせて、計数値「０」〜「７」の８状態をカウン
トする。アップダウンカウンタ３２は、エッジ検出回路
５２の出力パルスＣ１をクロック入力とし、位相比較回
路３１の出力端子ＯＵＴ１からの信号をＵＰ／ＤＯＷＮ
信号入力として「０」〜「７」の計数値を端子Ｑａ、Ｑ
ｂ、Ｑｃから出力する。すなわち、位相比較回路３１の
出力端子ＯＵＴ１が”Ｈ”（ハイ）の時はパルス信号Ｃ
１をアップカウントし、また”Ｌ”（ロー）の時はダウ
ンカウントする。更に、位相比較回路３１の出力端子Ｏ
ＵＴ２からの信号をＥＮＡＢＬＥ信号入力として、その
状態が”Ｌ”（ロー）の場合のみアップダウンのカウン
ト動作を行い、”Ｈ”（ハイ）の場合はカウント動作を
停止する。

【００３３】上述の回路において、受信データの位相と
抽出クロックの位相が同一の場合には、アップダウンカ
ウンタ３２のカウント動作が停止するため、８チャンネ
ルセレクタ３の入力端子Ａ，Ｂ，Ｃへの入力値が変化し
ない。よって、現在出力されている遅延クロック信号が
選択されたままの状態となり、位相補正動作は完了す
る。また、もし受信データの位相と抽出クロックの位相
がズレた場合は、アップダウンカウンタ３２のカウント
動作が再開され、位相補正動作が行われる。

【００３４】以上の第１と第２の実施の形態において、
より高い分解能を要する場合は、遅延回路の数を増加し
て、カウンタの分周をそれに合わせて増加させれば良
い。

【００３５】

【発明の効果】以上の如く本発明によれば、伝送速度と
同じ周波数のソースクロックから、その位相をすこしず
つずらしたクロックを複数個用意し、これを受信データ
の位相に合うように選択出力した信号を抽出クロックと
する構成にしたので、必要以上に高速なデバイスでロジ
ック回路を構成する必要はなく、受信データの伝送速度
と同じ周波数で動作するデバイスで回路を構成できる。
そのため、逆に従来のものと同じ動作速度のデバイスで
ロジック回路を構成した場合、従来方式よりも速い伝送
速度のクロック信号抽出が可能となる。また、高速なデ
バイスによるロジック回路を必要としないことは、安価
なデバイスで回路を構成でき、更にゲートアレイ化する
場合にもデバイスの選択肢が増えるという効果が得られ
る。

【００３６】また、請求項２に記載の発明によれば、遅
延クロック発生回路は、複数の同一の遅延回路を直列に
接続する構成としたので、抽出クロックの分解能を高
め、位相補正時に発生するクロック歪みの発生を押さえ
たい場合でも、遅延クロック発生回路内の各遅延回路の
遅延時間と個数を調整することで対応できるため、回路
が高速化してしまうことがなく、かつ簡易に回路が設計
できるという効果が得られる。

【００３７】更に、請求項４に記載の発明によれば、カ
ウンタ出力が１カウントすると、現在選択出力されてい
るクロックに対して、分解能だけずれたクロックを抽出
クロックとして選択出力する構成としたので、一回の位
相補正でずらすクロックの位相はクロックの分解能分の
みで、位相補正時に一度に大きなクロック歪みが発生し
ないという効果が得られる。

【００３８】請求項５に記載の発明によれば、受信した
データと抽出クロックの位相が同一であった場合に、カ
ウンタの動作を停止して、現在出力されている遅延クロ
ックの選択を維持する構成にしたので、受信したデータ
と抽出クロックの位相が同一であった場合に無駄な位相
補正動作が発生せず、回路動作が安定するという効果が
得られる。

【図面の簡単な説明】

【図１】本発明のクロック信号抽出回路の第１の実施
の形態を示すブロック図である。

【図２】図１の遅延クロック発生回路の詳細を示すブ
ロック図である。

【図３】図１に示すクロック信号抽出回路の動作を示
すタイミングチャートである。

【図４】本発明のクロック信号抽出回路の第２の実施
の形態を示すブロック図である。

【図５】従来例のクロック信号抽出回路の一例を示す
ブロック図である。

【図６】理想的な抽出クロックと受信データの位相の
関係を示すタイミングチャートである。

【図７】従来例のクロック信号抽出回路の動作を示す
タイミングチャートである。

【符号の説明】

１位相比較回路２アップダウンカウンタ３８チャンネルセレクタ４ソースクロック発生回路５遅延クロック発生回路２０〜２６遅延回路３１位相比較回路３２アップダウンカウンタ５２エッジ検出回路

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5J106 AA05 CC03 CC21 CC58 DD09 DD19 DD26 FF02 GG14 HH02 KK12 KK26 KK37 KK39 5K047 AA03 GG08 GG24 GG29 MM36 MM49 MM56 MM63

Claims

【特許請求の範囲】

【請求項１】所定の伝送速度で入力される受信データ
の信号波形のエッジを検出するエッジ検出手段と、前記
所定の伝送速度と等しい周波数のソースクロックを発生
するソースクロック発生手段とを具備することにより、
前記受信データからクロック信号を抽出するクロック信
号抽出回路であって、前記エッジ検出手段の出力と前記抽出クロック信号との
位相比較を行い、位相の進み、遅れに対応した信号を発
生する位相比較手段と、前記位相比較手段の出力で計数方向が制御され、かつ前
記エッジ検出手段の出力の計数を行う計数手段と、前記ソースクロックを受信して、該ソースクロックに対
する各々の位相遅延時間を有する複数のクロックを発生
する遅延クロック発生手段と、前記遅延クロック発生手段の発生する複数のクロックの
１つを、前記計数手段の出力により選択して、前記抽出
クロック信号として出力端子から出力する選択手段と、
を具備することを特徴とするクロック信号抽出回路。
【請求項２】所定の伝送速度で入力される受信データ
の信号波形のエッジを検出するエッジ検出手段と、前記
所定の伝送速度と等しい周波数のソースクロックを発生
するソースクロック発生手段とを具備することにより、
前記受信データからクロック信号を抽出するクロック信
号抽出回路であって、前記エッジ検出手段の出力と前記抽出クロック信号との
位相比較を行い、位相の進み、遅れに対応した第１の出
力信号と、比較した位相が同相であったことを示す第２
の出力信号を発生する位相比較手段と、前記位相比較手段の第１の出力信号で計数方向が制御さ
れ、第２の出力信号で計数動作が制御され、かつ前記エ
ッジ検出手段の出力の計数を行う計数手段と、前記ソースクロックを受信して、該ソースクロックに対
する各々の位相遅延時間を有する複数のクロックを発生
する遅延クロック発生手段と、前記遅延クロック発生手段の発生する複数のクロックの
１つを、前記計数手段の出力により選択して、前記抽出
クロック信号として出力端子から出力する選択手段と、
を具備することを特徴とするクロック信号抽出回路。
【請求項３】前記遅延クロック発生手段は、複数の同
一の遅延回路を直列に接続して構成されていることを特
徴とする請求項１または請求項２に記載のクロック信号
抽出回路。
【請求項４】前記遅延クロック発生手段において、直
列に接続される前記遅延回路の遅延時間を、遅延時間＝
１／｛伝送速度×遅延回路数｝とすることを特徴とする
請求項３に記載のクロック信号抽出回路。