JPH05336091A - バス通信システム - Google Patents
バス通信システムInfo
- Publication number
- JPH05336091A JPH05336091A JP4168603A JP16860392A JPH05336091A JP H05336091 A JPH05336091 A JP H05336091A JP 4168603 A JP4168603 A JP 4168603A JP 16860392 A JP16860392 A JP 16860392A JP H05336091 A JPH05336091 A JP H05336091A
- Authority
- JP
- Japan
- Prior art keywords
- information
- delay
- signal
- delay time
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Time-Division Multiplex Systems (AREA)
- Small-Scale Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【目的】 高速通信用バス方式において、情報信号線相
互間の物理的遅延バラツキによるタイミングマージンの
確保をできるだけ小として、高速通信を可能とする。 【構成】 送信側において、情報の送信に先立って位相
同期化用の特殊パタンを全ての情報信号線１〜ｎ及びク
ロック信号線へ送出する。受信側では、この特殊パタン
の各信号線の遅延時間を個別遅延時間抽出回路１０３，
１０４で夫々抽出する。これ等抽出遅延時間の最大のも
のを最高遅延抽出回路１０２で検出し、個別の遅延時間
調整回路１０５で、最大遅延時間のタイミングに合致す
る様タイミング制御する。 【効果】 タイミングマージンを大に設定しなくても良
くなるので、高速化が可能となる。
互間の物理的遅延バラツキによるタイミングマージンの
確保をできるだけ小として、高速通信を可能とする。 【構成】 送信側において、情報の送信に先立って位相
同期化用の特殊パタンを全ての情報信号線１〜ｎ及びク
ロック信号線へ送出する。受信側では、この特殊パタン
の各信号線の遅延時間を個別遅延時間抽出回路１０３，
１０４で夫々抽出する。これ等抽出遅延時間の最大のも
のを最高遅延抽出回路１０２で検出し、個別の遅延時間
調整回路１０５で、最大遅延時間のタイミングに合致す
る様タイミング制御する。 【効果】 タイミングマージンを大に設定しなくても良
くなるので、高速化が可能となる。
Description
【０００１】
【技術分野】本発明はバス通信システムに関し、特に複
数装置相互間をバス形式で接続する複数情報線及びこの
複数情報線の情報を同期化するためのタイミングを提供
するクロック信号を送信するクロック信号線を有するバ
ス通信システムに関するものである。
数装置相互間をバス形式で接続する複数情報線及びこの
複数情報線の情報を同期化するためのタイミングを提供
するクロック信号を送信するクロック信号線を有するバ
ス通信システムに関するものである。
【０００２】
【従来技術】従来のバス通信方式では、ＶＭＥバス（IE
EE1014-87 ／IEC821）やマルチバス２（ANSI1296）等の
標準バスに見られる様に、クロック信号に同期したアド
レス信号及びデータ信号が定義され、クロック信号とア
ドレス信号及びデータ信号の間の関係が時間規定されて
いる。
EE1014-87 ／IEC821）やマルチバス２（ANSI1296）等の
標準バスに見られる様に、クロック信号に同期したアド
レス信号及びデータ信号が定義され、クロック信号とア
ドレス信号及びデータ信号の間の関係が時間規定されて
いる。
【０００３】この様なバス通信方式では、クロック信号
に同期してアドレス信号及びデータ信号を送出して受信
側で充分なタイミングマージンを確保できる様に時間関
係を決定している。そのために、クロック信号の高速化
が規定以上にはできず、安定な通信を確保する条件下で
はクロック信号の周波数制限が必要である。また、バス
の通信速度を向上させるための信号線数増加の方法は有
効であるが、各信号線間のバラツキが大きくなり充分な
タイミングマージンを必要とし、図１２に示すタイムチ
ャートの如く周波数制限がより厳しくなる。
に同期してアドレス信号及びデータ信号を送出して受信
側で充分なタイミングマージンを確保できる様に時間関
係を決定している。そのために、クロック信号の高速化
が規定以上にはできず、安定な通信を確保する条件下で
はクロック信号の周波数制限が必要である。また、バス
の通信速度を向上させるための信号線数増加の方法は有
効であるが、各信号線間のバラツキが大きくなり充分な
タイミングマージンを必要とし、図１２に示すタイムチ
ャートの如く周波数制限がより厳しくなる。
【０００４】この周波数制限の原因は、信号ドライバ及
びレシーバの固体差による遅延時間差及び信号変化時間
差のバラツキ、ケーブルインピーダンスのバラツキによ
る信号変化時間のバラツキから、図１３に示すタイムチ
ャートの如く充分なタイミングマージンを必要とするこ
とである。
びレシーバの固体差による遅延時間差及び信号変化時間
差のバラツキ、ケーブルインピーダンスのバラツキによ
る信号変化時間のバラツキから、図１３に示すタイムチ
ャートの如く充分なタイミングマージンを必要とするこ
とである。
【０００５】この様な条件下で超高速のバス接続方式を
実現することは、上記のバラツキの最小な構成をとり、
可能なかぎり周波数を高く設定する必要がある。しか
し、周波数を高くすると１周期の時間とバラツキ時間と
が近ずき、タイミングマージンをとることと矛盾すると
いう問題がある。
実現することは、上記のバラツキの最小な構成をとり、
可能なかぎり周波数を高く設定する必要がある。しか
し、周波数を高くすると１周期の時間とバラツキ時間と
が近ずき、タイミングマージンをとることと矛盾すると
いう問題がある。
【０００６】
【発明の目的】そこで、本発明はこの様な従来技術の欠
点を解決すべくなされたものであって、その目的とする
ところは、各情報信号線間の遅延時間のバラツキの影響
を最小として通信可能周期を短く設定することで、通信
速度を大にすることが可能なバス通信システムを提供す
ることにある。
点を解決すべくなされたものであって、その目的とする
ところは、各情報信号線間の遅延時間のバラツキの影響
を最小として通信可能周期を短く設定することで、通信
速度を大にすることが可能なバス通信システムを提供す
ることにある。
【０００７】
【発明の構成】本発明によるバス通信システムは、複数
装置相互間をバス形式で接続する複数情報線及びこの複
数情報線の情報を同期化するためのタイミングを提供す
るクロック信号を送信するクロック信号線を有するバス
通信システムであって、前記複数装置のうち送信権を有
する装置に設けられ情報送出を行うに先立って前記クロ
ック信号に同期した位相同期化用の特殊パターンデータ
を前記複数情報線に送出する手段と、前記複数装置のう
ち受信側装置に設けられ前記複数情報線から夫々受信さ
れた前記特殊パターンデータの各遅延時間を検出する手
段と、同じく前記受信側装置に設けられこの検出された
各遅延時間のバラツキを吸収して前記クロック信号と前
記複数情報線の情報信号とを同一位相に同期化する同期
化手段とを含むことを特徴とする。
装置相互間をバス形式で接続する複数情報線及びこの複
数情報線の情報を同期化するためのタイミングを提供す
るクロック信号を送信するクロック信号線を有するバス
通信システムであって、前記複数装置のうち送信権を有
する装置に設けられ情報送出を行うに先立って前記クロ
ック信号に同期した位相同期化用の特殊パターンデータ
を前記複数情報線に送出する手段と、前記複数装置のう
ち受信側装置に設けられ前記複数情報線から夫々受信さ
れた前記特殊パターンデータの各遅延時間を検出する手
段と、同じく前記受信側装置に設けられこの検出された
各遅延時間のバラツキを吸収して前記クロック信号と前
記複数情報線の情報信号とを同一位相に同期化する同期
化手段とを含むことを特徴とする。
【０００８】
【実施例】以下、図面を参照しつつ本発明の実施例につ
いて詳細に説明する。
いて詳細に説明する。
【０００９】図１は本発明の一実施例のシステム構成で
ある。システムバス１００に複数装置１〜ｎが接続さ
れ、各装置１〜ｎはドライバ３２とレシーバ３１とによ
りシステムバス１００に接続され、レシーバ３１の後段
に位相同期化処理回路ブロック（ＰＬＣＢ）３３が位置
し、その後段にバス制御部３４が位置し、最後に情報処
理部３５が位置する。
ある。システムバス１００に複数装置１〜ｎが接続さ
れ、各装置１〜ｎはドライバ３２とレシーバ３１とによ
りシステムバス１００に接続され、レシーバ３１の後段
に位相同期化処理回路ブロック（ＰＬＣＢ）３３が位置
し、その後段にバス制御部３４が位置し、最後に情報処
理部３５が位置する。
【００１０】図２は本発明の通信形態を示した図であ
る。クロックに同期して複数信号線に情報が転送される
形態であり、後述するＰＬＢ信号線がオン（ハイレベ
ル）となっている時に複数の信号線に送出される情報が
位相同期化用ブロック信号であり、ここではこの情報と
して３クロック幅のオール“０”，“１”，“０”を例
として定義されるものである。ＰＬＢは主情報の情報通
信部（図２ではデータとして示す部分）の直前に位置
し、ＰＬＢ信号線により開始点と終了点が示される。
る。クロックに同期して複数信号線に情報が転送される
形態であり、後述するＰＬＢ信号線がオン（ハイレベ
ル）となっている時に複数の信号線に送出される情報が
位相同期化用ブロック信号であり、ここではこの情報と
して３クロック幅のオール“０”，“１”，“０”を例
として定義されるものである。ＰＬＢは主情報の情報通
信部（図２ではデータとして示す部分）の直前に位置
し、ＰＬＢ信号線により開始点と終了点が示される。
【００１１】図３はＰＬＣＢ３３の動作タイミングチャ
ートである。ＰＬＢ部は図２で示した如くＰＬＢ信号線
のオンで示され３クロック周期で構成される。このＰＬ
Ｂ部に位置するクロックの第１番目の立下がり時点から
第２番目のクロックの立下がり時点までを遅延時間抽出
期とし、この直前から第３番目のクロックの立下がり時
点間を切替え準備及び切替え期とする。
ートである。ＰＬＢ部は図２で示した如くＰＬＢ信号線
のオンで示され３クロック周期で構成される。このＰＬ
Ｂ部に位置するクロックの第１番目の立下がり時点から
第２番目のクロックの立下がり時点までを遅延時間抽出
期とし、この直前から第３番目のクロックの立下がり時
点間を切替え準備及び切替え期とする。
【００１２】図３の信号線２はクロック及び他の信号線
の中で最も遅くＰＬＢパタンが到着しており、この信号
線２のＰＬＢパタンの“０”から“１”に変化するタイ
ミングをＴe とすると、他の信号線はこれより早く到着
しているので、信号遅延を調整することで全て信号線２
の位相に合わせることが可能である。
の中で最も遅くＰＬＢパタンが到着しており、この信号
線２のＰＬＢパタンの“０”から“１”に変化するタイ
ミングをＴe とすると、他の信号線はこれより早く到着
しているので、信号遅延を調整することで全て信号線２
の位相に合わせることが可能である。
【００１３】そこで、Ｔe の時刻と各信号線及びクロッ
クの到着時間差を計り、各々の時間差分だけ遅延回路で
遅延させることで各々の遅延信号を生成する。この遅延
信号の各々をＰＬＢ部に位置する第３番目のクロックの
立下がり時点に切替えを行う。
クの到着時間差を計り、各々の時間差分だけ遅延回路で
遅延させることで各々の遅延信号を生成する。この遅延
信号の各々をＰＬＢ部に位置する第３番目のクロックの
立下がり時点に切替えを行う。
【００１４】この結果、位相調整後のＰＬＢ部のクロッ
ク（遅延クロック信号）の第３番目の立下がり時点に相
当する時点で、各信号線はＰＬＢパタンの“０”になり
位相同期が確立し、ＰＬＢ終了点即ち主情報の開始時点
では、クロック及び各信号線の位相同期を確立した状態
とすることができる。
ク（遅延クロック信号）の第３番目の立下がり時点に相
当する時点で、各信号線はＰＬＢパタンの“０”になり
位相同期が確立し、ＰＬＢ終了点即ち主情報の開始時点
では、クロック及び各信号線の位相同期を確立した状態
とすることができる。
【００１５】図４はＰＬＣＢ３３の構成図である。ＰＬ
ＣＢ部３３はシステムバスのレシーバ３１の後段に位置
し、バス制御部３４の前段に位置する。ＰＬＣＢ３３は
ＰＬＣＢ部全体を制御するＰＬＣＢ制御部１０１と、Ｐ
ＬＢ信号が有効の間にクロック信号及び各信号線の中か
ら最も遅く到着した信号の最高遅延時間の抽出を行い、
抽出された最高遅延時間情報を各個別遅延抽出回路１０
３，１０４に通知する機能を有する最高遅延抽出回路１
０２と、クロック及び各信号線毎に配置されたＰＬＣＢ
制御部１０１より通知された遅延トリガタイミングで、
各信号線の遅延時間をバッファ遅延段数から抽出し、こ
の個別遅延時間情報を最高遅延抽出回路１０２と遅延時
間調整回路１０５に通知する個別遅延抽出回路１０３，
１０４と、直列バッファ遅延回路を具備し、最高遅延抽
出回路１０２から通知された最高遅延情報と個別遅延情
報との差分により信号を遅延させバス制御部３４へ送り
出す遅延時間調整回路１０５とから構成される。
ＣＢ部３３はシステムバスのレシーバ３１の後段に位置
し、バス制御部３４の前段に位置する。ＰＬＣＢ３３は
ＰＬＣＢ部全体を制御するＰＬＣＢ制御部１０１と、Ｐ
ＬＢ信号が有効の間にクロック信号及び各信号線の中か
ら最も遅く到着した信号の最高遅延時間の抽出を行い、
抽出された最高遅延時間情報を各個別遅延抽出回路１０
３，１０４に通知する機能を有する最高遅延抽出回路１
０２と、クロック及び各信号線毎に配置されたＰＬＣＢ
制御部１０１より通知された遅延トリガタイミングで、
各信号線の遅延時間をバッファ遅延段数から抽出し、こ
の個別遅延時間情報を最高遅延抽出回路１０２と遅延時
間調整回路１０５に通知する個別遅延抽出回路１０３，
１０４と、直列バッファ遅延回路を具備し、最高遅延抽
出回路１０２から通知された最高遅延情報と個別遅延情
報との差分により信号を遅延させバス制御部３４へ送り
出す遅延時間調整回路１０５とから構成される。
【００１６】図５はＰＬＣＢ制御部１０１の回路構成例
を示す。ＰＬＣＢ制御部１０１はＰＬＢ信号とＣＬＫ信
号とを入力とし、４段のフリップフロップ回路によりシ
ーケンスタイミングを作り、ＰＬＢ部の第二クロックの
立下がり時点からオンとなるＣＨＥＣＫ信号を出力し、
またＰＬＢ部の第三クロックの立上がり時点からオンと
なるＭＸＤＥＲ−ＣＮＴ信号を出力する。
を示す。ＰＬＣＢ制御部１０１はＰＬＢ信号とＣＬＫ信
号とを入力とし、４段のフリップフロップ回路によりシ
ーケンスタイミングを作り、ＰＬＢ部の第二クロックの
立下がり時点からオンとなるＣＨＥＣＫ信号を出力し、
またＰＬＢ部の第三クロックの立上がり時点からオンと
なるＭＸＤＥＲ−ＣＮＴ信号を出力する。
【００１７】図６はクロック信号線に対応して設けられ
た個別遅延抽出回路Ａ１０３と遅延時間調整回路１０５
との回路構成例を示す。個別遅延抽出回路１０３は図９
に示すタイミングチャートのＰＬＢ信号がオンの時にク
ロック信号の第一立下がりをフリップフロップ８３でラ
ッチしてＣＬＫＡ信号を作り、この信号のオン時にクロ
ック信号の立上がりをフリップフロップ８４をラッチし
てＣＬＫＭ信号を作る。このＣＬＫＭ信号をＮ個のバッ
ファ８５で順次遅延させ、図９のＣＬＫＭＸ（Ｘ＝２〜
１２）の各信号を発生させる。
た個別遅延抽出回路Ａ１０３と遅延時間調整回路１０５
との回路構成例を示す。個別遅延抽出回路１０３は図９
に示すタイミングチャートのＰＬＢ信号がオンの時にク
ロック信号の第一立下がりをフリップフロップ８３でラ
ッチしてＣＬＫＡ信号を作り、この信号のオン時にクロ
ック信号の立上がりをフリップフロップ８４をラッチし
てＣＬＫＭ信号を作る。このＣＬＫＭ信号をＮ個のバッ
ファ８５で順次遅延させ、図９のＣＬＫＭＸ（Ｘ＝２〜
１２）の各信号を発生させる。
【００１８】ＣＬＫＭ信号は“０−１−０”のパタンで
変化し、“１”になってから約１／２クロック遅延時点
でＣＨＥＣＫ信号がオンとなり、この間バッファ８５は
順次“１”を遅延しながら伝送してＣＬＫＭ９まで到達
している。ここでＣＨＥＣＫ指示までの間にバッファ８
５がいくつ“１”になったかにより遅延時間をバッファ
段数遅延として検出できる。
変化し、“１”になってから約１／２クロック遅延時点
でＣＨＥＣＫ信号がオンとなり、この間バッファ８５は
順次“１”を遅延しながら伝送してＣＬＫＭ９まで到達
している。ここでＣＨＥＣＫ指示までの間にバッファ８
５がいくつ“１”になったかにより遅延時間をバッファ
段数遅延として検出できる。
【００１９】レジスタ８６は各ＣＬＫＭＸの信号をＰＬ
ＣＢ制御部１０１の指示するＣＨＥＣＫ信号のタイミン
グでラッチし、最高遅延回路１０２とＥＮＣＯＲＤ８７
へ通知する。ＥＮＣＯＲＤ８７は遅延情報をコード化し
て遅延時間調整回路１０５へ通知する。
ＣＢ制御部１０１の指示するＣＨＥＣＫ信号のタイミン
グでラッチし、最高遅延回路１０２とＥＮＣＯＲＤ８７
へ通知する。ＥＮＣＯＲＤ８７は遅延情報をコード化し
て遅延時間調整回路１０５へ通知する。
【００２０】遅延時間調整回路１０５は直列に配置され
たバッファ７２によりＣＬＫ信号を順次遅延させＣＬＫ
Ｘ信号を生成して、これらの信号をＮ−１選択回路（Ｓ
ＥＬ）７４に接続する。ＡＤＤ７３は個別遅延情報と最
高遅延情報との差を検出するための加算器であり、最高
遅延情報が最高遅延数値の補数の補数表示のためにこれ
ら２者の加算値が差を表す。この差が位相同期化させる
ための遅延バッファ段数になり、この値はＮ−１選択回
路に選択情報として入力して位相同期化ＣＬＫを生成す
る。
たバッファ７２によりＣＬＫ信号を順次遅延させＣＬＫ
Ｘ信号を生成して、これらの信号をＮ−１選択回路（Ｓ
ＥＬ）７４に接続する。ＡＤＤ７３は個別遅延情報と最
高遅延情報との差を検出するための加算器であり、最高
遅延情報が最高遅延数値の補数の補数表示のためにこれ
ら２者の加算値が差を表す。この差が位相同期化させる
ための遅延バッファ段数になり、この値はＮ−１選択回
路に選択情報として入力して位相同期化ＣＬＫを生成す
る。
【００２１】図７は各信号線に夫々対応して設けられた
個別遅延抽出回路Ｂ１０４と遅延時間調整回路１０５と
の回路構成例を示す。個別遅延抽出回路Ｂ１０４は直列
バッファ遅延部を持たず、遅延時間調整回路１０５の直
列バッファ遅延部７２の遅延信号ＤＬＫＸを接続して処
理する方法をとっている。
個別遅延抽出回路Ｂ１０４と遅延時間調整回路１０５と
の回路構成例を示す。個別遅延抽出回路Ｂ１０４は直列
バッファ遅延部を持たず、遅延時間調整回路１０５の直
列バッファ遅延部７２の遅延信号ＤＬＫＸを接続して処
理する方法をとっている。
【００２２】レジスタ９１とＥＮＣＯＲＤ９２は前述の
レジスタ８６とＥＮＣＯＲＤ８７の機能と一致してい
る。また遅延時間調整回路１０５の動作も基本的に前述
の通りであり、ＣＬＫＸの各信号を個別遅延抽出回路Ｂ
１０４へ通知していることのみ異なる。
レジスタ８６とＥＮＣＯＲＤ８７の機能と一致してい
る。また遅延時間調整回路１０５の動作も基本的に前述
の通りであり、ＣＬＫＸの各信号を個別遅延抽出回路Ｂ
１０４へ通知していることのみ異なる。
【００２３】図８は最高遅延抽出回路１０２の構成例を
示す。最高遅延抽出回路１０２は各個別遅延抽出回路１
０３，１０４から個別遅延情報を（Ｋ＋２）種類受信し
てこの情報を各遅延段毎のアンド条件をＡＮＤ回路６１
で取ることで最小遅延段数を求め、これをレジスタ６２
でラッチする。遅延段数が最も小さいことは、信号が到
着してからＣＨＥＣＫタイミングまでの遅延時間が短い
ことであり、即ち、信号自信が最も遅れて到着したこと
を表しており、最小遅延段数＝最高遅延情報となる。
示す。最高遅延抽出回路１０２は各個別遅延抽出回路１
０３，１０４から個別遅延情報を（Ｋ＋２）種類受信し
てこの情報を各遅延段毎のアンド条件をＡＮＤ回路６１
で取ることで最小遅延段数を求め、これをレジスタ６２
でラッチする。遅延段数が最も小さいことは、信号が到
着してからＣＨＥＣＫタイミングまでの遅延時間が短い
ことであり、即ち、信号自信が最も遅れて到着したこと
を表しており、最小遅延段数＝最高遅延情報となる。
【００２４】但し、ここでは遅延時間調整回路１０５で
差分を検出する必要があるため、バイナリー表示をコー
ド化し、この逆数にＡＤＤ６４で“１”を加え補数とし
て、最高遅延情報（ＭＸＤＥＲ）としている。
差分を検出する必要があるため、バイナリー表示をコー
ド化し、この逆数にＡＤＤ６４で“１”を加え補数とし
て、最高遅延情報（ＭＸＤＥＲ）としている。
【００２５】図９に、ＰＬＣＢ部３３のクロック信号及
びＰＬＢ信号対応部の動作の詳細タイムチャートを示
し、図１０に、同じく信号線Ｋ対応部の動作の詳細タイ
ムチャートを示す。
びＰＬＢ信号対応部の動作の詳細タイムチャートを示
し、図１０に、同じく信号線Ｋ対応部の動作の詳細タイ
ムチャートを示す。
【００２６】図１１は高速化原理を示す本発明の動作タ
イムチャートである。従来方式のバスでは、信号線間の
到着バラツキを考慮した通信可能周期を設定する必要か
ら、周期を小さくできず、このことがバスの通信速度を
制限している。しかし、本方式のＰＬＢバス通信方式で
は、各信号線間の到着バラツキをなくして位相同期化を
図れるので、通信可能周期を小さく設定でき、通信速度
を高めることができることを示している。
イムチャートである。従来方式のバスでは、信号線間の
到着バラツキを考慮した通信可能周期を設定する必要か
ら、周期を小さくできず、このことがバスの通信速度を
制限している。しかし、本方式のＰＬＢバス通信方式で
は、各信号線間の到着バラツキをなくして位相同期化を
図れるので、通信可能周期を小さく設定でき、通信速度
を高めることができることを示している。
【００２７】
【発明の効果】以上のべた如く、本発明によれば、通信
装置間の物理的遅延時間のバラツキを考慮して充分なタ
イミングマージンを確保する必要がある従来方式に比
し、最大遅延時間を検出して、他の全ての信号をこの最
大遅延時間のタイミングに合致させるようタイミング制
御して各位相の同期化を図っているので、通信可能周期
が短くなり通信速度が大になるという効果がある。
装置間の物理的遅延時間のバラツキを考慮して充分なタ
イミングマージンを確保する必要がある従来方式に比
し、最大遅延時間を検出して、他の全ての信号をこの最
大遅延時間のタイミングに合致させるようタイミング制
御して各位相の同期化を図っているので、通信可能周期
が短くなり通信速度が大になるという効果がある。
【図１】本発明の実施例のシステムブロック図である。
【図２】本発明の実施例による通信形態を示すタイムチ
ャートである。
ャートである。
【図３】本発明の実施例による位相同期化ブロック（Ｐ
ＬＣＢ）の動作タイムチャートである。
ＬＣＢ）の動作タイムチャートである。
【図４】ＰＬＣＢの回路構成例を示すブロック図であ
る。
る。
【図５】ＰＬＣＢ制御部の回路構成例を示すブロック図
である。
である。
【図６】ＰＬＣＢのクロック部の個別遅延抽出回路Ａと
遅延時間調整回路との具体例を示す図である。
遅延時間調整回路との具体例を示す図である。
【図７】ＰＬＣＢの情報信号線部の個別遅延抽出回路Ｂ
と遅延時間調整回路との具体例を示す図である。
と遅延時間調整回路との具体例を示す図である。
【図８】最高遅延時間抽出回路の構成例を示す図であ
る。
る。
【図９】ＰＬＣＢのクロック信号及びＰＬＢ信号対応部
の動作タイムチャートである。
の動作タイムチャートである。
【図１０】ＰＬＣＢの情報信号線Ｋ対応部の動作タイム
チャートである。
チャートである。
【図１１】本発明の高速化原理を示すタイムチャートで
ある。
ある。
【図１２】従来技術の通信用バス方式における超高速化
問題点を示すタイムチャートである。
問題点を示すタイムチャートである。
【図１３】超高速化時の問題である受信到着時間のバラ
ツキを示した図である。
ツキを示した図である。
１〜ｎ 通信装置 ３１ レシーバ ３２ ドライバ ３３ ＰＬＣＢ ３４ バス制御部 ３５ 情報処理部 １００ システムバス １０１ ＰＬＣＢ制御部 １０２ 最高遅延抽出回路 １０３ 個別遅延抽出回路Ａ １０４ 個別遅延抽出回路Ｂ １０５ 遅延時間調整回路
Claims (3)
- 【請求項１】 複数装置相互間をバス形式で接続する複
数情報線及びこの複数情報線の情報を同期化するための
タイミングを提供するクロック信号を送信するクロック
信号線を有するバス通信システムであって、前記複数装
置のうち送信権を有する装置に設けられ情報送出を行う
に先立って前記クロック信号に同期した位相同期化用の
特殊パターンデータを前記複数情報線に送出する手段
と、前記複数装置のうち受信側装置に設けられ前記複数
情報線から夫々受信された前記特殊パターンデータの各
遅延時間を検出する手段と、同じく前記受信側装置に設
けられこの検出された各遅延時間のバラツキを吸収して
前記クロック信号と前記複数情報線の情報信号とを同一
位相に同期化する同期化手段とを含むことを特徴とする
バス通信システム。 - 【請求項２】 前記同期化手段は、前記各遅延時間の内
最大遅延時間を検出する手段と、この検出された最大遅
延時間に対応した情報線の信号タイミングに他の情報線
信号タイミングを一致制御するタイミング制御手段とを
含むことを特徴とする請求項１記載のバス通信システ
ム。 - 【請求項３】 前記タイミング制御手段は、前記最大遅
延時間と前記情報線の各遅延時間との差を夫々検出し、
この差の時間だけ前記情報線の各信号遅延制御を行う手
段とを含むことを特徴とする請求項２記載のバス通信シ
ステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4168603A JPH05336091A (ja) | 1992-06-03 | 1992-06-03 | バス通信システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4168603A JPH05336091A (ja) | 1992-06-03 | 1992-06-03 | バス通信システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05336091A true JPH05336091A (ja) | 1993-12-17 |
Family
ID=15871124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4168603A Pending JPH05336091A (ja) | 1992-06-03 | 1992-06-03 | バス通信システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05336091A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0784946A (ja) * | 1993-09-20 | 1995-03-31 | Hitachi Ltd | データ転送方式 |
| JPH11161600A (ja) * | 1997-08-19 | 1999-06-18 | Matsushita Electric Ind Co Ltd | 複数伝送線路間の遅延時間の調整装置及び調整方法 |
| KR100644597B1 (ko) * | 2000-08-05 | 2006-11-10 | 삼성전자주식회사 | 버스 시스템 및 그 커맨드 전달방법 |
| US7460630B2 (en) | 2004-08-02 | 2008-12-02 | Fujitsu Limited | Device and method for synchronous data transmission using reference signal |
| JP2009526278A (ja) * | 2005-11-03 | 2009-07-16 | エヌエックスピー ビー ヴィ | データインタフェースおよび同期探索方法 |
-
1992
- 1992-06-03 JP JP4168603A patent/JPH05336091A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0784946A (ja) * | 1993-09-20 | 1995-03-31 | Hitachi Ltd | データ転送方式 |
| JPH11161600A (ja) * | 1997-08-19 | 1999-06-18 | Matsushita Electric Ind Co Ltd | 複数伝送線路間の遅延時間の調整装置及び調整方法 |
| KR100644597B1 (ko) * | 2000-08-05 | 2006-11-10 | 삼성전자주식회사 | 버스 시스템 및 그 커맨드 전달방법 |
| US7460630B2 (en) | 2004-08-02 | 2008-12-02 | Fujitsu Limited | Device and method for synchronous data transmission using reference signal |
| JP2009526278A (ja) * | 2005-11-03 | 2009-07-16 | エヌエックスピー ビー ヴィ | データインタフェースおよび同期探索方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5708801A (en) | Apparatus and method for operating chips synchronously at speeds exceeding the bus speed | |
| US5867541A (en) | Method and system for synchronizing data having skew | |
| US5115455A (en) | Method and apparatus for stabilized data transmission | |
| US5610953A (en) | Asynchronous low latency data recovery apparatus and method | |
| US5335337A (en) | Programmable data transfer timing | |
| WO1989009523A1 (en) | A method and apparatus for stabilized data transmission | |
| US20020196886A1 (en) | SYNC pulse compensation and regeneration in a clock synchronizer controller | |
| US5355397A (en) | Clock start up stabilization for computer systems | |
| US20040193931A1 (en) | System and method for transferring data from a first clock domain to a second clock domain | |
| US3577128A (en) | Synchronizing clock system | |
| JPH05336091A (ja) | バス通信システム | |
| JP3401371B2 (ja) | バースト同期回路 | |
| US6785832B2 (en) | Process independent source synchronous data capture apparatus and method | |
| JPH0575594A (ja) | パラレルビツト同期方式 | |
| US5825834A (en) | Fast response system implementing a sampling clock for extracting stable clock information from a serial data stream with defined jitter characeristics and method therefor | |
| US4818894A (en) | Method and apparatus for obtaining high frequency resolution of a low frequency signal | |
| JPH04354219A (ja) | データ伝送方式 | |
| JP2001060977A (ja) | 伝送システム | |
| JPS62168415A (ja) | ラツチ間伝送方式 | |
| US20070104302A1 (en) | Method and apparatus for reducing synchronizer shadow | |
| JPH01296734A (ja) | クロック、データ信号の位相同期回路 | |
| JP2000332741A (ja) | 通信装置 | |
| JPH07168652A (ja) | 同期リセット回路 | |
| JP2000307561A (ja) | バスシステム装置 | |
| KR910006000B1 (ko) | 고속 데이타-클럭동기프로세서 |