JPH01296734A - クロック、データ信号の位相同期回路 - Google Patents
クロック、データ信号の位相同期回路Info
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- JPH01296734A JPH01296734A JP63127823A JP12782388A JPH01296734A JP H01296734 A JPH01296734 A JP H01296734A JP 63127823 A JP63127823 A JP 63127823A JP 12782388 A JP12782388 A JP 12782388A JP H01296734 A JPH01296734 A JP H01296734A
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- 101150052012 PPP1R14B gene Proteins 0.000 abstract 3
- 101100013829 Zea mays PHI1 gene Proteins 0.000 abstract 3
- 238000013075 data extraction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000001360 synchronised effect Effects 0.000 description 4
- 230000001934 delay Effects 0.000 description 3
- 238000004080 punching Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 244000144992 flock Species 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/0045—Correction by a latch cascade
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は高速ディジタル信号のクロック、データ信号の
位相同期回路（ビット同期回路）に関するものである。
位相同期回路（ビット同期回路）に関するものである。
（従来の技術）
ディジタル回路において、高速の信号を伝送する場合、
論理回路、伝送路等による遅延がデータの周期に比べ相
対的に大きくなるため、論理回路、配腺の遅延をＯと考
える論理的なタイミングからのずれが大きくなる。そこ
で、データとクロックの位相関係を判定し、所望のタイ
ミングでリタイミングするビット同期回路が必要となる
。この為、従来は、複数の異なる遅延を持つデータ信号
からクロックタイミングにあったものを選び出し、ビッ
ト同期をとっていた。この従来技術によるビット同期回
路には、Ｄ、Ｂｏｅｔｔｌｅ、 Ｍ、Ｋｌｅｉｎ著”Ｈ
ｉｇｈ ５ｐｅｅｄ （１４０Ｍｂｉｔ／ｓ） ｓｗｉ
ｔｃｈｉｎｇ ｔｅｃｈｎｉｑｕｅｓ ｆｏｒｂｒｏａ
ｄｂａｎｄ ｃｏｍｍｕｎｉｃａｔｉｏｎｓ”、Ｐｒｏ
ｃｅｅｄｉｎｇ ｏｆ ’８６Ｉｎｔｅｒｎａｔｉｏｎ
ａｌ Ｚｕｒｉｃｈ ５１ｍ１ｎａｒ、 Ｃ４ｐ、９７
−１００記載のものが知られている。
論理回路、伝送路等による遅延がデータの周期に比べ相
対的に大きくなるため、論理回路、配腺の遅延をＯと考
える論理的なタイミングからのずれが大きくなる。そこ
で、データとクロックの位相関係を判定し、所望のタイ
ミングでリタイミングするビット同期回路が必要となる
。この為、従来は、複数の異なる遅延を持つデータ信号
からクロックタイミングにあったものを選び出し、ビッ
ト同期をとっていた。この従来技術によるビット同期回
路には、Ｄ、Ｂｏｅｔｔｌｅ、 Ｍ、Ｋｌｅｉｎ著”Ｈ
ｉｇｈ ５ｐｅｅｄ （１４０Ｍｂｉｔ／ｓ） ｓｗｉ
ｔｃｈｉｎｇ ｔｅｃｈｎｉｑｕｅｓ ｆｏｒｂｒｏａ
ｄｂａｎｄ ｃｏｍｍｕｎｉｃａｔｉｏｎｓ”、Ｐｒｏ
ｃｅｅｄｉｎｇ ｏｆ ’８６Ｉｎｔｅｒｎａｔｉｏｎ
ａｌ Ｚｕｒｉｃｈ ５１ｍ１ｎａｒ、 Ｃ４ｐ、９７
−１００記載のものが知られている。
第４図は従来技術によるビット同期回路の構成を示すブ
ロック図である。第５図には第５図に示す回路に加わる
信号のタイミングを示す。また、第６図には第４図に示
す位相比較回路のブロック図を示し、第７図にその動作
状態を示すタイミングチャートを示す。
ロック図である。第５図には第５図に示す回路に加わる
信号のタイミングを示す。また、第６図には第４図に示
す位相比較回路のブロック図を示し、第７図にその動作
状態を示すタイミングチャートを示す。
第４〜７図を参照して第４図に示すビット同期回路の動
作を説明する。まず、ゲート回路４０１．４０２゜４０
３にて入力信号に遅延をかける。これにより、第６図に
示すＤ１〜Ｄ４の信号を作り、セレクタ４０４によりこ
の中からまずＤｌを選択して位相比較回路４０５により
クロックとの位相比較を行なう。位相比較回路４０５の
動作は以下の様になる。Ｄタイプフリップフロップ（Ｄ
Ｆ）４０６のセットアツプ、ホールドタイムをそれぞれ
１ｓ、 １．とすると、第６図に示すようにゲート回路
６０１．６０２でデータをも、またはｔ、程度遅延させ
、入力データ（ＳＤＩ）、ゲート回路６０１の出力（Ｓ
ｎ２）、ゲート回路６０２の出力（Ｓｎ２）をそれぞれ
ＤＦ６０３〜６０５で打抜く。第７図に示すようにクロ
ックの立上がりがデータＳＤＩの変化点とＳｎ２の変化
点の間にあると、ＥＸＯＲ６０６の出力は１となり、Ｄ
Ｆ４０６のｔｓ、ｔｈ内にデータＤ１の不確定点が入っ
ていることが検出される。このため、制御回路６０８に
よりＤ２を選択し、同様に位相比較を行なう。すると、
Ｄ２においても同様にＤＦ４０６のｔ８．ｔｈ内にデー
タの不確定点が有ることが検出される。つぎのＤ３では
ＤＦ４０６のｔｓ。
作を説明する。まず、ゲート回路４０１．４０２゜４０
３にて入力信号に遅延をかける。これにより、第６図に
示すＤ１〜Ｄ４の信号を作り、セレクタ４０４によりこ
の中からまずＤｌを選択して位相比較回路４０５により
クロックとの位相比較を行なう。位相比較回路４０５の
動作は以下の様になる。Ｄタイプフリップフロップ（Ｄ
Ｆ）４０６のセットアツプ、ホールドタイムをそれぞれ
１ｓ、 １．とすると、第６図に示すようにゲート回路
６０１．６０２でデータをも、またはｔ、程度遅延させ
、入力データ（ＳＤＩ）、ゲート回路６０１の出力（Ｓ
ｎ２）、ゲート回路６０２の出力（Ｓｎ２）をそれぞれ
ＤＦ６０３〜６０５で打抜く。第７図に示すようにクロ
ックの立上がりがデータＳＤＩの変化点とＳｎ２の変化
点の間にあると、ＥＸＯＲ６０６の出力は１となり、Ｄ
Ｆ４０６のｔｓ、ｔｈ内にデータＤ１の不確定点が入っ
ていることが検出される。このため、制御回路６０８に
よりＤ２を選択し、同様に位相比較を行なう。すると、
Ｄ２においても同様にＤＦ４０６のｔ８．ｔｈ内にデー
タの不確定点が有ることが検出される。つぎのＤ３では
ＤＦ４０６のｔｓ。
ｔ、内にデータの不確定点が検出されない為、Ｄ３をＤ
Ｆ４０６の入力データとして用いることにより、誤りな
くデータを受信することができる。
Ｆ４０６の入力データとして用いることにより、誤りな
くデータを受信することができる。
このような回路を用いることにより、クロックに対し、
ずれた位相でデータが入ってきても自動的にデータの位
相を調整することができる。
ずれた位相でデータが入ってきても自動的にデータの位
相を調整することができる。
（発明が解決しようとする問題点）
第４図に示す従来技術によるビット同期回路を用いて多
入力の信号を扱う場合、入力データ毎に複数の遅延させ
た信号を作る必要が有る。また、位相検出回路において
も入力信号毎に複数の遅延させた信号を作る必要が有り
回路規模が大きいという欠点が有った。さらに、回路の
動作周波数が変ると、回路による遅延量をすべて設計し
なおす必要が有るという欠点を有していた。また、従来
の位相検出回路においてはクロックの立上がりで周期的
に検査しているので、データが変化しない為にデータの
変化点が検出できないのか、データとクロックが適切な
位相にあるためにデータの変化点が検出できないのかが
区別できず、データがクロックで誤りなく打抜けている
かどうかが確率的にしか検出できなかった。
入力の信号を扱う場合、入力データ毎に複数の遅延させ
た信号を作る必要が有る。また、位相検出回路において
も入力信号毎に複数の遅延させた信号を作る必要が有り
回路規模が大きいという欠点が有った。さらに、回路の
動作周波数が変ると、回路による遅延量をすべて設計し
なおす必要が有るという欠点を有していた。また、従来
の位相検出回路においてはクロックの立上がりで周期的
に検査しているので、データが変化しない為にデータの
変化点が検出できないのか、データとクロックが適切な
位相にあるためにデータの変化点が検出できないのかが
区別できず、データがクロックで誤りなく打抜けている
かどうかが確率的にしか検出できなかった。
（問題を解決するための手段）
本発明によれば、複数の位相を持つ入力クロック信号か
ら１つのクロック信号を選択するセレクタと、入力デー
タと前記セレクタから出力されたクロックとの位相比較
を行ない、データを識別できるクロックを前記セレクタ
により選択する位相回路と、該選択されたクロックによ
り入力データをリタイミングする識別回路を有すること
を特徴とするクロック、データ信号の位相同期回路が得
られる。
ら１つのクロック信号を選択するセレクタと、入力デー
タと前記セレクタから出力されたクロックとの位相比較
を行ない、データを識別できるクロックを前記セレクタ
により選択する位相回路と、該選択されたクロックによ
り入力データをリタイミングする識別回路を有すること
を特徴とするクロック、データ信号の位相同期回路が得
られる。
また、複数の入力クロックをデータの変化点でラッチす
る位相比較回路を有することを特徴とする特許 データ信号の位相同期回路が得られる。
る位相比較回路を有することを特徴とする特許 データ信号の位相同期回路が得られる。
（作用）
あらかじめ複数の位相をもつクロックを用意し、各デー
タ入力ではそれらクロックのうちから１つを選択して用
いればよく、データ入力が複数ある場合、回路規模を従
来例に比べ小さくすることができる。また、動作周波数
が変った場合でもクロックの位相関係だけを調整すれば
よい為、動作周波数の変更に容易に対応できる。また、
データの変化点で位相を検出する為、１回のデータの変
化で確実にデータとクロックの位相差を検出することが
できる。
タ入力ではそれらクロックのうちから１つを選択して用
いればよく、データ入力が複数ある場合、回路規模を従
来例に比べ小さくすることができる。また、動作周波数
が変った場合でもクロックの位相関係だけを調整すれば
よい為、動作周波数の変更に容易に対応できる。また、
データの変化点で位相を検出する為、１回のデータの変
化で確実にデータとクロックの位相差を検出することが
できる。
（実施例）
以下に図を参照して本発明のビット同期回路の動作を説
明する。第１図は本発明の実施例を示すブロック図であ
る。第１図によれば、本発明の実施例は、Ｄ入力がデー
タ入力端子に接続されたＤタイプフリップフロップ（Ｄ
Ｆ）１０２とＤ入力がＤＦ１０２のＱ出力に、Ｃ（クロ
ック）入力がクロック入力端子Φ１に接続され、Ｑ出力
がデータ出力端子に接続されたＤＦ１０５と第１〜第４
の入力がそれぞれクロック入力端子Φ１〜Φ４に接続さ
れ、出力がＤＦ１０２のＣ入力に接続されたセレクタ１
０１と、データ入力がデータ入力端子に、第１、第２の
クロック入力がそれぞれクロック入力端子Φ１．Φ２に
接続され、出力がセレクタ１０１の制御入力に接続され
た位相比較回路１０３とからなる。
明する。第１図は本発明の実施例を示すブロック図であ
る。第１図によれば、本発明の実施例は、Ｄ入力がデー
タ入力端子に接続されたＤタイプフリップフロップ（Ｄ
Ｆ）１０２とＤ入力がＤＦ１０２のＱ出力に、Ｃ（クロ
ック）入力がクロック入力端子Φ１に接続され、Ｑ出力
がデータ出力端子に接続されたＤＦ１０５と第１〜第４
の入力がそれぞれクロック入力端子Φ１〜Φ４に接続さ
れ、出力がＤＦ１０２のＣ入力に接続されたセレクタ１
０１と、データ入力がデータ入力端子に、第１、第２の
クロック入力がそれぞれクロック入力端子Φ１．Φ２に
接続され、出力がセレクタ１０１の制御入力に接続され
た位相比較回路１０３とからなる。
また、第２図は第１図に示す位相比較回路１０３の構成
を示すブロック図である。第２図によれば、第１図に示
す位相比較回路１０３は、０入力がクロック中１端子に
、Ｃ入力がデータ端子に接続されたＤＦ２０１と、０入
力がクロック中２端子に、Ｃ入力がデータ端子に接続さ
れたＤＦ２０２第１、第２の入力がそれぞれＤＥ２０１
．２０２のＱ出力に接続され、出力がセレクタ制御端子
に接続された制御回路２０３からなる。
を示すブロック図である。第２図によれば、第１図に示
す位相比較回路１０３は、０入力がクロック中１端子に
、Ｃ入力がデータ端子に接続されたＤＦ２０１と、０入
力がクロック中２端子に、Ｃ入力がデータ端子に接続さ
れたＤＦ２０２第１、第２の入力がそれぞれＤＥ２０１
．２０２のＱ出力に接続され、出力がセレクタ制御端子
に接続された制御回路２０３からなる。
第３図は第１図の回路の動作を示すタイミングチャート
である。第１図のクロック入力端子Φ１〜Φ４には９０
度ずつ位相の異なる４相のクロックを入力する。データ
入力端子には、論理回路、配線による遅延のため、クロ
ックの位相とずれたデータが入力されるものとする。
である。第１図のクロック入力端子Φ１〜Φ４には９０
度ずつ位相の異なる４相のクロックを入力する。データ
入力端子には、論理回路、配線による遅延のため、クロ
ックの位相とずれたデータが入力されるものとする。
位相比較回路１０３はデータの立上がりでクロックΦ１
．Φ２を打抜く。するとＤＦ２０１．２０２はそれぞれ
０゜０を出力する為、データの変化点はクロックΦ１を
基準にして９０度から１８０度の範囲に有ることがわか
る。したがって、データの打抜きクロックとしてはΦ２
を選択するようにセレクタを制御する。
．Φ２を打抜く。するとＤＦ２０１．２０２はそれぞれ
０゜０を出力する為、データの変化点はクロックΦ１を
基準にして９０度から１８０度の範囲に有ることがわか
る。したがって、データの打抜きクロックとしてはΦ２
を選択するようにセレクタを制御する。
ＤＦ１０２でクロックΦ２で打抜かれたデータはＤＦ１
０５でクロックΦ１に位相を合せて出力される。
０５でクロックΦ１に位相を合せて出力される。
ここでは位相比較回路として第２図に示すものを用いた
が、第４図に示す従来の位相比較回路を用いても同様に
動作する。
が、第４図に示す従来の位相比較回路を用いても同様に
動作する。
以上、本実施例に示した方法により、複数の位相のクロ
ックを用いてビット同期回路を構成することにより、複
数の遅延をもつデータを用いることが無い為、多入力の
ビット同期回路を構成する場合に回路規模を小さくする
ことができる。また、データでΦ１．Φ２を打抜いてデ
ータとクロックの位相差を検出することによりデータが
１回立上がるだけでデータを打抜くクロックを決定する
ことができる。
ックを用いてビット同期回路を構成することにより、複
数の遅延をもつデータを用いることが無い為、多入力の
ビット同期回路を構成する場合に回路規模を小さくする
ことができる。また、データでΦ１．Φ２を打抜いてデ
ータとクロックの位相差を検出することによりデータが
１回立上がるだけでデータを打抜くクロックを決定する
ことができる。
（発明の効果）
以上述べたように本発明によれば、複数のデータのビッ
ト同期回路を小さな回路規模で実現することができる。
ト同期回路を小さな回路規模で実現することができる。
第１図は本発明の実施例を示すブロック図、第２図は第
１図に示す位相比較回路の構成を示すブロック図、第３
図は本発明の実施例の動作を示すタイムチャート、第４
図は従来技術によるビット同期回路の構成を示すブロッ
ク図、第５図は従来技術によるビット同期回路の動作を
示すタイムチャート、第６図は第４図に示す位相比較回
路の構成を示すブロック図、第７図は第６図に示す位相
比較回路の動作を示すタイムチャートである。 図において、１０１，４０４はセレクタ、１０２．１０
５．２０１゜２０２、４０６．６０３〜６０５はＤタイ
プフリップフロップ（ＤＦ）をそれぞれ示す。 一〜ｎ寸 ５ ８つ一α′＄ く 小 へ さ ′λト ロ 享 ５ 図 ｔｓ ｔｈ や妓 多 ７ 起 ： フロック
１図に示す位相比較回路の構成を示すブロック図、第３
図は本発明の実施例の動作を示すタイムチャート、第４
図は従来技術によるビット同期回路の構成を示すブロッ
ク図、第５図は従来技術によるビット同期回路の動作を
示すタイムチャート、第６図は第４図に示す位相比較回
路の構成を示すブロック図、第７図は第６図に示す位相
比較回路の動作を示すタイムチャートである。 図において、１０１，４０４はセレクタ、１０２．１０
５．２０１゜２０２、４０６．６０３〜６０５はＤタイ
プフリップフロップ（ＤＦ）をそれぞれ示す。 一〜ｎ寸 ５ ８つ一α′＄ く 小 へ さ ′λト ロ 享 ５ 図 ｔｓ ｔｈ や妓 多 ７ 起 ： フロック
Claims (2)
- （１）異なる位相を持つ複数の入力クロック信号から１
つのクロック信号を選択するセレクタと、入力データと
前記セレクタから出力されたクロックとの位相比較を行
ない、入力データと位相の一致したクロックを前記セレ
クタにより選択する位相比較回路と、該選択されたクロ
ックにより入力データをリタイミングする識別回路を有
することを特徴とするクロック、データ信号の位相同期
回路。 - （２）前記位相比較回路は、複数の入力クロックをデー
タの変化点でラッチする位相比較回路であることを特徴
とする請求項１に記載のクロック、データ信号の位相同
期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63127823A JPH01296734A (ja) | 1988-05-24 | 1988-05-24 | クロック、データ信号の位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63127823A JPH01296734A (ja) | 1988-05-24 | 1988-05-24 | クロック、データ信号の位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01296734A true JPH01296734A (ja) | 1989-11-30 |
Family
ID=14969549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63127823A Pending JPH01296734A (ja) | 1988-05-24 | 1988-05-24 | クロック、データ信号の位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01296734A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02281837A (ja) * | 1989-04-24 | 1990-11-19 | Anritsu Corp | 高速フレーム同期回路 |
| US5867541A (en) * | 1994-05-18 | 1999-02-02 | Hitachi, Ltd. | Method and system for synchronizing data having skew |
| US6990597B2 (en) | 2000-10-19 | 2006-01-24 | Seiko Epson Corporation | Clock generation circuit, data transfer control device, and electronic instrument |
| US7254205B2 (en) | 1999-08-13 | 2007-08-07 | Agere Systems Inc. | Signal processing method and apparatus for ensuring a desired relationship between signals |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5963835A (ja) * | 1982-10-04 | 1984-04-11 | Hitachi Ltd | ビツト同期回路 |
-
1988
- 1988-05-24 JP JP63127823A patent/JPH01296734A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5963835A (ja) * | 1982-10-04 | 1984-04-11 | Hitachi Ltd | ビツト同期回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02281837A (ja) * | 1989-04-24 | 1990-11-19 | Anritsu Corp | 高速フレーム同期回路 |
| US5867541A (en) * | 1994-05-18 | 1999-02-02 | Hitachi, Ltd. | Method and system for synchronizing data having skew |
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