JPS5963835A - ビツト同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はビット同期回路、更に詳しくＭえは伝送局Ｖ数
か固足された同期式ディジタル通信系の受１百器におい
て、位相ジッタを持つ信号を誤りなしに受信するビット
同期回路に関する。

〔従来技術〕

送信、受信側が同一の周波数を持つクロックで制御され
る同期式ディジタル通信はマスタースレーブ方式のクロ
ック糸を有する交換網（網全体がマスク局からクロック
の分配を受け、同一の同波数で動作丁心）、計算機関通
信等の分野で広ぐ用いらγしている。このような通信は
＠線、又は無線の伝送路を通口て行なわｎるが、伝送路
の遅延時間の温度による変動、中継器の電源変動、クロ
ストーク、雑音による遅延時間の変動等によって受梧波
形は位相ジッタを待つのが普通である。一方、受信器内
部で・受信データを１史用するためには内部クロックで
入力ディジタル信号をラッチする必要があるが、位相ジ
ッタによるデータ狙９を避けるためには、位相ジッタの
彰譬がなく、入力信号が十分に安定した時点で入力デイ
ジタル信号をラッチする必要がある。

従来、位相ジッタの影譬を除去する方法として、”同期
網におけるビット位相同期回路の一構成法″杉原地、昭
和５５年度電子通信学会総合全国大会予稿集％　Ａ　２
０２１　、　”　Ｌｉｎｅ　ｖａｒｉａＮｏｎｃｏｍｐ
ｅｎＨｌｉｏｎ　ｓｙｓｔｅｍ　ｆｏｒ　ｓｙｎｃｈｒ
ｏｎｉｚｅｄＰＣＭ　ｄｉｇｉｔａｌ　ｓｗｊｔｃｈｊ
ｎｇ　”　Ｓａｔ／ａｎ　Ｑ。

ｐｊｔｒｏｄａ　ｅｔａｌ　ＵＳ　Ｐａｔｅｎｔ　３８
３９５９９等の方法が知られている。両者とも入力ディ
ジタル信号の変化点を検出して、入力１百号をラッチす
るクロックを制御するものであるが、前者は賊大位相ジ
ッタ許容幅がデータ伝送周波数の１７４同期と狭く、回
路装置が大きい（７リングフロツブ１４個、１７グート
）という欠点を何ち、故老は時間的にゆるやかに変動す
るジッタに対しては有効であるが、パターンジッタのよ
うに速く変動するジッタに対しては追随することができ
ないという欠点がある。

〔発明の目的〕

本発明の目的は、位相ジッタ許容幅かミ（、広範囲の速
６のジッタに追随することが可能であり、かつ回路装置
が同率なビット同期側ｗＩを提供することにおる。

〔発明の概要〕

本発明はデータ伝送＋ｉ！ｉ１２数の１周期を４分割す
る４個のクロックのうち、最適なものを用いて入力をラ
ッチすることにより、上記のような目的を実現し得るビ
ット同期回路を実現したものである。

〔発明の実施例〕　　　　　□ 以下、本発明を実姉例によＶ詳細に説明する。

第１図は本発明によるビット同期回路の一実施例の構成
を示す。同図において、１０１．１０２は入力信号の阪
形軽形用インバータゲー）、１０３−１０５．１１１．
１１２はＤタイプのフリップフロップ、１０６．１０８
は遅延回路、１０７゜１１３．１１４はイクスクルクプ
（Ｅｘｃｌｕｓｉｖｅ）ＯＲゲート、１０９はインバー
タゲート、１１６は２ピツトのカウンタ、１１５はＮ０
Ｉ（ゲート、１１０．１１７はＡＮＤゲート、１２０．
１３０はフリップフロップ１１１および１１２からの４
個の開側１人力によって４つのクロック（φ□〜φ４　
）の中から１つを選択して出力するセレクタ個のＡＮＤ
ゲート１２２〜１２５とＯＲ，ゲート１２１から構成さ
ｒしる。

第２図は第１図に示したクロックφ、〜φ４を発生する
クロック発生器の一笑権例の構成を示すもので、同図に
おいて、２０１２０３はＤタイプのフリップフロップで
４．Ｑ、２０１はインノく一タゲート、２０４ｉ基準ク
ロック入力、２０５〜２０８は出力クロツク信号ｊ腺で
め心。

第３図は第２図におけるへ用カクロツクの波形を表わし
１ζものであわ、基準周波数の２倍の周波数を持つ入力
クロックから４つの出力クロック（φ、〜φ４］が作ら
れていることがわかる。第３図から明らかなように、７
基準局仮数の１筒期はφ３．φ、のゝＨ’＠　　’Ｌ’
の組み会わせによって、（ａ）〜（ｄ）の４区間に分割
される。

・　　　以下、上記第３図及び第４図の波形図を用いて
上記第１図の実施例の動作を説明する。

人力信号ｆｉＮＲ，Ｚ　（ＮＯｎ　　）ｊｅｔｕｒｎ　
　ｔｏ　　Ｚｅｒｏ）信号であるとする。第４図におい
て、入力信号（１）はジッタのない入力の波形を示して
おり、この波形は１１００１０１’に相当している。こ
のような入力信号の場合はφ、・−φ４のどのクロック
を用いてラッチしても誤９は発生しない。入力信号（２
）は入力信号（１）にジッタが加わった波形を示してい
る。

この入力信号（２）はジッタによって変化点が第２図に
おける基準周波数の１周期内の区分で、（ａ）、　（ｂ
）。

（Ｃ）にわたっており、基準周波数の１周期の３７４の
幅のジッタが加わっていることを示している。

第１図において、１０６．１０７は入力変化検出回路で
あり、入力が変化した時に遅延回路１０６の遅蝙賞をパ
ルス幅とするパルスを発生する。

１１１．１１２はＤタイプの７リツプフロツブであり、
入力変化検出回路出力の立ち上が９によってその時点で
のφ１．φ、の唾がラッチ６れる。

すなわち前述したように、このφ１．φ、の唾によって
入力信号の変化点が（ａ）、　（ｂ）、　（ｃ）、　（
ｄ）のどれに人っているかを識別することかでざる。セ
レクタ１２０は入力を取り込むクロックを選択するもの
であり、入力信号変化点から数えて２番目に立ち上がる
クロック（例えば変化点が（ａ）で発生すればφｇ　、
（’）で発生すればφ、を選択し、フリップフロップ１
０３に供給する。フリップフロップ１０３は供給された
クロックの立ち上が９で入力信号を取り込み、保持する
。フリップフロップ１０３の出力は第４図に示すような
立ち上が９、立ち下が９がφ１〜φ４のいずれかの立ち
上が９に一致した波形となるが、この出力から正しい結
果を得るためにはφ、で再度ラッチする必要があめ。即
チ、フリップフロップ１０３ｔｒＪ、クロック、φ３．
φ１．φ４ヲ１史っており、これと異なるクロックφ、
で再度フリップフロップ１０３出力をラッチする必要が
ある。これはジッタが２区間（例えば（ａ）、（ｂ）の
み）たけにわたる場合、あるいは１区間内に入る場合に
ついても同様であめ。ゲート、１１３，１１４．１１５
は一致検出回路であって、２ビツトのカウンタ１１６の
出力が７リツプフロツプ１１１．１１２の出力と一致し
ている場合にのみ出力が（Ｈ／となる。また、遅延回路
１０８、ゲート、１０９．１１０はセレクタ１３０出力
の立ち上が９検出回路であって、セレクタ１３０の出力
が立ち上がった時に・（ルスを出力する。（パルス幅は
遅延回路１０８とインノ（−タ１０９の＃延のオロ）カ
ウンタ１１６はセレクタ１３０の出力が立ち上がった時
点で”、−数構出回路出力がゝＨ’の時にカウントアツ
プさｎるから、最終的には、フリップフロップ１０３が
用いていりクロックと異なるクロックをフリップフロッ
プ１０４に供給することが可能となる。第４図に示すよ
うにフリップフロップ１０４の出力は基準周波数で変化
する波形となり、′入力信号を正しく再現している。し
たがって、これを受信内部で使用するクロック（φＸ）
で再度ラッチすることにより、正しく再現された受信情
報を受信器内部に供給することが可能となる。

第１図の１！＃成で、ジッタが基準−波数の１図期の３
／４にわたる場合、第４図に示したように、人力信号変
化点が（ａ）、　（ｂ）、　（Ｃ）の３つの区間すべて
にわたれば、正しい出力を得ることが可能である。

しかし、例えば、信号変化点が（ａ）、　（Ｃ）のよう
に２つの区間にしか入らない場合（ジッタの変化幅は３
区間ある）は、第１図の構成ではカウンタ１１６の出力
は２つの安定状態があり（前記の例の場合ではφ２．φ
４のどちらかを選択すメ）、入力信号を正しく受信でき
ない可能性がある。

この点を改良した本発明の他の実施例を第５゜６図を用
いて説明する。第５図において、５０１゜５０２は波形
贅形用のインバータ、５０３．５０４゜５０５．５１４
．５１５はＤタイプフリップフロップ、５０６．５１３
はイクスクルシブＮＯＲ。

イクスクルシブＯＲ回路、５１０は遅延回路、５１１は
インバータ、５１２はＡＮＤゲート、５０９はセレクタ
（自答は第１図１３０と同じ、但し、フリップフロッグ
５１４．５１５からの反転入力は省略さｎている）であ
る。

第６図は第５図の内部の１Ｍ号波形を示したものでおる
。入力１ｇ号（ゝ１０１０１’　　）は（ａ）及び（Ｃ
）区間で変化している。第６図において、セレクタ５０
９の出力として、クロックφ１・−φ４が選択さｎた＠
台のフリップフロップ５０３の出力が示さγしている。

図かられかるように、クロックとして、φ、又はφ４を
用いれば正しく入力信号を受信することができる。

以下、とのように正しいクロックが選択されるかを説明
する。第５図において、フリップ５０５は入力信号の変
化点でセットされ、セレクタ５０９出力の立ち上が９で
リセットされる。したがって、フリップフロップ５０３
の出カバセレクタ５０９の出力が立ち上ンノする時点に
おいて、基準周波数の１周期以内に入力信号の変化があ
った場合にゝＨ′となっている。セレクタ５０９の出力
の立ち上が９、即チ、フリップフロップ５０３が入力を
取り組む時点で７リツプフロツプ５０５の出力が　Ｈと
なっている場合はフリップフロップ５０３０入力と出力
は異なっていなけｎばならないから、こｎをクロック選
択の＆準とすることができる。第５図においてセレクタ
５０９の出力の立ち上がる時点で、スリップ７０ツブ５
０５の出力がゝＨ′になっており、しかも、７リツグ７
０ツブ５０３の入力と出力が同じ論理レベルにある場合
にはＡＮＤゲート５１２の出力はゝＨ′になる（ゝＨ′
忙なっているパルス幅は遅延回路５１０とインバータ５
１１の遅延の和）。一方、フリップフロップ５１４，５
１５、イクスクルシブＯＲゲート５１３は２ビツトのカ
ウンタを形成しており、入力クロックの立ち上がりでカ
ウントアツプされ◇。

したがって、入力信号を正しく受信できないクロック（
例えば第６図の例ではクロックφ２．φ３）がセレクタ
５０９で選択されている場合には、フリップフロッグ５
１４．５１５及びイクスクルシプＯＲゲート５１３で構
成されているカウンタがカウントアツプされ、最終的に
は入力信号を正しく受信できるクロックが選択さｆｌ、
；ｌ）。

以上の説明では、すべてクロックの立ち上がりを用いた
回路を説明したが、クロックの立ち下がりを用いても、
同様な動作が可能なことは明らかであめ。

〔発明の効果〕

以上説明したように本発明によれば、位相ジッタの許容
幅が広く（データ伝送周波数の３／４；司期）、高速の
ジッタにも追随することが可能であり、かつ、回路構成
が簡単なビット同期回路を実現することができる。

【図面の簡単な説明】

第１図および第５図はいずれも本発明によるビット同期
回路の実施例の回路図、第２図は実施例に使用されるク
ロックφ、〜φ４のクロック発生回路の回路図、第３図
は上記クロックφ、〜φ４のタイミング図、第４図およ
び第６図はそれぞれ第１図及び第５図に示したビット同
期回路説明のための置形図である。 １０１．１０２，１０９，５０１，５０２．５１１・・
・インバータ、１０３．１０４．１０５．１１２゜１１
１．５０５，５０３，５０４，５１４，５１５・・・Ｄ
フリップフロップ回路、１０６，１０８゜５０７．５１
０・・・遅延回路、１０７，１１３゜１１４．５０６，
５０８．５１３・・・イクスクルシプＯＲゲート、１１
０．１１７．１２２．１２３゜１２４．１２５，５１２
・・・アンドゲート、１１５・・・ＮＯＲゲート、１１
６・・・カウンタ、１２０゜第　１　　図 茅２図 第３図

Claims (1)

1. 【特許請求の範囲】 １、あらかじめ固定された周波数で伝送されるディジタ
   ル信号を受信する受信器において、繰り返し周期か上記
   データ伝送周波数の周期と同一で、それぞれの立ち上が
   ９か立ち下が９が上記データ伝送周波数の１　ｌｉｄ期
   を４分割した点である４つのクロックを発生する手段と
   、入力信号の変化点を検出し、前記４つのクロックのう
   ち上記変化点から数えて２番目に立ち上がる又は立ち下
   がるクロックで入力信号を取り込み、保持する第１の記
   憶手段と、第１の記憶手段の出力を取り込み、保持する
   第２の記憶手段と、前記４つのクロックのうちの１つを
   選択して第２の記憶手段に供給するクロック供給手段と
   、第２の記憶手段出力を取り込み、保持する第３の記憶
   手段とを持ち、第２の記憶手段は第１の記憶手段で用い
   たクロックと異なるクロックが供給δれるように上記ク
   ロック供給手段を制御し、Ｍ３の記憶手段は上記データ
   伝送周匝数と同一の繰り返し報期のクロックで駆動さｎ
   ることを特徴とするビット同期回路。 ２、あらかじめ固定でれた同波数で伝送されるディジタ
   ル信号を受信する受信器において、繰り返し周期が上記
   データ伝送周波数の同期と同一で、それぞれの立ち上が
   り又は立ち下がりが、上記データ伝送周波数の１￥ｉＪ
   期を４分割した点である４つのクロックを発生する手段
   と、上記４つのクロックの内、１つを選択して′供給す
   るクロック供給手段と、上記クロック供給手段の出力す
   るクロックの立ち上が９又は立ち下が９で入力データを
   取り込み、保持する第１の記憶手段と、第１の記憶手段
   の出力を取り込み、保持する第２の記憶手段とを狩ち、
   第１の記憶手段に供給されるクロックが立ち上がる又は
   立ち下がる以前、データ伝送Ｉ＠波数の１周期の間に入
   力偏分が変化した場合に、第１の記憶手段の入力と出力
   が異なる論理レベルになるようにクロック供給手段を制
   御することを′待機とするビット同期回鮎。