JPS62501044A

JPS62501044A - クロック回復回路

Info

Publication number: JPS62501044A
Application number: JP60505412A
Authority: JP
Inventors: ハスレイ，レロイド　アラン; ラーモツト，ジヤーン
Original assignee: アメリカンテレフオンアンドテレグラフカムパニ−
Priority date: 1984-12-07
Filing date: 1985-11-27
Publication date: 1987-04-23
Also published as: WO1986003638A1; CA1253582A; US4694196A; EP0205552A1; AU5191286A; KR870700189A

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】クロック回復回路本発明は入力信号の期待されるクロック速度のｎ倍の公称速度のパルスを生成するためのローカル　タロツク源、入力信号遷移検出器、及び入力信号を検出器の入力に加えるための装置を含む入力データ信号のクロックを派生するための回路に関する。

発明の背景データ伝送システムにおいては、データを受信するある位置の回路がデータを伝送する発信側のクロックと同期することが必要である。これは受信位置が送信されたデータに対応するデータを再生できるようにするために必要である。

データ受信機をデータ送信機と同期するための最も明らかな方法は同期信号を送信機と受信機の間に延びる別個の経路を通じて加える方法である。この方法は、例えば、同一の装置室内のように２つの位置が互いに接近しているときは満足できる。ただし、２つの位置が互いに離れている場合は別個の同期経路を提供することは経済的でない。

データ源のクロックを発信側によって受信位置に送信された信号から回復する回路を提供する方法が知られている。この方法は別個の同期経路の必要性を排除するが、これ釦式って追加のクロック回復回路が必要とする。

このためラインを通じて直列Ｒ８２３２形式にて３゜文字７秒の比較的遅い速度にて伝送されるテレタイプライタ信号からクロックを回復する方法が知られている。

これらクロック回復回路は個々の受信ビットの複数（通常１６個）のサンプルを検出し、これらサンプルを桁送シレジスタ内に格納する。桁送シレジスタは並列に出力され、この出力は評価回路に加えられる。この評価回路は多数決の原理を使用して２進のパ０”あるいは２０進″１”を表わす１．６個のサンプルを決定する。このタイプの回路は、通常、ＵＡＲＴ　（ｆｉ遍非同期受信機／送信機）において使用される。ＵＡＲＴ回路は高速ではない。

ただし、データ速度は、通常、たった３０文字／秒であるため重要でない。さらに、テレタイプライタ　ラインを通じて受信される信号は、通常、大きなノイズを持つ。

ただし、入りクロック速度の１６倍のサンプリング速度を持つため、ノイズに起因するビット　エラーは最小限に抑えられる。

１９８２年、８月５日発行、ページ２０１から２０９に掲載のレスタ　サンダーズ（Ｌｅｓｔｅｒ　５ａｎｄｅｒｓ　）　による論文〔データ通信リンク用マンチェスタ　チップ（Ｆｏｒｄａｔａ−ｃｏｍ　１．１ｎｋｓ、Ｍａｎｃｈｅｓｔｅｒ　ｃｈｉｐ　ｃｏｕｌｄ　ｂｅ　ｂｅｓｔ　）　）においてもう１つのクロック回復回路が開示されている。

この回路はＬＳＩに実現され、入シデータ流内の個々の受信ビットの１２個のサンプルを使用してクロック信号を派生する。この１２個のサンプルは桁送りレジスタ内に格納され、との桁送シレジスタがＵＡＲＴデバイスと同様の方法に入シクロツクを派生するために並列に読み出される。

上に述べた回路は入シクロツクのクロックを派生するＫは満足できるが、これら回路が動作できる入シクロツク周波数を制限する。さらにこれら回路はこれら回路が波形の遷移によって駆動されるためパ０″′から成る定常人シ流がクロックを全く生成しないという問題を持つ。

これら問題は本発明によって解決される。本発明によるクロックを派生するための回路は、モジュロ　ｎ　カウンタ、入シ信号を遅延データ信号として検出器の入力から第１．の出力に加えるだめの装置、検出器内に存在し入シ信号の個々の遷移に応答して検出器の第２の出力の所にカウンタ　リセット　パルスを生成するための装置、身ローカル　タロツク　パルスの生成に応答してカウンタをそのカウント位置を通じて循環的に進めるための装置、個々のリセット　パルスの生成に応答してカウンタをその最初のカウント位置にリセットするための装置、及びカウンタがその１番目のカウント位置（ここで１はｎよシ小さい）に進むたびにカウンタの出力の所に派生クロウ　パルスを生成するための装置を含む。

改良された回路を提供する。この回路は入シ波形遷移検出器及び００．０１．及び１１の状態を持つモジロー３カウンタを含む。これは、入シクロツク速度の３倍の公−称周波数を持つローカル水晶クロックの制御下で駆動する。カウンタは入シデータが受信されない間はローカル水晶クロックの制御下でその３つの状態を通じて反復的にサイクルする。ａ移検出器が入シデータの０１１から”　Ｉ　 ”へのあるいはこの逆への個々の遷移に応答してカウンタをそのＯＯ位置にリセットするためにカウンタリセット　パルスを生成する。いったんリセットされると、カウンタは直ちにローカル　タロツク　パルスに応答してその位置ｏｏ、ｏｉ、１１．００．、、を通じてのカウントを開始する。

カウンタが位置ＯＯから０１に進むたびに派生クロック　パルスが生成される。

個々のクロック　バルクはその時点において受信されている任意のデータ　ビットの眞ん中の時点で生成される。派生クロック　パルス及び入シビットを表わすサンプル信号をデータ　ユーティリティ　デバイスに加えることによって、サンプルが入シ信号の信頼できる複製であシ、エツジの過渡ひずみが発生しないことが保証される。

本発明はさらに先行技術による構成よシも高いクロック速度のデータを扱うことができるという長所を持つ。

これは、このサンプリング速度が入シクロツク速度のサンプリング速度の１２あるいは１６倍ではなく、たった３倍であるためである。

第１図は本発明の回路の詳細を開示し；第２図、第３図及び第４図はタイミング図を示し；そして第５図から第８図はローカル　クロック　パルスの受信に応答してこのカウンタがそのさまざまな動作状態を通じて進むときの関連する回路の状態の変化を示す。

全般的な説明本発明の回路は第１図に示されるように遷移検出器１００、クロック回復カウンタ１３０、ローカル　タロツク１１０及びデータ　ユーティリティ　デバイス１４０を含む。クロックを派生すべき入力データは経路１１５上に受信され検出器１００に加えられる。受信されたデータはラッチ１０１及び１０２を経て、経路１２２を通じてユーティリティ　デバイス１４０に加えられる。検出器は経路１１５上の入シデータが０″からＩＩ　１　＃１にあるいはこの逆に遷移するたびに経路１１３にカウンタリセット　パルスを加える。

カウンタ１３０は経路１１１を通じてローカル　タロツクによって経路１１５上の入シクロツク信号の期待される速度の３倍の速度にて駆動される。このカウンタはモジュロ−３タイプのカウンタであシ、これがそのＯＯ（リセット）状態からその０１（状態）に進むたびに経路１１８上に派生クロック信号を生成する。

経路１１３上に生成される個々のパルスは常にとのカウンタをその位ｔｉｏｏにリセットする。カウンタは公称的円は入り信号と同期され、通常、経路１１３上にリセット　パルスが受信されるとき、ローカル　クロック１１０によってその位置１１にあ・る。

つまシ、経路１１５上の入力信号の個々の遷移に対してカウンタ１３０をその位置００にリセットするために経路１１３上にリセット　パルスが生成される。カウンタはこれが位置ＯＯから位置０１に進むとき派生クロック　パルスを生成する。データ　ユーティリティ回路１４０はこれが経路１１８上に派生クロック　ｉ＜Ｊレスを受信したとき経路１２２上のデータをサンプリングする。

第２図は第１図の回路の動作の原理を図解する。六角るいは２進の０″で、１）得る。遷移は六角形が合う所でのみ起こるものと仮定される。第２図にはケース１、ケース２及びケース３と呼ばれる３つのケースが示される。最初にケース１について説明する。ケース１１５上の入力信号の立上がシエツジの遷移は時間１０とｔｌの間で起こる。ケース１の下側の線及び付随する矢印はライン１１５上の受信データのサンプルがランチ１０１にクロックされる個々の時間を示す。

うに時間ｔｏとｔｌの間に検出される。時間ｔ１において、カウンタ１３０を時間ｔ２においてリセットするために経路１１３上にリセット　パルスが生成される。時間ｔ３において、カウンタがその位置ｏｏｉ＝ら位置０１に進んだとき、派生クロック　パルスが生成される。こりティ回路１４０に加えられるが、回路１４０は経路１２２上に現れるサンプルを時ｊ…ｔ２において格納する。

次に受信されるビットが時間Ｌ３とｔ４の間に発生する遷移を表わすものと仮定する。すると、時間ｔ４においてリセットパルスが生成され、時間ｔ５においてカウンタがリセットされ、そして時間Ｌ６において派生クロック　パルスが生成される。時間ｔ３の後の次のビットが遷移を表わすものでないときは、時間ｔ４においてリセット　パルスは生成されない。しかし、時間ｔ６において派生クロック　パルスが生成され、ユーティリティ回路はそのときライン１２２上に存在するデータ　サンプルを格納する。派生クロックが生成されるのは、カウンタがデータが受信されず、従ってリセット　パルスが検出器１００によって生成されないときはライン１１１上のローカル　タロツク　パルスに応答してその位置００．０１．０３．００，０１．、、を通じて進むためである。

ケース２は受信ビット期間が時間において左にシフトされており、また少し短いことを除いてケース１と同様く４個のローカル　クロック　サンプルを含むことを除いてケース１と同様である。カウンタはその位置ＯＯに時間ｔ５においてローカル　タロツク１１０によって駆動される。次のビットＪＵＪ間が遷移を表わすときは、カウンタが再び時間Ｌ６においてリセット　パルスによってその位置ＯＯにセットされる。

詳細な説明遷移検出器１００はデータ復元ラッチ１０１、遅延ラッチ１０２、排他的ＯＲゲート１０５及びライ：／１１１に公称上期待される入りデータ速度の３倍の速度の信号を加えるローカル　タロツク１１０を含む。カウンタ１３０はライン１１８上に回復クロック信号を生成する。

カウンタ１３０はラッチ１０３及び１０４、ＡＮＤゲート１０６及び１０８、並びにＮＯＲゲート１０７及び１０９を含む。カウンタはライン１１５上に信号の遷移が検出されるたびにゲート１０５によって生成されるリセット信号によって入力データに同期される。

データ復元ラッチデータはデータ　ラッチ１０１の入力の所にライン１１５上のパルスの形式で現れる。ここでは、説明の目的上、正のあるいは高値のデータ　パルスが想定される。

高値のデータ　パルスがデータ　ラッチ１０１にライン１１１上のクロック　パルスの立上がシエツジの所でクロック入力される。公称上、ライン１１５上の個々のビットに対して３つのクロック　エツジが存在する。従って、ライン１１２の所の復元エツジのタイミングの変化はライン１１５上の入力データ　ビットの期間の３分の１を越えない。ライン１１５上の入力ビットのトレーリング　エツジの後＼デー°タ　ライン１１５上のデータのレベルは低値となる。この低値がデータ　ラッチ１０１を通じて経路１１２にクロックされ、入力データ　ビットの復元が完了する。

遅延ラッチライン１１５上の高値がラッチ１０１を通じてライン１１２に初めてクロック入力されたとき、ライン１１２の前の低値がラッチ１０２を通じてライン１２２にクロックされる。ライン１１２上の結果としての高値はライン１１１上に次の立上がシエツジが現れたとき、データラッチ１０２にクロック入力される。データ　ライン１１５上のレベルが正のデータ　パルスの終端の所で低値となると、この低値がラッチ１０１にクロック入力され、同時に、ライン１１２上の高値がラッチ１０２にクロック入力される。ライン１１２の所のこの新たな低値はライン１１１上の次の立上がシエツジによってデータラッチ１０２にクロック入力される。こうして、ライン１１２上のレベルの変化が対応するレベルの変化がライン１２２に加えられる前に１クロック信号の期間だけ遅カウンタ　リセット回路は排他的ＯＲゲート１０５から構成される。ゲート１０５への入力はライン１１２及び遅延復元データ　ライン１２２上の復元データである。

このゲートはライン１゛１２上のデータの個々の変化に対してライン１１３上に１つのリセット　パルスを生成する。この個々のレベルの変化はライン１１５上の入力信号の遷移を表わす。

ライン１１２上のレベルが変化する時間とライン１２２上のレベルが変化する時間の間の期間内の１クロツクパルスが経過した時点においては、排他的ＯＲゲート１０５に向かうこの２つの入力は異なシ、ライン１１３上のこの出力は高値となる。その後、次のクロック　パルスにおいて、ライン１２２上のレベルが変化しライン１１２上のレベルと等しくなると、排他的ＯＲゲート１０５の出力は低値となる。ライン１１３上のレベルはれる時間とこれがライン１２２上に現れる時間との間にスはライン１１３上釦その立上がシエツジとトレーリング　エツジの両方で１つのリセット　パルスを生成する。

この完全に同期された設計においては、ライン１１３０所のリセット　パルスの立上がシエッジ及びトレーリング　エツジの両者は予期される時間に発生する。

クロック回復カウンタクロック回復カウンタはゲート１０Ｇから１０９並びにラッチ１０３及び１０４を含む。これはライン１２２に加えられる個々のデータ　ピットに対してライン１１８上に回復クロック　パルスを生成する。このカウンタは。

２つの信号に応答する。これらはライン１１上のローカル　タロツク信号及びライン１１３上のリセット信号である。これはモジュロ−３カウンタでルシ、ライン１１１上のタイミング信号の周波数を３・で割る。ライン１．１１上の信号の公称周波数はライン１１５上のクロック信号の公称周波数の３倍である。これはライン１１Ｂ上のカウンタ出力の周波数を公称上ライン１１５上の期待され・るクロックの周波数と等しくする。このカウンタはライン１１３上のリセット　パルスによってその位置００にリセットされる。入力データが存在しない場合は、これはうイン１１１上のパルスによってその位置ＯＯに駆動枠される入力データ速度の３倍であシ、そしてとのカウンタがこのローカル　タロツクを３で割るため、とのカウンタは公称上ライン１２２上の個々のデータ　ピットに対してライン１１８上に１りの載位クロック　パルスを生成する。ラッチ１０３及び１０４のＱ端子はそれぞれこの２ビット−モジュロ−３カウンタの最下位ビット及び最上位ビットを運こぶ。ライン１２３及び１１８が現れる。

リセット　ライン１１３はカウンタのＮＯＲゲート１０７及び１０９に接続される。ライン１１３１−のリセット信号が高値となると、ラッチ１０３及び１０４のＤ入力がＮＯＲゲート１０７及び１０９によって低値に駆動される。これら低値はライン１１１上の次のローカルタロツク　パルスの立上がシエツジによってラッチ１０３及び１０４にクロック入力される。これによって、〕出出力イン１１８及び１２３の両者が低値とされ、００のカウンタ出力が生成される。これはカウンタをＯＫ上セツト、そして力°ウンタがこのカウンタの開始点から再びカウントを開始することが可能となる。

回路動作の例第３図は第・１図の回路がライン１１５上の入力データに応答するときの各種の波形を示す。説明される動作はタイミング　ライン１１１上の１４個のローカル　タロツク　パルス内で起こる。第３図に示される状況は最後の高値のデータがデータ　ライン１１５上に現れてからかなシの時間が経過したときの状況である。結果としてのライン１１５上のデータの立上がシエツジとライン　−１１８上の復元゛クロックの立上がシエツジとの間のタイミングの差は送信システムのクロックとローカル　タロク１１０の間の相対的な精度の差（オフセット）に起因する。クロック回復カウンタが後に説明されるように個々の高値の入力データによってリセットされるため、この規模のオフセットが発生することは、実際には殆んどない。ここでは、クロック回復カウンタをリセットするプロセスに焦点を五〈ためにこの異常なオフセットが想定されている。

入力データが同期されてい−るときは、クロック回復カウンタはリード１．１３上の信号によって、これがライン１１１上のクロック　パルスをカウントする正常の過程において自体を０にセットする時間と同じ時間にリセットされる。第３図において、ライン１１５上の入・シデータ　ピットは、時間ｔ６の後に始まるビットが受信されにおいては、短縮された回復クロック信号が時間ｔ７において開始され、データの立上がシエッジは時間ｔ７の少し前で発生する。時間Ｌγにおいては、遷移検出器はまだ入力信号の立上がシエッジの遷移に応答してない。

従って、後に説明される各種の動作の中で、最初に回路が自体をライン１１５上のデータによってこれと同期するように調節する動作が取られる。つまシ、時間ｔ９に回復クロック信号が同期される。

ライン１１５上の立上がシ選移に応答して、ゲート１０５は時間ｔ７においてリセット　パルスを生成する。

このパルスは時間ｔ８において、カウンタをリセットし、これを入力データと同期する。同様に、時間ｔ９の後の立上が逆信号の遷移は時間ｔ１０においてラインド１３上にリセット　パルスを生成する。このパルスはライン１１１上のパルスがカウンタをその位置００にセ゛ン１すリセットする。

クロック回復回路の目的は、前述したごとぐ、ライン１１８上にａＣ１図のクロック回復回路がデータが最も安定したときライン上のデータに関して同期パルスに基づいてその動作を遂行できるようにライン１１８上に反復同期パルスを提供することにある。これも前述したごと同期パルスを回復する。本発明の回路によってクロックパルスが回復されると、ライン１２２上に復元されたデータが生成される。この復元データはライン１１５上の大シデータに対して遅延されるが、この遅延の結果、ライン１１８上の回復クロック　パルスはライン１１５上の復元データが安定した後に発生する。例えば、第３図に示されるように、ライン１２２上の復元データは時間ｔ８からｔｌ、１の期間に及ぶ。ライン１１８上の回復クロック　パルスの立上がシエツジは時間ｔ９において発生する。これはうイン１２２上の復元データが安定するための十分な時間が経過した後のことである。

データの復元二立正がシエツジ第３図及び第４図の時間１から６″！でに、カウンタは、２サイクルし、この期間内忙発生するライン１１１上の６個のローカ“ル　クロック　パルスに応答して時間ｔ１′　とｔ４の間にライン１１８上に正に向う立上がクエッジ信号を生成する。この期間内のライン１１８上の正に向う信号はユーティリティ回路１４０に同期派生クロック信号として加えら、れ、ライン１１５上にデータ変化が受信されないとき、この同期を保つ。時間ｔ７におけるライン１１８上の立上がシェッジは時間ｔ１とｔ４の間と同様に生成される。

以下では第１図のカウンタ　ラッチ１０３及び１０４の動作を説明する。この説明は第４図の時間ｔ１からｔ６・は受信されず、従って、リセット　リード１１３は低値にとどまるものと仮定する。説明の動作は全てリード時間１の前の回路の状態がＫｃ５図に示されるが、これは以下の通シである。ゲート１０７への入力は両方とも低値であシ、出力の所には高値が生成され、これがラッチ１０３の入力忙加えられる。ゲート１０９への上側の２つの入力は低値で、下側の入力は高値である。この高値はゲート１０９の出力を低値とし、この低値がラッチ１０４０入力に加えられる。カウンタ出力リード１１８及び１２３は両方とも低値である。カウンタはこの時点において、００カウント位置にある。

時間ｔ１において、ライン１１１上のクロック信号の立上がシエッジはラッチ１０３のＤ入力上の高値をラッチを経てそのＱ出力にクロックする。同じクロック　パのＱ出力にクロックする。この時点における回路の状態が第６図に示されるが、ここで、極性の変化が円内に示される。ライン１１４上の信号はラッチ１０３を経て高ｔｉ７＞ｆそのＱ出力にクロックされたとき低値となる。ライン１１８上の信号がこの時点において高値となる。ライン１１４上の低値はゲート１０Ｂに延び、ライン１１７上のゲート１０８の出力を低値にする。ライン１１７上の低値はゲート１０９の下側の入力に延びるが、これはとの°他の２つの入°力が既に低値であるためその出力を高値にする。従って、この時点において、ゲート１０９の出力は低値から高値に変化する。ゲート１０γ上の出力は高値にとどまる。ここで、時間ｔ２における次のクロック信号の立上が多エツジの受信を待つこととなる。、カウンタは現在０１の位置にある。

ライン１１１上のクロック信号の立上が〕エツジは時間ｔ２において現れ、以下の回路動作が取られる。第７図に回路の状態が示される。ラッチ１０３及び１０４の両方のＤ入力上の高値がラッチを経てそれらのＱ出力にクロックされる。ラッチ１０４のＱ出力は仁のとき低値から高値に変化する。ラッチ１０３のＱ出力は前から高値でアフ、従って、変化しない。ライン１２３上の高値とライン１１８上の高値がゲート１０６に加えられ、その出力の所に高値が生成される。この出力はリード１１６でアシ、リード１１６上のこの高値はゲート１０７０入力に加えられる。これはリード１２０上のゲートの出力を低値にするが、この低値がラッチ１０３のＤ人カに加側の入力に延びる。上側の入力が既に低値であるため、このゲートの出力は変化しない。

り、従って、カウンタの位置は２進の１１である。２通・の１１はカウント３に等しく、カウンタの次の状態は〇〇位置である。この回路は時間ｔ２がら時間ｔ３においてクロック　パルスが到着するまで、上に説明の１１の位置にとどまる。

時間ｔ３において、リード１１１上にクロック　パルスが到着し、回路が第８図に示されるように変化する。

ラッチ１０３のＤ入力上の低値及びラッチ１０４のＤ入力上の低値が時間ｔ３においてクロック　パルスの立上がシエツジによってこれらラッチを経てそれらの。出方にランチされる。時間ｔ　３．におけるラッチ動作の後、ラッチ１０３のＱ出力は低値となり、ラッチ１０４の。出力も低値となる。両方のラッチのＮＯＴ　Ｑ出力は高値゛となる。この状態においては、ゲート１０６への両方の入力は低値となシ、この出力の所に低値が生成されるが、この低値は経路１１６を通じてゲート１０７の上側入力に延びる。これはラッチ１０３のＤ人カに延びるその出力を高値にする。さらに、ゲート１０８の両方の入力は高値と々シ、その出力の所に高値が生成されるが、この高値はリード１１７を通じてゲート１０９の下側の入力に加えられる。この高値はこのゲートの出力を低値にするが、この低値はランチ１０４のＤ入力に加えられる。

この時点、つまり時間む３とｔ４の間において、カウンタは００位置にあシ、回路の状態は直前の時間ｔ１の回路の状態と全く同一である。回路はその後時間ｔ４．５及び６においてクロック　パルスの立上がシエツジに、回路が時間ｔ１．２及び３においてこのクロック　パルスに応答したのと全く同様に応答する。

第３図に示されるように時間ｔ７の直前にラッチ１１５上に高値のデータ　ピットが現れる。この高値のデータビットは第３図に示されるように時間７においてラッチ１０１を通じてライン１１２にクロックされる。ライン１１２上の高値の信号は復元データ信号と呼ば、れる。ライン１１２上の信号はライン１１１上の信号がライン１１５上のデータをランチ１０１にクロックするためライン１１１上のローカル　クロックと同期される。

上のデータ信号が安定した時点において正の出回後クロック信号を生成することにある。

時間ｔ７において、前述のごとく、ライン↑１２の所の信号は高値となるが、この高値の信号はまだデータラッチ１０２にクロックされてない。従って、時間Ｌ７ン１２２上の信号は低値となる。排他的ＯＲゲート１０５はその入力が異な名とライン１１３に高値のリセット信号を加える。従って時間ｔ７とｔ８の間にライン１１３上にゲート１０５によって高値のリセット信号が生成される。この高値がＯＲゲート１０７及び１０９の入力に加えられ、ライン１２０及び１２１上のゲートの出力の所に低値が生成される。この低値が時間ｔ７とｔ８の間゛にラッチ１０３及び１０４のＤ入力に加えられる。

ラッチ１０３及び１０４のＤ入力に加えられるこれら低値の信号は時間Ｌ８においてカウント　シーケンスを以下の通シに中断する。低値の信号は時間ｔ８においてラッチ１０３及び１０４を通じてそれらのＱ出力にクロックされる。これはライン１１８及び１２３を低値にし、カウンタを位置ＯＯにリセットする。カウンタば次に時間ｔ８において、ライン１１１上のローカル　タロツク信号の制御下でその位置００からカウントを開始する。

従って、ライン１１３上にリセット信号が生成され、カウンタ１３０がライン１１５上のデータの受信に応答してリセットされる。これはカウンタ１３０を適轟な時間にライン１１８上にライン１１５上の入力データと同期して派生クロック　パルスが生成されるように同期する。

時間ｔ８において、ライン１１２の所の高値がラッチ１０２にクロックされ、第３図に示されるようにライン１２２上の信号が高値にされる。ライン１１８上の信号は時間８と９の間に低値にとどまる。ライン１１２及び１２２上の両方の信号はライン１１５上の高値の信号のために時間Ｌ８からｔ１００間を通じて高値となる。これら期間において、排他的ＯＲゲート１０５への入力は一致する。入力信号が一致するため、時間ｔ８の開始においてゲート１０５によってライン１１３上に低値の信号が加えられる。ライン１１３上の信号が低値となると、カウンタが時間Ｌ８においてライン１１１上のローカル始する。カウンタは時間ｔ９において、ライン１１１上の信号の立上がシエツジにおいて位置００から０１に進む。ゲート１０７は次にラッチ１０３のＤ入力に高値を加える。この高値は時間ｔ９において信号１１１の立上がりエツジによってラッチにクロックされる。

時間Ｌ９において、ライン１１８上の信号が高値となる。こうして、時間ｔ６とｔγの間のライン１１５上の入力信号の変化の結果としてライン１１８上に派生クロック信号の立上がシエツジが生成され、カウンタがリセットされ、その位置が００から０１に進められる。

データの回復：トレーリング　エツジライン１１５上の信号は時間ｔｌＯＯ前に終端し、時間ｔｌｏにおいて、ライン１１５上の結果としての低値の信号がライン１１１上の信号によってデータ　ラッチ１０１にクロックされ、ライン１１２上に低値の信号が生成される。時間ｔ１０において、ライン１２２上の信号とライン１１２上の信号とは異なる。従って、時間ｔ１０において、排他的ＯＲゲート１０５によってライン１１３上にリセット信号が生成される。カウンタは入力データの３倍の速度にてカウントするため、カウンタは時間ｔ１０において３のカウント（２進の１１）を持つ。従って、時間Ｌｉ１においてリード１１３ないしカウンタが０にリセ、ツトされたとき、カウントが中断されることはない。カウンタは時間ｔ１１において時間ｔ８においてライン１２０及び１２１上の低値に向うパルスがラッチ１０３及び１０４にクロックされたときのようにライン１１１上の高値に向うパルスによって位置００に一セットされる。

ライン１１１上のローカル　タロツク　パルスのカウントは時間ｔ１４まで正常に継続される。これは時間ｔ１２においてカウンタがその位置ＯＯから位置Ｏ１にによるカウンタの動作はライン１１５上に次のデータ信号が到着するまで継続し、この時点において、上に説明のリセット　プロセスが反復される。ライン１１８上の回復されたクロック信号及びライン１２２上のデータ信号は両方ともデータ　ユーティリティ回路１４０に加えられる。これら信号はライン１１８上のクロック信号がライン１２２上のデータ信号が安定したとき起こるようなタイミングを持ち、これによって回路１４０が常に正しいデータを格納することが保証される。

〜ＦＩＧ、　ＪＦＩｏ、　５ＦＩ６．７国際調査報告ＡＮＮＥＸ　Ｔｏ　’ｎ恒　ＩＮＴＥＲＮＡＴＩＯＮＡＬ　５ＥＡＲＣＨＲＥＰＯＲＴ　ＯＮ

Claims

【特許請求の範囲】

１．入り信号の期待されるクロツク速度のｎ倍の公称速度を持つパルスを生成するためのローカルクロツク源、入り信号遷移検出器、及び入り信号を該検出器の入力に加えるための装置を含む入りデータ信号のクロツクを派生するための回路において、該回路が：モジユロｎカウンタ、該入り信号を該入力から該検出器の第１の出力に遅延データ信号として加えるための装置、該検出器内に位置し該入り信号の個々の遷移に応答して該検出器の第２の出力上にカウンタリセツトパルスを生成するための装置、該ローカルクロツクパルスの生成に応答して該カウンタのカウント位置を循環的に進めるための装置、個々のリセツトパルスの生成に応答して該カウンタをその第１のカウント位置にリセツトするための装置、及び該カウンタの出力の所に該カウンタがそのｉ番目のカウント位置（ここでｉはｎより小さい）に進むたびに派生クロツクパルスを生成するための装置を含むことを特徴とする回路。
２．請求の範囲第１項に記載の回路において、該検出器が：第１のデータラツチ、該ラツチの入力の所の個々の入り信号を個々のローカルクロツクパルスが生成されたとき該第１のラツチを経て該第１のラツチの出力にクロツクするための装置、第２のラツチ、該第１のラツチの出力の所に存在する信号を個々のローカルクロツクパルスが生成されたとき該第２のラツチを経て該第２のラツチの出力にクロツクするための装置、及び第１の入力が該第１のラツチの出力に接続され、第２の入力が該第２のラツチの出力に接続された該第１のラツチと第２のラツチの出力の所の信号のレベルが異なるとこれに応答してリセツトパルスを生成するための検出器を含むことを特徴とする回路。
３．請求の範囲第２項に記載の回路において、該カウンタが入力及び出力を持つ第１及び第２のカウンタラツチ、該カウンタラツチの入力及び出力を相互接続し該カウンタラツチをローカルクロツクパルス源からのパルスの制御下でモジユロｎカウンタとして動作するためのゲート装置、個々の生成されたリセツトパルスを該カウンタをその最初のカウント位置にリセツトするために第１のカウンタラツチの入力に加えるための装置、その後カウンタをローカルクロツクパルスの生成に応答してそのｎ個のカウント位置を通じて循環的に進めるための装置、及び第１のラツチを含む該カウンタがそのｉ番目の位置に進むたびに第１のラツチの出力に派生クロツクパルスを加えるための装置を含むことを特徴とする回路。
４．請求の範囲第３項に記載の回路において、ｎ＝３であり、該カウンタが該カウンタラツチの出力との関係で００、０１及び０３のカウント位置を持つことを特徴とする回路。
５．請求の範囲第３項及び第４項に記載の回路とユーテイリテイ回路との組合せにおいて、該検出器の第１の出力からの遅延データ信号をユーテイリテイ回路の第１の入力に加えるための装置、及び個々の派生クロツクパルスを該ユーテイリテイ回路の第２の入力に加えるための装置を含み、該ユーテイリテイ回路が該派生クロツクパルスがその第２の入力に加えられたときその第１の入力の所に存在する遅延信号を格納することを特徴とする装置。
６．入りデータ信号のクロツクを派生するための方法において、該方法が：ａ）入り信号の期待されるクロツク速度の３倍の公称速度を持つローカルクロツクパルスを生成するステツプ、ｂ）入り信号を遷移検出器の入力に加えるステツプ、ｃ）該入力からの該入り信号を遅延データ信号として該検出器の第１の出力に加えるステツプ、ｄ）該入り信号の個々の遷移に応答して該検出器の第２の出力の所にリセツトパルスを生成するステツプ、ｅ）ローカルクロツクパルスの生成に応答してモジユロｎカウンタをそのカウント位置を通じて進めるステツプ、ｆ）個々のリセツトパルスの生成に応答して該カウンタを第１のカウント位置にリセツトするステツプ、及びｇ）該カウンタの出力の所に該カウンタがそのｉ番目のカウント位置（ここでｉはｎより小さい）に進むたびに派生クロツクパルスを生成するステツプを含むことを特徴とする方法。
７．請求の範囲第６項に記載の方法において、該リセツトパルスを生成するステツプが：ａ）該第１のラツチの入力の所の個々の入り信号を個々のローカルクロツクパルスが生成されるたびに該第１のデータラツチを通じて該ラツチの出力にクロツクするステツプ、ｂ）該第１のラツチの出力の所の信号を個々のローカルクロツクパルスが生成されるたびに該第２のデータラツチを通じて該第２のラツチの出力にクロツクするステツプ、及び該第１及び第２のラツチの出力の所の信号のレベルが異なるとこれに応答してリセツトパルスを生成するステツプを含むことを特徴とする方法。．８．請求の範囲第７項に記載の方法において、この方法にさらにａ）該検出器の第１の出力からの該遅延データ信号をユーテイリテイ回路の第１の入力に加えるステツプ、及びｂ）個々の派生クロツクパルスを該ユーテイリテイ回路の第２の入力に加えるステツプが組合せられ、該ユーテイリテイ回路が該派生クロツクパルスがその第２の入力に加えられたときその第１の入力の所に存在する遅延信号を格納することを特徴とする方法。