JP2946663B2 - 発光素子駆動用半導体装置 - Google Patents
発光素子駆動用半導体装置Info
- Publication number
- JP2946663B2 JP2946663B2 JP18245890A JP18245890A JP2946663B2 JP 2946663 B2 JP2946663 B2 JP 2946663B2 JP 18245890 A JP18245890 A JP 18245890A JP 18245890 A JP18245890 A JP 18245890A JP 2946663 B2 JP2946663 B2 JP 2946663B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- delay
- light emitting
- clock signal
- emitting element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/05—Shaping pulses by increasing duration; by decreasing duration by the use of clock signals or other time reference signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Led Devices (AREA)
- Optical Communication System (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高速光通信における発光素子駆動用半導体
装置に関するものである。
装置に関するものである。
情報化社会の進展に伴い、高速大容量情報伝達手段と
しての光通信の重要性は益々大きくなっている。この光
通信において送信側での電気から光へ変換を行う素子と
して、従来より発光ダイオード（LED）や半導体レーザ
（LD）が広く用いられている。
しての光通信の重要性は益々大きくなっている。この光
通信において送信側での電気から光へ変換を行う素子と
して、従来より発光ダイオード（LED）や半導体レーザ
（LD）が広く用いられている。
ところで、伝達を行う情報量が増大し、これらの発光
素子の発光・消光の間隔が短くなると、電気回路や発光
素子の特性によって光出力のパルス幅が本来の信号と変
わってしまい、受信側で正確にデータ信号を受け取るこ
とが困難になる。
素子の発光・消光の間隔が短くなると、電気回路や発光
素子の特性によって光出力のパルス幅が本来の信号と変
わってしまい、受信側で正確にデータ信号を受け取るこ
とが困難になる。
この問題を解消するために、第２図に示すような回路
が従来より用いられている。
が従来より用いられている。
この回路では、入力端子20に印加される発光素子を駆
動するためのデータ信号を２つの遅延回路21、22に分離
した。そして、遅延回路21と遅延回路22との遅延量に差
を設けた。このように遅延時間に差のある両信号を論理
回路23で論理的に合成し、その結果得られた信号を駆動
回路24に入力して、発光素子25を駆動させていた。
動するためのデータ信号を２つの遅延回路21、22に分離
した。そして、遅延回路21と遅延回路22との遅延量に差
を設けた。このように遅延時間に差のある両信号を論理
回路23で論理的に合成し、その結果得られた信号を駆動
回路24に入力して、発光素子25を駆動させていた。
なお、遅延回路21、22には電気的に容易に制御できる
ように、SCFL（Scurce Coupled FET Logic）構成のイン
バータ回路が用いられることが多い。第３図にこのよう
な遅延回路の例を示す。この回路での遅延の制御はソー
スフォロア回路31の定電流源32に入力端子33より印加す
るゲート電圧を調整することにより行うことができる。
ように、SCFL（Scurce Coupled FET Logic）構成のイン
バータ回路が用いられることが多い。第３図にこのよう
な遅延回路の例を示す。この回路での遅延の制御はソー
スフォロア回路31の定電流源32に入力端子33より印加す
るゲート電圧を調整することにより行うことができる。
ところが、従来回路のように入力データ信号を電気的
な遅延回路で遅延させた場合には、遅延量が大きくなる
に従ってパルスの立ち上がり／立ち下がり時間も長くな
る。この結果、入力データ信号のパターンに依存したジ
ッタが増大してしまうという問題があった。
な遅延回路で遅延させた場合には、遅延量が大きくなる
に従ってパルスの立ち上がり／立ち下がり時間も長くな
る。この結果、入力データ信号のパターンに依存したジ
ッタが増大してしまうという問題があった。
前記問題を解決するために、本発明の半導体装置は、
データ信号が入力されるフリップフロップ回路と、この
フリップフロップ回路の出力信号が並列に入力される第
１ラッチ回路および第２ラッチ回路と、この第１ラッチ
回路および第２ラッチ回路のそれぞれの出力信号を論理
的に合成する論理回路と、この論理回路の出力に対応し
て発光素子に駆動電流を供給する駆動回路と、クロック
信号を遅延させて、前記フリップフロップ回路および前
記第１ラッチ回路に第１遅延クロック信号として与え、
また前記第２ラッチ回路に第２遅延クロック信号として
与える遅延回路とを備えるものである。
データ信号が入力されるフリップフロップ回路と、この
フリップフロップ回路の出力信号が並列に入力される第
１ラッチ回路および第２ラッチ回路と、この第１ラッチ
回路および第２ラッチ回路のそれぞれの出力信号を論理
的に合成する論理回路と、この論理回路の出力に対応し
て発光素子に駆動電流を供給する駆動回路と、クロック
信号を遅延させて、前記フリップフロップ回路および前
記第１ラッチ回路に第１遅延クロック信号として与え、
また前記第２ラッチ回路に第２遅延クロック信号として
与える遅延回路とを備えるものである。
本発明の構成であれば、繰り返し波形であるクロック
信号が遅延回路に与えられるので、ジッタのない遅延ク
ロック信号がＤ型フリップフロップ回路および２つのラ
ッチ回路に与えられる。そして、入力データ信号はこの
遅延クロック信号によってＤ型フリップフロップに取り
込まれ、次の遅延クロック信号によって読み出しタイミ
ングの異なる２つのラッチ回路に転送される。さらに、
２つのラッチ回路より出力された遅延量の異なる各々の
データ信号が論理回路に印加され、この論理回路で合成
された出力信号が駆動回路に与えられる。そして、この
駆動回路によって発光素子に駆動電流が供給される。
信号が遅延回路に与えられるので、ジッタのない遅延ク
ロック信号がＤ型フリップフロップ回路および２つのラ
ッチ回路に与えられる。そして、入力データ信号はこの
遅延クロック信号によってＤ型フリップフロップに取り
込まれ、次の遅延クロック信号によって読み出しタイミ
ングの異なる２つのラッチ回路に転送される。さらに、
２つのラッチ回路より出力された遅延量の異なる各々の
データ信号が論理回路に印加され、この論理回路で合成
された出力信号が駆動回路に与えられる。そして、この
駆動回路によって発光素子に駆動電流が供給される。
以下、添付図面の第１図を参照して、本発明の一実施
例を説明する。
例を説明する。
第１図は、本発明の一実施例である発光素子駆動回路
の回路図である。なお、これらの図面において、CLKは
クロック入力端子、Ｄはデータ信号入力端子、Ｑはデー
タ信号出力端子を示している。
の回路図である。なお、これらの図面において、CLKは
クロック入力端子、Ｄはデータ信号入力端子、Ｑはデー
タ信号出力端子を示している。
入力データ信号が印加される入力端子10はＤ型フリッ
プフロップ回路11の入力端子の接続されており、このＤ
型フリップフロップ回路11の出力端子はＤ型ラッチ回路
12とＤ型ラッチ回路13の入力端子と接続されている。そ
して、Ｄ型ラッチ回路12とＤ型ラッチ回路13の出力端子
は論理回路14と接続されている。さらに、論理回路14の
出力端子と駆動回路15の入力端子が接続されており、こ
の駆動回路15によって発光素子16が発光する。本実施例
の回路に与えられるクロック信号は、遅延回路17と遅延
量を外部より調整できる遅延回路18によって遅延され
る。遅延回路17で遅延されたクロック信号はCLK1とな
り、Ｄ型フリップフロップ回路11とＤ型ラッチ回路12に
与えられる。そして、遅延回路18で遅延されたクロック
信号はCLK2となり、Ｄ型ラッチ回路13に与えられる。
プフロップ回路11の入力端子の接続されており、このＤ
型フリップフロップ回路11の出力端子はＤ型ラッチ回路
12とＤ型ラッチ回路13の入力端子と接続されている。そ
して、Ｄ型ラッチ回路12とＤ型ラッチ回路13の出力端子
は論理回路14と接続されている。さらに、論理回路14の
出力端子と駆動回路15の入力端子が接続されており、こ
の駆動回路15によって発光素子16が発光する。本実施例
の回路に与えられるクロック信号は、遅延回路17と遅延
量を外部より調整できる遅延回路18によって遅延され
る。遅延回路17で遅延されたクロック信号はCLK1とな
り、Ｄ型フリップフロップ回路11とＤ型ラッチ回路12に
与えられる。そして、遅延回路18で遅延されたクロック
信号はCLK2となり、Ｄ型ラッチ回路13に与えられる。
ここで、遅延回路18には前述した第３図の遅延回路が
用いられている。そして、この遅延回路18の遅延量を外
部から調整する方法として、電気的な可変容量の制御に
よって行う方法や、遅延回路を構成する素子への電源電
流の制御によって行う方法等がある。
用いられている。そして、この遅延回路18の遅延量を外
部から調整する方法として、電気的な可変容量の制御に
よって行う方法や、遅延回路を構成する素子への電源電
流の制御によって行う方法等がある。
次に、本実施例の動作について述べる。まず、Ｄ型フ
リップフロップ回路11にクロック信号CLK1が与えられ、
発光素子を駆動するためのデータ信号が取り込まれる。
そして、次のクロック信号CLK1によってこのデータ信号
はＤ型ラッチ回路12に与えられる。このCLK1とずれたタ
イミングで与えられるクロック信号CKL2によって、Ｄ型
ラッチ回路12に与えられたデータ信号と同じデータ信号
がＤ型ラッチ回路13にも与えられる。さらに、次のクロ
ック信号CLK1とCLK2が各ラッチ回路に与えられると、時
間差のついた同一データ信号が論理回路14に与えられ
る。そして、論理回路14で論理的に合成された信号が駆
動回路15に入力され、発光素子16を駆動させる。論理回
路14として、例えばOR回路を用いた場合には２つの遅延
回路の遅延差分だけ発光素子の駆動電流パルスを長くす
ることができる。逆にAND回路を用いた場合には遅延差
分だけ発光素子の駆動パルスを短くすることができる。
リップフロップ回路11にクロック信号CLK1が与えられ、
発光素子を駆動するためのデータ信号が取り込まれる。
そして、次のクロック信号CLK1によってこのデータ信号
はＤ型ラッチ回路12に与えられる。このCLK1とずれたタ
イミングで与えられるクロック信号CKL2によって、Ｄ型
ラッチ回路12に与えられたデータ信号と同じデータ信号
がＤ型ラッチ回路13にも与えられる。さらに、次のクロ
ック信号CLK1とCLK2が各ラッチ回路に与えられると、時
間差のついた同一データ信号が論理回路14に与えられ
る。そして、論理回路14で論理的に合成された信号が駆
動回路15に入力され、発光素子16を駆動させる。論理回
路14として、例えばOR回路を用いた場合には２つの遅延
回路の遅延差分だけ発光素子の駆動電流パルスを長くす
ることができる。逆にAND回路を用いた場合には遅延差
分だけ発光素子の駆動パルスを短くすることができる。
このように、本実施例では２つの遅延回路を用いてク
ロック信号を遅延させ、これらの遅延量の差によって光
出力パルス幅の調整を行っている。
ロック信号を遅延させ、これらの遅延量の差によって光
出力パルス幅の調整を行っている。
そして、従来例ではデータ信号自体を遅延させていた
ため、データ信号のパターンに依存したジッタが発生し
たが、本実施例では繰り返し波形であるクロック信号を
遅延させているのでジッタが発生することはない。
ため、データ信号のパターンに依存したジッタが発生し
たが、本実施例では繰り返し波形であるクロック信号を
遅延させているのでジッタが発生することはない。
なお、この回路には他の発光素子の高速化のための付
加回路と併用することも可能であり、特に、高速化のた
めの回路によって生じた出力光パルス幅の調整にも用い
ることができる。
加回路と併用することも可能であり、特に、高速化のた
めの回路によって生じた出力光パルス幅の調整にも用い
ることができる。
以上、説明した通り、本発明の半導体回路によれば、
駆動電流パルスの幅が大きく変化する入力データ信号で
も、ジッタのない奇麗な光出力信号を得ることができ
る。また、出力光パルス幅の調整を行うことができ、受
信状況の改善に有効である。
駆動電流パルスの幅が大きく変化する入力データ信号で
も、ジッタのない奇麗な光出力信号を得ることができ
る。また、出力光パルス幅の調整を行うことができ、受
信状況の改善に有効である。
第１図は本発明の一実施例に係る発光素子駆動回路のブ
ロック図、第２図は従来の構成による発光素子駆動回路
のブロック図、第３図は遅延回路の回路図である。 10……入力端子、11……Ｄ型フリップフロップ回路、1
2、13……Ｄ型ラッチ回路、14……論理回路、15……駆
動回路、16……発光素子、 17……遅延回路、18……遅延量制御付き遅延回路。
ロック図、第２図は従来の構成による発光素子駆動回路
のブロック図、第３図は遅延回路の回路図である。 10……入力端子、11……Ｄ型フリップフロップ回路、1
2、13……Ｄ型ラッチ回路、14……論理回路、15……駆
動回路、16……発光素子、 17……遅延回路、18……遅延量制御付き遅延回路。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 33/00 H04B 10/00
Claims (2)
- 【請求項１】データ信号が入力されるフリップフロップ
回路と、 このフリップフロップ回路の出力信号が並列に入力され
る第１ラッチ回路および第２ラッチ回路と、 この第１ラッチ回路および第２ラッチ回路のそれぞれの
出力信号を論理的に合成する論理回路と、 この論理回路の出力に対応して発光素子に駆動電流を供
給する駆動回路と、 クロック信号を遅延させた第１遅延クロック信号を前記
フリップフロップ回路および前記第１ラッチ回路に与え
る第１遅延回路と、 前記クロック信号を遅延させた信号であって、前記第１
遅延クロック信号と異なる遅延量の第２遅延クロック信
号を前記第２ラッチ回路に与える第２遅延回路と、 を備えることを特徴とする光発光素子駆動用半導体装
置。 - 【請求項２】前記第１または第２遅延クロック信号の少
なくとも一方は前記クロック信号に対する遅延量が制御
可能となっていることを特徴とする請求項１記載の光発
光素子駆動用半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18245890A JP2946663B2 (ja) | 1990-07-10 | 1990-07-10 | 発光素子駆動用半導体装置 |
| US07/725,679 US5243456A (en) | 1990-07-10 | 1991-07-03 | Semiconductor device |
| EP91111426A EP0466110A1 (en) | 1990-07-10 | 1991-07-09 | Pulse shaping device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18245890A JP2946663B2 (ja) | 1990-07-10 | 1990-07-10 | 発光素子駆動用半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0469982A JPH0469982A (ja) | 1992-03-05 |
| JP2946663B2 true JP2946663B2 (ja) | 1999-09-06 |
Family
ID=16118624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18245890A Expired - Lifetime JP2946663B2 (ja) | 1990-07-10 | 1990-07-10 | 発光素子駆動用半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5243456A (ja) |
| EP (1) | EP0466110A1 (ja) |
| JP (1) | JP2946663B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5479646A (en) * | 1993-02-19 | 1995-12-26 | Intergraph Corporation | Method and apparatus for obtaining data from a data circuit utilizing alternating clock pulses to gate the data to the output |
| JPH07108259B2 (ja) * | 1993-08-01 | 1995-11-22 | 株式会社是沢鉄工所 | 連続式炊飯装置 |
| JP2510830B2 (ja) * | 1993-08-30 | 1996-06-26 | 株式会社是沢鉄工所 | 連続式炊飯装置 |
| KR0143309B1 (ko) * | 1995-07-08 | 1998-08-01 | 김광호 | 램프구동장치에서 다이나믹/스태틱신호 변환회로 및 방법 |
| US5939916A (en) * | 1997-12-23 | 1999-08-17 | Northern Telecom Limited | Phase shifter suitable for clock recovery systems |
| US6820234B2 (en) * | 1998-06-29 | 2004-11-16 | Acuid Limited | Skew calibration means and a method of skew calibration |
| US6690221B1 (en) * | 1999-12-03 | 2004-02-10 | Intel Corporation | Method and apparatus to delay signal latching |
| DE10210716A1 (de) * | 2002-03-12 | 2003-10-02 | Patent Treuhand Ges Fuer Elektrische Gluehlampen Mbh | Verfahren zur Kommunikation mit einem Betriebsgerät für Lampen |
| US7667513B2 (en) * | 2004-11-12 | 2010-02-23 | International Business Machines Corporation | Digital duty cycle corrector |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59135939A (ja) * | 1983-01-25 | 1984-08-04 | Canon Inc | 光通信方式 |
| US4754164A (en) * | 1984-06-30 | 1988-06-28 | Unisys Corp. | Method for providing automatic clock de-skewing on a circuit board |
| US4694196A (en) * | 1984-12-07 | 1987-09-15 | American Telephone And Telegraph Company And At&T Information Systems | Clock recovery circuit |
| JPS61191114A (ja) * | 1985-02-19 | 1986-08-25 | Nec Corp | パルス発生回路 |
| JPH0821844B2 (ja) * | 1986-05-30 | 1996-03-04 | 三菱電機株式会社 | 半導体集積回路 |
| JPH0691444B2 (ja) * | 1987-02-25 | 1994-11-14 | 三菱電機株式会社 | 相補形絶縁ゲ−トインバ−タ |
| US4929850A (en) * | 1987-09-17 | 1990-05-29 | Texas Instruments Incorporated | Metastable resistant flip-flop |
| JPH07114348B2 (ja) * | 1987-12-11 | 1995-12-06 | 日本電気株式会社 | 論理回路 |
| US4945262A (en) * | 1989-01-26 | 1990-07-31 | Harris Corporation | Voltage limiter apparatus with inherent level shifting employing MOSFETs |
| JPH0812986B2 (ja) * | 1989-06-20 | 1996-02-07 | 日本電気株式会社 | 遅延回路 |
-
1990
- 1990-07-10 JP JP18245890A patent/JP2946663B2/ja not_active Expired - Lifetime
-
1991
- 1991-07-03 US US07/725,679 patent/US5243456A/en not_active Expired - Fee Related
- 1991-07-09 EP EP91111426A patent/EP0466110A1/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0469982A (ja) | 1992-03-05 |
| EP0466110A1 (en) | 1992-01-15 |
| US5243456A (en) | 1993-09-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2946663B2 (ja) | 発光素子駆動用半導体装置 | |
| US4718063A (en) | Optoelectronic integrated circuit multiplex | |
| JPS60231361A (ja) | 集積回路及び信号伝送方法 | |
| CA1211164A (en) | Light emitting diode driver circuit | |
| CA1281075C (en) | Semiconductor laser modulation control system | |
| US4761060A (en) | Optical delay type flipflop and shift register using it | |
| JP3578596B2 (ja) | 発光素子駆動回路およびそれを用いた光送信器 | |
| US4831280A (en) | High voltage pulse generating apparatus | |
| US7483460B2 (en) | Transmitter optical subassembly and a transmitter optical module installing the same | |
| US5343323A (en) | Lan electro-optical interface | |
| JPH0199314A (ja) | シンクロナイザ‐フリツプフロツプ回路装置 | |
| JP3098621B2 (ja) | 発光素子駆動回路 | |
| JPH05110142A (ja) | 発光素子駆動回路 | |
| JP2721475B2 (ja) | 相補型光配線回路 | |
| JP2007073621A (ja) | 光結合装置及びこれを用いた電子機器 | |
| US5170059A (en) | Optically coupled fast turn off load switch drive | |
| JPH02246632A (ja) | レーザダイオード駆動回路 | |
| JPS6145642A (ja) | レ−ザ駆動回路 | |
| JP3283684B2 (ja) | 光送信器およびその駆動方法 | |
| JP3553443B2 (ja) | 光信号再生装置 | |
| JPH04359581A (ja) | レーザダイオード駆動装置 | |
| JPH1155105A (ja) | リタイミング回路 | |
| JPH1154800A (ja) | 発光ダイオード駆動回路 | |
| US20060007969A1 (en) | Short pulse optical interconnect | |
| JPH0327633A (ja) | レーザダイオード駆動方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080702 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080702 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090702 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090702 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100702 Year of fee payment: 11 |