JPH07114348B2 - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH07114348B2 JPH07114348B2 JP62313583A JP31358387A JPH07114348B2 JP H07114348 B2 JPH07114348 B2 JP H07114348B2 JP 62313583 A JP62313583 A JP 62313583A JP 31358387 A JP31358387 A JP 31358387A JP H07114348 B2 JPH07114348 B2 JP H07114348B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- nand gate
- signal
- output
- selection signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は同期式制御回路などに用いられるクロック信号
を複数の周期の異なった原発振信号から選択する制御回
路に関し、特にマイクロコンピュータのシステムクロッ
クを複数の周波数に切換えるための論理回路に関する。
を複数の周期の異なった原発振信号から選択する制御回
路に関し、特にマイクロコンピュータのシステムクロッ
クを複数の周波数に切換えるための論理回路に関する。
従来、複数の信号を選択して１つの信号を出力する回路
の一例を第３図に示す。この第３図は４入力１出力切り
換え回路の一実施例を示すものである。
の一例を第３図に示す。この第３図は４入力１出力切り
換え回路の一実施例を示すものである。
クロック信号φ0,φ1,φ2,φ３及びその選択信号S0,S1,
S2,S3においてφ０及びS0はNANDゲート14へ、φ１及びS
1はNANDゲート15へ、φ２及びS2はNANDゲート16へ、φ
３及びS3はNANDゲート17へそれぞれ入力する。NANDゲー
ト14,15,16,17はNANDゲート18へ入力され、NANDゲート1
8の出力が選択信号φである。またラッチ回路19及び26
は制御入力Ｃに入力される信号の立ち上がりエッヂでデ
ータをサンプリングし出力し、次に制御入力ＣがＬより
Ｈに変化するまでの期間、サンプリングしたデータを保
持する。ラッチ回路26のデータ入力としてD0,D1を制御
入力としてφを入力し、その出力DL0,DL1はインバータ2
4,25及びANDゲート20〜23によって構成されるデコーダ
回路に入力される。ラッチ回路19にはデータ入力として
ANDゲート20〜23の出力を入力し、その制御信号として
φの反転信号を入力し、その出力信号が選択信号S0〜
S3である。
S2,S3においてφ０及びS0はNANDゲート14へ、φ１及びS
1はNANDゲート15へ、φ２及びS2はNANDゲート16へ、φ
３及びS3はNANDゲート17へそれぞれ入力する。NANDゲー
ト14,15,16,17はNANDゲート18へ入力され、NANDゲート1
8の出力が選択信号φである。またラッチ回路19及び26
は制御入力Ｃに入力される信号の立ち上がりエッヂでデ
ータをサンプリングし出力し、次に制御入力ＣがＬより
Ｈに変化するまでの期間、サンプリングしたデータを保
持する。ラッチ回路26のデータ入力としてD0,D1を制御
入力としてφを入力し、その出力DL0,DL1はインバータ2
4,25及びANDゲート20〜23によって構成されるデコーダ
回路に入力される。ラッチ回路19にはデータ入力として
ANDゲート20〜23の出力を入力し、その制御信号として
φの反転信号を入力し、その出力信号が選択信号S0〜
S3である。
第４図において時刻t0において、D0,D1はD0＝L,D1＝Ｌ
よりD0＝H,D1＝Ｌに変化する。
よりD0＝H,D1＝Ｌに変化する。
時刻t1において制御入力φがＬよりＨへ変化し、D0＝H,
D1＝Ｌの値をラッチし、DL0＝H,DL1＝Ｌを出力する。こ
のためANDゲート20〜23はANDゲート20がＨ、ANDゲート2
1〜23がＬの状態よりANDゲート21がＨ、ANDゲート20,2
2,23がＬの状態へ変化する。時刻t2において、ラッチ回
路19はANDゲート20〜23の値をラッチし、その出力S0〜S
3はS0＝H,S1〜S3＝ＬよりS0,S2,S3＝Ｈに変化する。
D1＝Ｌの値をラッチし、DL0＝H,DL1＝Ｌを出力する。こ
のためANDゲート20〜23はANDゲート20がＨ、ANDゲート2
1〜23がＬの状態よりANDゲート21がＨ、ANDゲート20,2
2,23がＬの状態へ変化する。時刻t2において、ラッチ回
路19はANDゲート20〜23の値をラッチし、その出力S0〜S
3はS0＝H,S1〜S3＝ＬよりS0,S2,S3＝Ｈに変化する。
したがって時刻t2においてクロックの選択信号が変化し
φのクロックが選択されるため、時刻t3においてクロッ
クの選択出力信号はＬよりＨへと変化する。
φのクロックが選択されるため、時刻t3においてクロッ
クの選択出力信号はＬよりＨへと変化する。
上述した従来のクロックの切り換え回路においては、時
刻t2のタイミングにおいてクロックの選択信号S0〜S3が
変化し、次に選択されるクロックの状態とは無関係にそ
のクロックの出力をはじめるために、時刻t3においてす
ぐにクロックの選択出力はＬよりＨへと変化し、幅のせ
まいパルスを発生するという欠点がある。
刻t2のタイミングにおいてクロックの選択信号S0〜S3が
変化し、次に選択されるクロックの状態とは無関係にそ
のクロックの出力をはじめるために、時刻t3においてす
ぐにクロックの選択出力はＬよりＨへと変化し、幅のせ
まいパルスを発生するという欠点がある。
本発明の論理回路は、選択データ信号にもとづき発生さ
れる複数の原選択信号にそれぞれ応答して対応する前記
選択信号のレベルを制御する複数の論理回路手段を含
み、前記複数の論理回路手段の各々は、対応する原選択
信号を対応するクロック信号に同期して遅延して出力す
る遅延回路と、第１の端子に前記遅延回路の出力を受け
るとともに第２の端子に前記遅延回路を介することなく
前記対応する原選択信号を受け第１の状態となると対応
する原選択信号を前記アクティブレベルとして第２の状
態となると前記対応する選択信号をインアクティブレベ
ルとするフリップフロップとを備え、前記フリップフロ
ップは、前記対応する原選択信号の第１の論理レベルか
ら第２の論理レベルへの変化によって前記遅延回路を介
して前記第１の端子に現れる論理レベルの変化により前
記第１の状態となり、前記対応する原選択信号の前記第
２の論理レベルから前記第１の論理レベルの変化による
前記第２の端子の前記第１の論理レベルへの変化によっ
て前記第２の状態となることを特徴とする。
れる複数の原選択信号にそれぞれ応答して対応する前記
選択信号のレベルを制御する複数の論理回路手段を含
み、前記複数の論理回路手段の各々は、対応する原選択
信号を対応するクロック信号に同期して遅延して出力す
る遅延回路と、第１の端子に前記遅延回路の出力を受け
るとともに第２の端子に前記遅延回路を介することなく
前記対応する原選択信号を受け第１の状態となると対応
する原選択信号を前記アクティブレベルとして第２の状
態となると前記対応する選択信号をインアクティブレベ
ルとするフリップフロップとを備え、前記フリップフロ
ップは、前記対応する原選択信号の第１の論理レベルか
ら第２の論理レベルへの変化によって前記遅延回路を介
して前記第１の端子に現れる論理レベルの変化により前
記第１の状態となり、前記対応する原選択信号の前記第
２の論理レベルから前記第１の論理レベルの変化による
前記第２の端子の前記第１の論理レベルへの変化によっ
て前記第２の状態となることを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例、第２図はその動作を説明す
るためのタイミング図である。
るためのタイミング図である。
第１図においてDa及びDbはどのクロックを選択するかの
データ信号、ラッチ回路13は制御信号としてφSYSを入
力しφSYSの立ち上がりエッヂにおいてDa及びDbをサン
プリングし出力する。そして次の立ち上がりエッヂまで
の期間、このサンプリングした値を保持する。ラッチ回
路13の出力DLa,DLbはインバータ11,12及びANDゲート7,
8,9,10によって構成されるデコーダ回路に入力され、ラ
ッチ回路６に入力される。ラッチ回路６の制御信号とし
てφSYSの反転信号▲▼が入力されSDa,SDb,S
Dc,SDdを出力する。UNITAにはφａとSDa、UNITBには
φb,SDb、UNITCにはφｃとSDc、UNITDにはφｄとSDdを
入力する。UVITA〜UNITDはすべて同一構成であるから代
表してUVITAについてその構成を説明する。UVITAにおけ
るSDa及びφａの入力について、ラッチ回路a1にはデー
タ入力としてSDa制御入力としてφａを入力する。次に
ラッチ回路a2にはラッチ回路ａの出力及び制御信号とし
てφａのインバータa8を介した信号を入力する。ラッチ
回路a1,a2は制御信号の立ち上がりエッヂにおいてデー
タ入力をサンプリングし、出力し、次に制御信号がＬよ
りＨへ変化するまでの期間、その値を保持する。ラッチ
回路a2の出力はNANDゲートa3へ入力され、NANDゲートa3
のもう一方の入力としてNANDゲートa4が入力される。NA
NDゲートa4にはNANDゲートa3及びSDaが入力される。NAN
Dゲートa5にはラッチ回路a2の出力及びNANDゲートa3が
入力される。NANDゲートa6にはNANDゲートa5とNANDゲー
トa7が入力される。NANDゲートa7にはNANDゲートa6及び
SDaが入力される。NANDゲートa6の出力をクロック信号
φａを制御する選択信号Saとする。クロック選択信号Sa
はUVITAより、SbはUNITBより、SdはUNITCより、SdはUNI
TDより出力される。クロックφａ及びその選択信号Saは
NANDゲート１へ、クロックφｂ及びその選択信号SbはNA
NDゲート２へ、クロックφｃ及びその選択信号ScはNAND
ゲート３へ、クロックφｄ及びその選択信号SdはNANDゲ
ート４へ入力される。NANDゲート５にはNANDゲート１〜
４の出力を入力する。NANDゲート５の出力は、選択出力
クロック信号φSYSとして出力される。
データ信号、ラッチ回路13は制御信号としてφSYSを入
力しφSYSの立ち上がりエッヂにおいてDa及びDbをサン
プリングし出力する。そして次の立ち上がりエッヂまで
の期間、このサンプリングした値を保持する。ラッチ回
路13の出力DLa,DLbはインバータ11,12及びANDゲート7,
8,9,10によって構成されるデコーダ回路に入力され、ラ
ッチ回路６に入力される。ラッチ回路６の制御信号とし
てφSYSの反転信号▲▼が入力されSDa,SDb,S
Dc,SDdを出力する。UNITAにはφａとSDa、UNITBには
φb,SDb、UNITCにはφｃとSDc、UNITDにはφｄとSDdを
入力する。UVITA〜UNITDはすべて同一構成であるから代
表してUVITAについてその構成を説明する。UVITAにおけ
るSDa及びφａの入力について、ラッチ回路a1にはデー
タ入力としてSDa制御入力としてφａを入力する。次に
ラッチ回路a2にはラッチ回路ａの出力及び制御信号とし
てφａのインバータa8を介した信号を入力する。ラッチ
回路a1,a2は制御信号の立ち上がりエッヂにおいてデー
タ入力をサンプリングし、出力し、次に制御信号がＬよ
りＨへ変化するまでの期間、その値を保持する。ラッチ
回路a2の出力はNANDゲートa3へ入力され、NANDゲートa3
のもう一方の入力としてNANDゲートa4が入力される。NA
NDゲートa4にはNANDゲートa3及びSDaが入力される。NAN
Dゲートa5にはラッチ回路a2の出力及びNANDゲートa3が
入力される。NANDゲートa6にはNANDゲートa5とNANDゲー
トa7が入力される。NANDゲートa7にはNANDゲートa6及び
SDaが入力される。NANDゲートa6の出力をクロック信号
φａを制御する選択信号Saとする。クロック選択信号Sa
はUVITAより、SbはUNITBより、SdはUNITCより、SdはUNI
TDより出力される。クロックφａ及びその選択信号Saは
NANDゲート１へ、クロックφｂ及びその選択信号SbはNA
NDゲート２へ、クロックφｃ及びその選択信号ScはNAND
ゲート３へ、クロックφｄ及びその選択信号SdはNANDゲ
ート４へ入力される。NANDゲート５にはNANDゲート１〜
４の出力を入力する。NANDゲート５の出力は、選択出力
クロック信号φSYSとして出力される。
本発明の動作を第２図タイミング図を用いて説明する。
時刻T0以前において、クロックφａを選択出力してい
る。また各ゲートの状態はDa＝L,Db＝Ｌであるから、ラ
ッチ回路13の出力はDLa＝L,DLb＝L,ANDゲート７〜10はA
NDゲート７がＨ、ANDゲート８〜10はＬである。またラ
ッチ回路６はSa＝ＨでSb＝Sc＝Sd＝Ｌである。UVITAは
ラッチ回路a1,a2はＨでありNANDゲートa3及びNANDゲー
トa4より構成されるフリップフロップはNANDゲートa3が
ＨでNANDゲートa4がＬの状態を保持している。NANDゲー
ト５はＬであり、NANDゲートa6及びNANDゲートa7はNAND
ゲートa6はNANDゲートa5がＬであるからＨであり、NAND
ゲートa7はNANDゲートa7への入力SDa及びNANDゲートa6
がともにＨであるからＬである。つぎにUNITBについて
ラッチ回路b1,b2はその出力値はＬである。NANDゲートb
3及びNANDゲートb4はラッチ回路b2の出力がＬであり、S
Dbの入力もＬであるからともにＨとなる。NANDゲートb5
はしたがってＨ、NANDゲートb6及びb7より構成されるフ
リップフロップはSDbがＬであるからNANDゲートb7が
Ｈ、よってNANDゲートb6はＬである。UNITC及びUNITDの
状態はUNITBと同じ状態にある。
る。また各ゲートの状態はDa＝L,Db＝Ｌであるから、ラ
ッチ回路13の出力はDLa＝L,DLb＝L,ANDゲート７〜10はA
NDゲート７がＨ、ANDゲート８〜10はＬである。またラ
ッチ回路６はSa＝ＨでSb＝Sc＝Sd＝Ｌである。UVITAは
ラッチ回路a1,a2はＨでありNANDゲートa3及びNANDゲー
トa4より構成されるフリップフロップはNANDゲートa3が
ＨでNANDゲートa4がＬの状態を保持している。NANDゲー
ト５はＬであり、NANDゲートa6及びNANDゲートa7はNAND
ゲートa6はNANDゲートa5がＬであるからＨであり、NAND
ゲートa7はNANDゲートa7への入力SDa及びNANDゲートa6
がともにＨであるからＬである。つぎにUNITBについて
ラッチ回路b1,b2はその出力値はＬである。NANDゲートb
3及びNANDゲートb4はラッチ回路b2の出力がＬであり、S
Dbの入力もＬであるからともにＨとなる。NANDゲートb5
はしたがってＨ、NANDゲートb6及びb7より構成されるフ
リップフロップはSDbがＬであるからNANDゲートb7が
Ｈ、よってNANDゲートb6はＬである。UNITC及びUNITDの
状態はUNITBと同じ状態にある。
時刻T0においてクロック選択のためのデータ信号線Da及
びDbがDa＝L,Db＝ＬよりDa＝H,Db＝Ｌへと変化する。時
刻T1においてラッチ回路13はDa及びDbの値をサンプリン
グし、DLa＝H,DLb＝Ｌとなる。またANDゲート７〜10は
その出力をANDゲート７がＨ、ANDゲート8,9,10がＬより
ANDゲート８がＨでANDゲート7,9,10がＬへと変化する。
時刻T2においてANDゲート７〜10の値をラッチ回路６は
サプリングし、出力し、ラッチ回路の出力SDa〜SDdはSD
a＝H,SDb＝SDc＝SDd＝ＬよりSDa＝SDc＝SDd＝L,SDb＝Ｈ
へと変化する。ラッチ回路５の出力SDa〜SDdが変化した
ことによりUVITA〜UNITCは次のように変化する。
びDbがDa＝L,Db＝ＬよりDa＝H,Db＝Ｌへと変化する。時
刻T1においてラッチ回路13はDa及びDbの値をサンプリン
グし、DLa＝H,DLb＝Ｌとなる。またANDゲート７〜10は
その出力をANDゲート７がＨ、ANDゲート8,9,10がＬより
ANDゲート８がＨでANDゲート7,9,10がＬへと変化する。
時刻T2においてANDゲート７〜10の値をラッチ回路６は
サプリングし、出力し、ラッチ回路の出力SDa〜SDdはSD
a＝H,SDb＝SDc＝SDd＝ＬよりSDa＝SDc＝SDd＝L,SDb＝Ｈ
へと変化する。ラッチ回路５の出力SDa〜SDdが変化した
ことによりUVITA〜UNITCは次のように変化する。
まずUVITAについてSDaがＨよりＬへと変化しことにより
NANDゲートa4はＬよりＨへNANDゲートa3はラッチ回路a2
の出力をこの時にはまだＨであるからNANDゲートa3はＨ
よりＬへ、したがってNANDゲートa5は第２図タイミング
図のようにＬよりＨへと変化する。またNANDゲートa7は
SDaがＨよりＬへと変化したためにNANDゲートa7はＬよ
りＨへと変化し、したがってNANDゲートa6はＨよりＬへ
と変化する。すなわち、クロックφａの選択信号SaがＬ
になるためφａのクロック信号がφSYSへ出力されなく
なる。また時刻T5においてラッチ回路a1が、時刻T6にお
いてラッチ回路a2が出力をＨよりＬへとそれぞれ変化
し、UVITAの状態はクロックの選択信号SaがＬで安定す
る。
NANDゲートa4はＬよりＨへNANDゲートa3はラッチ回路a2
の出力をこの時にはまだＨであるからNANDゲートa3はＨ
よりＬへ、したがってNANDゲートa5は第２図タイミング
図のようにＬよりＨへと変化する。またNANDゲートa7は
SDaがＨよりＬへと変化したためにNANDゲートa7はＬよ
りＨへと変化し、したがってNANDゲートa6はＨよりＬへ
と変化する。すなわち、クロックφａの選択信号SaがＬ
になるためφａのクロック信号がφSYSへ出力されなく
なる。また時刻T5においてラッチ回路a1が、時刻T6にお
いてラッチ回路a2が出力をＨよりＬへとそれぞれ変化
し、UVITAの状態はクロックの選択信号SaがＬで安定す
る。
次にUNITBについて説明する。SDbが時刻T2においてＬよ
りＨへと変化するためNANDゲートb3,b4より構成される
フリップフロップはラッチ回路b2の出力がＬ、SDb＝Ｈ
であるからb3の出力がＨ、b4の出力がＨよりＬへ変化、
NANDゲートb5はこの時にはまだＨである。NANDゲートb6
及びb7より構成されるフリップフロップはNANDゲートb5
がＨ、SDbがＬよりＨに変化したためNANDゲートb6の出
力がＬ、b7の出力がＨの値を保持する。SDbの信号はラ
ッチ回路b1,b2によりクロックφｂに同期がされ時刻T3
においてラッチ回路b1がＬよりＨへ時刻T5においてラッ
チ回路b2がＬよりＨへと変化する。時刻T5においてラッ
チ回路b2がＬよりＨへと変化しNANDゲートb5はＨよりＬ
へと変化しNANDゲートb6はＬよりＨへと変化しクロック
φｂを選択する選択信号線SbがＨとなるためクロックφ
ｂが出力される。またUNITC及びUNITDはSDc及びSDdが変
化しないため状態は変化しない。
りＨへと変化するためNANDゲートb3,b4より構成される
フリップフロップはラッチ回路b2の出力がＬ、SDb＝Ｈ
であるからb3の出力がＨ、b4の出力がＨよりＬへ変化、
NANDゲートb5はこの時にはまだＨである。NANDゲートb6
及びb7より構成されるフリップフロップはNANDゲートb5
がＨ、SDbがＬよりＨに変化したためNANDゲートb6の出
力がＬ、b7の出力がＨの値を保持する。SDbの信号はラ
ッチ回路b1,b2によりクロックφｂに同期がされ時刻T3
においてラッチ回路b1がＬよりＨへ時刻T5においてラッ
チ回路b2がＬよりＨへと変化する。時刻T5においてラッ
チ回路b2がＬよりＨへと変化しNANDゲートb5はＨよりＬ
へと変化しNANDゲートb6はＬよりＨへと変化しクロック
φｂを選択する選択信号線SbがＨとなるためクロックφ
ｂが出力される。またUNITC及びUNITDはSDc及びSDdが変
化しないため状態は変化しない。
以上説明したように本発明はクロックφa,φb,φc,φｄ
及びそれぞれのクロック選択信号Sa,Sb,Sc,SdにおいてS
aの変化はφａに同期して、Sbはφｂに同期してScはφ
ｃに同期してSdはφｄに同期して変化しかつ現在選択さ
れているクロックの選択信号線がＨよりＬへと変化して
から次のクロックが選択され選択出力の状態が変化する
まで新しく選択されるクロックの一周期分のディレイが
あるため選択出力されるクロックには細いパルスが発生
しないという効果がある。
及びそれぞれのクロック選択信号Sa,Sb,Sc,SdにおいてS
aの変化はφａに同期して、Sbはφｂに同期してScはφ
ｃに同期してSdはφｄに同期して変化しかつ現在選択さ
れているクロックの選択信号線がＨよりＬへと変化して
から次のクロックが選択され選択出力の状態が変化する
まで新しく選択されるクロックの一周期分のディレイが
あるため選択出力されるクロックには細いパルスが発生
しないという効果がある。
またクロックの選択信号Sa〜Sdを生成するUVITA〜UNITD
はすべて同一の構成であること、選択するクロックφａ
〜φｄの関係に対する制限をもたないこと、及び選択さ
れるクロックは同一構成によって数の制限なくふやすこ
とができるという利点を持つ。
はすべて同一の構成であること、選択するクロックφａ
〜φｄの関係に対する制限をもたないこと、及び選択さ
れるクロックは同一構成によって数の制限なくふやすこ
とができるという利点を持つ。
第１図は本発明の一実施例、第２図はそのタイミング
図、第３図は従来のクロック切換回路、第４図はそのタ
イミング図である。 第１図において 1,2,3,4,5……NANDゲート、６……ラッチ回路、7,8,9,1
0……ANDゲート、11,12……インバータ、13……ラッチ
回路、Da,Db……データ信号、DLa,DLb……ラッチ回路13
の出力、▲▼……DLの反転信号、▲▼……
DLaの反転信号、SDa,SDb,SDc,SDd……ラッチ回路６の出
力、a1,a2……ラッチ回路、a3,a4,a5,a6,a7……NANDゲ
ート、a8……インバータ、b1,b2……ラッチ回路、b3,
b4,b5,b6,b7……NANDゲート、b8……インバータ、Sa,
Sb,Sc,Sd……クロック選択信号、φa,φb,φc,φｄ……
クロック、φSYS……選択出力クロック、 第２図にタイミング図において 第３図において 14,15,16,17,18……NANDゲート、19……ラッチ回路、2
0,21,22,23……ANDゲート、24,25……インバータ、26…
…ラッチ回路、D1,D2……データ信号、S0,S1,S2,S3……
ラッチ19の出力、φ0,φ1,φ2,φ３……クロック、φ…
…選択出力クロック。
図、第３図は従来のクロック切換回路、第４図はそのタ
イミング図である。 第１図において 1,2,3,4,5……NANDゲート、６……ラッチ回路、7,8,9,1
0……ANDゲート、11,12……インバータ、13……ラッチ
回路、Da,Db……データ信号、DLa,DLb……ラッチ回路13
の出力、▲▼……DLの反転信号、▲▼……
DLaの反転信号、SDa,SDb,SDc,SDd……ラッチ回路６の出
力、a1,a2……ラッチ回路、a3,a4,a5,a6,a7……NANDゲ
ート、a8……インバータ、b1,b2……ラッチ回路、b3,
b4,b5,b6,b7……NANDゲート、b8……インバータ、Sa,
Sb,Sc,Sd……クロック選択信号、φa,φb,φc,φｄ……
クロック、φSYS……選択出力クロック、 第２図にタイミング図において 第３図において 14,15,16,17,18……NANDゲート、19……ラッチ回路、2
0,21,22,23……ANDゲート、24,25……インバータ、26…
…ラッチ回路、D1,D2……データ信号、S0,S1,S2,S3……
ラッチ19の出力、φ0,φ1,φ2,φ３……クロック、φ…
…選択出力クロック。
Claims (1)
- 【請求項１】複数のクロック信号を受けるとともに前記
複数のクロック信号にそれぞれ対応する複数の選択信号
を受け、これら選択信号のうちアクティブレベルとなっ
ている選択信号に対応するクロック信号を選択して出力
する選択切り換え回路のための論理回路であって、選択
データ信号にもとづき発生される複数の原選択信号にそ
れぞれ応答して対応する前記選択信号のレベルを制御す
る複数の論理回路手段を含み、前記複数の論理回路手段
の各々は、対応する原選択信号を対応するクロック信号
に同期して遅延して出力する遅延回路と、第１の端子に
前記遅延回路の出力を受けるとともに第２の端子に前記
遅延回路を介することなく前記対応する原選択信号を受
け第１の状態となると対応する原選択信号を前記アクテ
ィブレベルとして第２の状態となると前記対応する選択
信号をインアクティブレベルとするフリップフロップと
を備え、前記フリップフロップは、前記対応する原選択
信号の第１の論理レベルから第２の論理レベルへの変化
によって前記遅延回路を介して前記第１の端子に現れる
論理レベルの変化により前記第１の状態となり、前記対
応する原選択信号の前記第２の論理レベルから前記第１
の論理レベルの変化による前記第２の端子の前記第１の
論理レベルへの変化によって前記第２の状態となること
を特徴とする論理回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62313583A JPH07114348B2 (ja) | 1987-12-11 | 1987-12-11 | 論理回路 |
| EP88120662A EP0322618A3 (en) | 1987-12-11 | 1988-12-09 | Clock selection circuit |
| US07/283,143 US4970405A (en) | 1987-12-11 | 1988-12-12 | Clock selection circuit for selecting one of a plurality of clock pulse signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62313583A JPH07114348B2 (ja) | 1987-12-11 | 1987-12-11 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01155711A JPH01155711A (ja) | 1989-06-19 |
| JPH07114348B2 true JPH07114348B2 (ja) | 1995-12-06 |
Family
ID=18043060
Family Applications (1)
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