JP2543108B2

JP2543108B2 - 同期パルス発生装置

Info

Publication number: JP2543108B2
Application number: JP62302233A
Authority: JP
Inventors: 教英衣笠
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1987-11-30
Filing date: 1987-11-30
Publication date: 1996-10-16
Anticipated expiration: 2011-10-16
Also published as: JPH01143518A

Description

【発明の詳細な説明】産業上の利用分野本発明は従来のクロック周波数の半分のクロック周波
数で、従来の１クロック分の同期パルスを得ることがで
きる同期パルス信号発生装置を提供するものである。

従来の技術入力信号の到来（立ち上がり）により、リセットして
から計数を開始する一般的なクロック計数カウンタは、
そのリセット信号に、従来、計数カウンタのクロック信
号と同一のクロック信号を用い、第３図示の回路図のよ
うに構成される。

すなわち、従来装置は、第1,第2,第３のフリップフロ
ップ（Ｄ型，以下,F.Fと記す）1,2,3を有し、第１のF.F
1は入力端子（Ｄ）が電源電位に固定され、クロック入
力端子（CK）は入力信号印加端子20に接続され、第2,第
３のF.F2,3は、各々クロック入力端子（CK）がクロック
（CK2）の信号印加端子21に接続され、入力端子（Ｄ）
が、各々前段の非反転出力信号端子（Ｑ）に接続される
と共に２入力一致ゲート（NAND回路）13の一方の入力端
子に印加され、他方の入力端子に前記第３のF.F3の非反
転出力信号が印加され、前記一致ゲート13の出力信号
が、別の２入力一致ゲート（NAND回路）16の一方の入力
端子に印加され、その他方の入力端子に外部リセット入
力信号が印加され、前記一致ゲート16の出力信号が前記
第１のF.F1のリセット入力端子（Ｒ）に印加され、前記
第2,第３のF.F2,3のリセット入力端子（Ｒ）に外部リセ
ット入力信号が、反転ゲート（インバータ回路）17を介
して印加されている。その動作波形図を第４図に示す。
第４図で、CK2は第２クロック入力信号、Ｘは入力信
号、F1,F2,F3は第1,第2,第３のF.F1,2,3の各出力信号、
13,16は各々一致ゲート13,16の出力である。

まず、入力信号の立ち上がりエッジが到来すると、第
１のF.F1のＱ出力、すなわちF1波形が“0"から“1"に移
行するので、次のCK2波形の立ち上がりエッジの時刻t₁
で第２のF.FのＱ出力すなわち、F2波形が“0"から“1"
に移行し、さらに、次のCK2波形の立ち上がりエッジの
時刻t₂でF3波形が“0"から“1"に移行する。その結果、
２入力NAND回路の一致ゲート３の入力には“1"がそろ
い、その出力が“0"に移行し、リセットパルスを出力す
ると共にF1波形を“0"に復帰させる。従って時刻t₃でF2
波形が“0"に復帰してリセットパルスが終了し、さらに
時刻t₄でF3波形が“0"に復帰する。以上のように動作す
ることにより、時刻t₂から時刻t₃までの１クロック間リ
セットパルスが得られる。

発明が解決しようとする問題点しかしながら、以上に示した同期パルス発生装置（計
数カウンタのリセットパルス発生）では、入力信号Ｘの
取り込み誤差を計数カウンタのクロック周期内に押える
ため、計数カウンタのクロック入力信号のCK2波形と同
一のクロック信号を用いる。

一方、このクロック入力信号のCK2波形はシステムに
おける最高動作周波数であることが多く、また、集積回
路としてバイポーラロジックにより集積化する場合にプ
ロセスの特性としてぎりぎりの動作周波数であることが
多い。

しかし、この場合、最高動作周波数は高いが、消費電
流が大きく、IC化した場合、チップサイズも大きくなる
ことから、動作周波数はできるだけ減少させた方が望ま
しい。

問題点を解決するための手段以上のような問題点を解決するために、本発明の同期
パルス発生装置は、第１の状態から第２の状態に切り換
わる入力信号（Ｘ）が入力される入力端子（20）と、前
記入力端子から入力される入力信号（Ｘ）によって第１
出力状態から第２出力状態に切り換わるフッリプフロッ
プ（１）と、初期設定を解除された後、最初に入力され
るクロック信号（CK1）によって第１出力状態から第２
出力状態に切り換わる第１の1/2分周器（２）と、前記
クロック信号（CK1）を反転した反転クロック信号が入
力されると共に、初期設定を解除された後、最初に入力
される前記反転クロック信号によって第１出力状態から
第２出力状態に切り換わる第２の1/2分周器（３）と、
前記第１および第２の1/2分周器が伴に第２出力状態に
なった時のみ出力パルスを出力するゲート（13）と、前
記入力信号が第１の状態である期間中、前記第1,第２の
1/2分周器を強制的に初期状態にすると共に、前記第１
または第２の1/2分周器、または前記フリップフロップ
のうち何れかが第２出力状態になる期間のみ、前記第1,
第２の分周器の初期設定を解除する論理回路（11,12,1
4,15）とを備え、前記ゲート（13）の出力パルスで前記
フリップフロップ（１）を初期状態に戻すように構成し
たものである。

作用上記の構成により、入力端子（20）から入力される入
力信号（Ｘ）が第１の状態の時、第1,第２の1/2分周器
（2,3）は論理回路によって強制的に初期設定されて第
１出力状態になっており、それらの出力に接続されたゲ
ート（13）はフッリプフロップ（１）の初期設定を解除
している。

次に、入力信号（Ｘ）が第１の状態から第２の状態に
切り換わると、フリップフロップ（１）は第１出力状態
から第２出力状態に切り換わり、その出力に接続される
論理回路を介して、第1,第２の1/2分周器（2,3）の初期
状態を解除する。その後、第１の1/2分周器（２）は、
入力される１発目のクロック信号によって第１出力状態
から第２出力状態に切り換わる。そして、第２の分周器
（３）は、１発目の反転クロック信号によって動作し、
第１の分周器よりクロック信号の1/2周期遅れで、第１
出力状態から第２出力状態に切り換わり、第1,第２の分
周器は分周動作を続ける。

ところが、フッリプフロップ（１）は、第１の分周器
（２）に続いて第２の分周器（３）が第２出力状態にな
った瞬間に、ゲート（13）によって初期状態（第１出力
状態）に戻されるため、入力信号が第１の状態に戻って
から再び第２の状態にならない限り、第２出力状態には
ならない。

従って、第１の分周器（２）が２発目のクロック信号
で第１出力状態に戻り、その後、第２の分周器（３）が
２発目の反転クロック信号で第１の出力状態に戻った時
点で、第1,第２の分周器は、論理回路によって初期状態
に戻され、その後、再度の入力信号でフッリプフロップ
が再び動作しない限り1/2分周動作を行わない。

即ち、第1,第２の1/2分周器は、入力信号が第１の状
態から第２の状態に切り換わった後、１サイクルのみ1/
2分周し、クロック信号の1/2周期の出力パルスを同期パ
ルスとしてゲート（13）の出力端から出力する。従っ
て、クロック信号の半分の周波数で動作させることが可
能となり、回路構成するロジック素子の動作周波数に余
裕を持たせることができる。

実施例本発明の実施例を第１図，第２図を用いて説明する。
第１図が実施例の回路構成図であり、第２図がその動作
タイミング図である。

第１のF.F1の入力端子（Ｄ）が電源電位に固定され、
クロック入力端子（CK）が入力信号印加端子20に接続さ
れ、第２のF.F2のクロック入力端子（CK）がクロック信
号印加端子21に直接接続され、同クロック信号は、反転
ゲート10を介して第３のF.F3に接続され、前記第１のF.
F1の反転出力端子（）の信号が第１の一致ゲート（２
入力NAND回路）11の一方の入力端子に印加され、その一
致ゲート11の出力端子が第２の一致ゲート（NAND回路）
12の一方の入力端子に接続され、同第２の一致ゲート12
の他方の入力端子に入力信号が印加され、その出力端子
が、第1,第２のF.F2,3の各々リセット入力端子に接続さ
れ、第２のF.F2の非反転出力端子（Ｑ）の信号が第３の
一致ゲート（NAND回路）13の一方の入力端子に印加さ
れ、その他方の入力端子に、第３のF.F3の非反転出力端
子（Ｑ）の信号が印加され、また、第２のF.F2の反転出
力信号が第４の一致ゲート（NAND回路）14の一方の入力
端子に印加され、その他方の入力端子に第３のF.F3の反
転出力信号が印加され、その出力が第５の一致ゲート
（NAND回路）15の一方の入力端子に接続される。そし
て、この第５の一致ゲート15の他方の入力端子には外部
リセット入力信号印加端子22の信号が入力される。ま
た、このリセット信号は第６の一致ゲート（NAND回路）
16の一方の入力端子に接続される。第５の一致ゲート15
の出力端子が第１の一致ゲートの他方の入力端子に接続
され、第６の一致ゲート16の出力信号が、前記第１のF.
F1のリセット入力端子（Ｒ）に印加されている。

この実施例構成を、第２図の動作タイミング図に照し
て説明すると、まず、入力信号Ｘの立ち上がりエッジが
到来すると、第１のF.F1の反転出力端子（）の出力が
“1"から“0"に移行することにより、第１の一致ゲート
11の出力が“0"から“1"に移行し、その時点で入力信号
はハイレベルであるから第２の一致ゲート12の出力は
“1"から“0"に移行し、第2,第３のF.F2,3の各リセット
が解除され、第２図における時刻t₁で第２のF.F2の非反
転出力（Ｑ）の出力信号F2が“0"から“1"に移行し、時
刻t₂で第３のF.Fの非反転出力（Ｑ）出力信号F3が“0"
から“1"に移行する。その結果、第３の一致ゲート13の
入力には“1"がそろい、その出力が“0"に移行し、リセ
ットパルスを出力すると共にF1波形を“1"に復帰させ
る。F2,F3の各波形は各々時刻t₃,t₄で“1"から“0"に戻
り時刻t₂からt₃までのハーフクロック間リセットパルス
が得られる。また、第４の一致ゲート14の出力に時刻t₁
からt₄までハイレベルの信号を作成することにより、t₄
以後、第2,第３のF.F2,3をリセットし、それらの各クロ
ック入力を受けつけないようにしている。

以上本発明の実施例の動作を説明したように、時刻t₂
からt₃までの間にその出力端子23（信号）にリセット
パルス（同期パルス）が得らるのは、従来と全く同じで
あるが、クロック周波数CK1がCK2のの半分となってい
る。

発明の効果以上に示したように、本発明の同期パルス発生装置で
は、入力信号が第１の状態から第２の状態に切り換わっ
た後、第１と第２の1/2分周器をクロック信号の1/2周期
遅らせて１サイクルのみ1/2分周させ、クロック信号の1
/2周期の出力パルスを同期パルスとして出力する。従っ
て、クロック信号の半分の周波数で動作させることが可
能となり、回路構成するロジック素子の動作周波数に余
裕を持たせることができ、その結果ICのチップサイズの
縮小や消費電力の低減が可能になるなど大なる結果を呈
するものである。

【図面の簡単な説明】

第１図は本発明の実施例の回路構成図、第２図はその各
部の動作波形図、第３図，第４図は従来技術による同期
パルス発生装置の回路構成図とその動作波形図である。１〜３……第１〜第３のフリップフロップ、11〜16……
一致ゲート、20……クロック入力信号印加端子、21……
入力信号Ｘ印加端子、22……外部リセット入力信号印加
端子、23……同期パルス（リセットパルス）出力端子。

Claims

(57)【特許請求の範囲】

【請求項１】第１の状態から第２の状態に切り換わる入
力信号（Ｘ）が入力される入力端子（20）と、前記入力端子から入力される入力信号（Ｘ）によって第
１出力状態から第２出力状態に切り換わるフッリプフロ
ップ（１）と、初期設定を解除された後、最初に入力されるクロック信
号（CK1）によって第１出力状態から第２出力状態に切
り換わる第１の1/2分周器（２）と、前記クロック信号（CK1）を反転した反転クロック信号
が入力されると共に、初期設定を解除された後、最初に
入力される前記反転クロック信号によって第１出力状態
から第２出力状態に切り換わる第２の1/2分周器（３）
と、前記第１および第２の1/2分周器が伴に第２出力状態に
なった時のみ出力パルスを出力するゲート（13）と、前記入力信号が第１の状態である期間中、前記第1,第２
の1/2分周器を強制的に初期状態にすると共に、前記第
１または第２の1/2分周器、または前記フリップフロッ
プのうち何れかが第２出力状態になる期間のみ、前記第
1,第２の分周器の初期設定を解除する論理回路（11,12,
14,15）とを備え、前記ゲート（13）の出力パルスで前記フリップフロップ
（１）を初期状態に戻すことを特徴とする同期パルス発
生装置。