JPH02305022A - 分周回路 - Google Patents
分周回路Info
- Publication number
- JPH02305022A JPH02305022A JP12521789A JP12521789A JPH02305022A JP H02305022 A JPH02305022 A JP H02305022A JP 12521789 A JP12521789 A JP 12521789A JP 12521789 A JP12521789 A JP 12521789A JP H02305022 A JPH02305022 A JP H02305022A
- Authority
- JP
- Japan
- Prior art keywords
- output
- flip
- flop
- clock
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 101100373492 Enterobacteria phage T4 y06E gene Proteins 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、入力クロックの周波数を所定の分周比に分
周する分周回路に関し、更に詳しくは非整数の分周比を
設定し得る分周回路に関するものである。
周する分周回路に関し、更に詳しくは非整数の分周比を
設定し得る分周回路に関するものである。
第３図は例えば特公昭６３−３３７３７号公報に示され
た従来の非整数分周回路であり、−例として７．５対１
の分周比をもつ分周回路を示す。図においてｆｉｎは分
周すべき入力クロック、ｆ ｏｕｔは分周出力、（１）
〜（３）は縦続接続したリセット端子付フリップフロッ
プ、ｆＫｌは初段のフリップフロップ（１）への入力信
号、（４）はフリップフロップ（１）〜（３）の出力が
所定の状態になったことを知るＮＯＲゲート、（５）は
ＮＯＲゲート（４）の出力を入力してフリップフロップ
（１）〜（３）を初期状態にするリセット信号を発生す
るＤフリップフロップ、（６）はＤフリップフロップ（
５）からのリセット信号が入力される毎に出力が反転す
るフリツブフロップ、（７）は入力クロックｆｉｎとフ
リップフロップ（６）の出力を入力としたＥＸＯＲゲー
ト、（８）はインバータである。なお、フリップフロッ
プ（１）〜（３） 、 （５） 、 （８）においてＴ
あるいはＣはクロック入力、Ｒはリセット入力、Ｄはデ
ータ入力である。また出力はＱ１〜Ｑｓ、 Ｑｓ、 Ｑ
ａでありＱ、〜Ｑｓ、 ＱｓはそれぞれＱ１〜Ｑ３．
Ｑａのレベルを反転した出力である。フリップフロップ
（１）〜（３） 、 （６）の出力はクロック入力の立
下りで反転する。またフリップフロップ（５）はクロッ
ク入力Ｃの立下りでデータ入力りのレベルを出力する。
た従来の非整数分周回路であり、−例として７．５対１
の分周比をもつ分周回路を示す。図においてｆｉｎは分
周すべき入力クロック、ｆ ｏｕｔは分周出力、（１）
〜（３）は縦続接続したリセット端子付フリップフロッ
プ、ｆＫｌは初段のフリップフロップ（１）への入力信
号、（４）はフリップフロップ（１）〜（３）の出力が
所定の状態になったことを知るＮＯＲゲート、（５）は
ＮＯＲゲート（４）の出力を入力してフリップフロップ
（１）〜（３）を初期状態にするリセット信号を発生す
るＤフリップフロップ、（６）はＤフリップフロップ（
５）からのリセット信号が入力される毎に出力が反転す
るフリツブフロップ、（７）は入力クロックｆｉｎとフ
リップフロップ（６）の出力を入力としたＥＸＯＲゲー
ト、（８）はインバータである。なお、フリップフロッ
プ（１）〜（３） 、 （５） 、 （８）においてＴ
あるいはＣはクロック入力、Ｒはリセット入力、Ｄはデ
ータ入力である。また出力はＱ１〜Ｑｓ、 Ｑｓ、 Ｑ
ａでありＱ、〜Ｑｓ、 ＱｓはそれぞれＱ１〜Ｑ３．
Ｑａのレベルを反転した出力である。フリップフロップ
（１）〜（３） 、 （６）の出力はクロック入力の立
下りで反転する。またフリップフロップ（５）はクロッ
ク入力Ｃの立下りでデータ入力りのレベルを出力する。
次に動作について説明する。第４図は第３図の各部の波
形のタイミング図である。
形のタイミング図である。
第４図においてタイミングｔａを初期状態とすると、タ
イミングｔｂの状態でＮＯＲゲート（４）の出力が“Ｈ
”となるためタイミングｔｃの時Ｄフリップフロップ（
５）の出力むが“Ｌ”となる。この時フリップフロップ
（１）〜（３）にリセットがかかり出力Ｑ ｌ−Ｑ ３
は初期状態と同じになる。また同時にフリップフロップ
（６）の出力ｑ６が”Ｈ”となるため入力ｆＸｌは入力
クロックｆｉｎを反転したものとなるためタイミングｔ
ｃからタイミングｔｄまでのフリップフロップ（１）〜
（３）の出力Ｑ１〜ｑ３はタイミングｔａからタイミン
グｔｂの間と同じになる。すなわち、分周回路全体は入
力クロックｆｌｎの１５周期を１周期として動作するが
入力ｆＸｌを入力クロックｆｌｎの７．５周期毎に位相
反転させることにより、入力クロックｆｉｎの周波数に
対して７．５対１の出力ｆ。ｕｔが得られる。
イミングｔｂの状態でＮＯＲゲート（４）の出力が“Ｈ
”となるためタイミングｔｃの時Ｄフリップフロップ（
５）の出力むが“Ｌ”となる。この時フリップフロップ
（１）〜（３）にリセットがかかり出力Ｑ ｌ−Ｑ ３
は初期状態と同じになる。また同時にフリップフロップ
（６）の出力ｑ６が”Ｈ”となるため入力ｆＸｌは入力
クロックｆｉｎを反転したものとなるためタイミングｔ
ｃからタイミングｔｄまでのフリップフロップ（１）〜
（３）の出力Ｑ１〜ｑ３はタイミングｔａからタイミン
グｔｂの間と同じになる。すなわち、分周回路全体は入
力クロックｆｌｎの１５周期を１周期として動作するが
入力ｆＸｌを入力クロックｆｌｎの７．５周期毎に位相
反転させることにより、入力クロックｆｉｎの周波数に
対して７．５対１の出力ｆ。ｕｔが得られる。
従来の分周回路は以上の構成のもとに非整数分周を行な
っているので、縦続接続したフリップフロップに周期毎
にリセット信号を加えなければならず、リセット信号を
発生する回路および、リセット入力付きのフリップフロ
ップを必要とし、構成が複雑で回路規模が増大するなど
の問題点があった。
っているので、縦続接続したフリップフロップに周期毎
にリセット信号を加えなければならず、リセット信号を
発生する回路および、リセット入力付きのフリップフロ
ップを必要とし、構成が複雑で回路規模が増大するなど
の問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、より簡単な構成で非整数分周を行える分周回
路を得ることを目的とする。
たもので、より簡単な構成で非整数分周を行える分周回
路を得ることを目的とする。
この発明に係る分周回路は、入力クロックを分周するこ
とにより整数倍の分周出力を発生する整数分周回路と、
前記、整数分周回路の分周出力が入力される毎に出力を
反転させる反転用フリップフロップと、前記反転用フリ
ップフロップの出力と分周すべきクロック信号を入力と
し前記反転用フリップフロップの出力の論理レベルが所
定のレベルの時、前記分周すべきクロック信号の位相を
反転させて出力し、前記反転用フリップフロップの出力
の論理レベルが前記所定のレベルとは反対のレベルの時
、前記分周すべきクロック信号の位相を反転させないで
出力する反転制御回路とを有し、前記反転制御回路の出
力が前記整数分周回路の所定の入力クロック端子に接続
され、前記整数分周回路の出力端子から所定の分周比の
分周出力を出力するように構成したものである。
とにより整数倍の分周出力を発生する整数分周回路と、
前記、整数分周回路の分周出力が入力される毎に出力を
反転させる反転用フリップフロップと、前記反転用フリ
ップフロップの出力と分周すべきクロック信号を入力と
し前記反転用フリップフロップの出力の論理レベルが所
定のレベルの時、前記分周すべきクロック信号の位相を
反転させて出力し、前記反転用フリップフロップの出力
の論理レベルが前記所定のレベルとは反対のレベルの時
、前記分周すべきクロック信号の位相を反転させないで
出力する反転制御回路とを有し、前記反転制御回路の出
力が前記整数分周回路の所定の入力クロック端子に接続
され、前記整数分周回路の出力端子から所定の分周比の
分周出力を出力するように構成したものである。
（作用）
この発明は、反転制御部が分周すべきクロック信号と共
に、反転用フリップフロップより所定の論理レベルの出
力を入力した際、第１売口のクロック信号を通常のクロ
ック信号の掻パルス幅で反転出力し、その後連続して入
力されてくるクロック信号を分周出力を得るまでの数反
転させながら整数分周回路へ出力することで、％パルス
幅のクロック信号を含む分周数分のクロック信号が整数
分周回路へ出力され非整数分周出力が得られる。
に、反転用フリップフロップより所定の論理レベルの出
力を入力した際、第１売口のクロック信号を通常のクロ
ック信号の掻パルス幅で反転出力し、その後連続して入
力されてくるクロック信号を分周出力を得るまでの数反
転させながら整数分周回路へ出力することで、％パルス
幅のクロック信号を含む分周数分のクロック信号が整数
分周回路へ出力され非整数分周出力が得られる。
以下、この発明の一実施例を図について説明する。第１
図は分周比が７．５対１の分周回路である。図において
、ｆｌｎは分周すべき入力クロック、ｆ ｏｕｔは分周
出力、（９）〜（１１）は縦続接続したフリップフロッ
プ、ｆＸ２は初段のフリップフロップ（９）への入力信
号、（６）はフリップフロップ（１１）からの出力信号
が入力される毎に出力が反転するフリップフロップ、（
７）は入力クロックｆｌｎとフリップフロップ（６）の
出力を入力としたＥＸＯＲゲートである。なお、フリッ
プフロップ（９）〜（１１）で初段フリップフロップ（
９）に入力されるクロックを８分周して出力する整数分
周回路を構成している。また、フリップフロップ（６）
。
図は分周比が７．５対１の分周回路である。図において
、ｆｌｎは分周すべき入力クロック、ｆ ｏｕｔは分周
出力、（９）〜（１１）は縦続接続したフリップフロッ
プ、ｆＸ２は初段のフリップフロップ（９）への入力信
号、（６）はフリップフロップ（１１）からの出力信号
が入力される毎に出力が反転するフリップフロップ、（
７）は入力クロックｆｌｎとフリップフロップ（６）の
出力を入力としたＥＸＯＲゲートである。なお、フリッ
プフロップ（９）〜（１１）で初段フリップフロップ（
９）に入力されるクロックを８分周して出力する整数分
周回路を構成している。また、フリップフロップ（６）
。
（９）〜（１１）においてＴはクロック入力、Ｑａ、Ｑ
ｅ〜Ｑ１□は出力である。
ｅ〜Ｑ１□は出力である。
またフリップフロップ（６） 、 （９）〜（１１）の
出力はクロック入力の立下りで反転する。
出力はクロック入力の立下りで反転する。
次に動作について第２図の波形タイミング図に基づいて
説明する。第２図は第を図の各部の波形のタイミング図
である。
説明する。第２図は第を図の各部の波形のタイミング図
である。
第２図において、タイミングｔｅをフリップフロップ（
９）〜（１１）の出力Ｑ９〜Ｑ＋＋が全て“Ｈ“どなる
点とする。タイミングｔｅの次の入力クロックｆｉｎの
立下り点のタイミングｔｆでフリップフロップ（１１）
の出力ｑ目（ｆ６ｕｔ）が”Ｌ”となる、このときフリ
ップフロップ（６）の出力が“Ｌ”から“Ｈ”となり、
タイミングｔｆから入力ｆＫ２は入力クロックｆｌｎと
反転したものとなる。タイミングｔｆから入力クロック
ｆｉｎの０．５クロツク後のタイミングｔｇに、フリッ
プフロップ（９）の出力ｑ、は“Ｌ“から“Ｈ”に変化
する。すなわち、Ｑ６出力（７）”Ｈ” とクロックｔ
ｆ（７）Ｈ″と７７） ＥＸＯＲをＥＸＯＲゲート（９
）でとると、ｆＸ２はＬ“となるが、ｆｉｎが即座にＬ
″′となるためＨ″に立ち上がり、次のクロックｔｇが
入力されるまでの間、０．５−クロックパルス周期の間
ｆＸ２は“Ｈ″となる。そしてｔｇ以降７つのクロック
を反転出力する。したがってタイミングｔｅから入力ク
ロックｆｉｎに換算して（８−０，５）クロック後のタ
イミングｔｈでフリップフロップ（９）〜（１１）の出
力Ｑ９〜Ｑ＋＋が全て“Ｈ”となり、次のクロック入力
ｆｉｎの立上りで出力Ｑ９〜Ｑ＋＋は“Ｌ”となる。そ
の結果、非整数の７．５クロツクで分周出力ｆ。ｕｔが
出力される。
９）〜（１１）の出力Ｑ９〜Ｑ＋＋が全て“Ｈ“どなる
点とする。タイミングｔｅの次の入力クロックｆｉｎの
立下り点のタイミングｔｆでフリップフロップ（１１）
の出力ｑ目（ｆ６ｕｔ）が”Ｌ”となる、このときフリ
ップフロップ（６）の出力が“Ｌ”から“Ｈ”となり、
タイミングｔｆから入力ｆＫ２は入力クロックｆｌｎと
反転したものとなる。タイミングｔｆから入力クロック
ｆｉｎの０．５クロツク後のタイミングｔｇに、フリッ
プフロップ（９）の出力ｑ、は“Ｌ“から“Ｈ”に変化
する。すなわち、Ｑ６出力（７）”Ｈ” とクロックｔ
ｆ（７）Ｈ″と７７） ＥＸＯＲをＥＸＯＲゲート（９
）でとると、ｆＸ２はＬ“となるが、ｆｉｎが即座にＬ
″′となるためＨ″に立ち上がり、次のクロックｔｇが
入力されるまでの間、０．５−クロックパルス周期の間
ｆＸ２は“Ｈ″となる。そしてｔｇ以降７つのクロック
を反転出力する。したがってタイミングｔｅから入力ク
ロックｆｉｎに換算して（８−０，５）クロック後のタ
イミングｔｈでフリップフロップ（９）〜（１１）の出
力Ｑ９〜Ｑ＋＋が全て“Ｈ”となり、次のクロック入力
ｆｉｎの立上りで出力Ｑ９〜Ｑ＋＋は“Ｌ”となる。そ
の結果、非整数の７．５クロツクで分周出力ｆ。ｕｔが
出力される。
また、フリップフロップ（６）の出力Ｑ６が“Ｌ”とな
るため、タイミングｔｌから入力ｆつ、はクロック入力
ｆｉｎと同位相となる。よって、タイミングｔｉからタ
イミングｔｊまでのフリップフロップ（９）〜（１１）
の出力Ｑ９〜Ｑ＋＋は、タイミングｔｆからタイミング
ｔｉの間と同じになる。こうして、第２図のｆ ｏｕｔ
のごとく入力クロックｆｌｎの周波数に対して７．５対
１の出力が得られる。
るため、タイミングｔｌから入力ｆつ、はクロック入力
ｆｉｎと同位相となる。よって、タイミングｔｉからタ
イミングｔｊまでのフリップフロップ（９）〜（１１）
の出力Ｑ９〜Ｑ＋＋は、タイミングｔｆからタイミング
ｔｉの間と同じになる。こうして、第２図のｆ ｏｕｔ
のごとく入力クロックｆｌｎの周波数に対して７．５対
１の出力が得られる。
なお、上記実施例では、８分周回路をＴ形フリップフロ
ップ回路（９）〜（ｌりを用いて構成したが、他のフリ
ップフロップ回路で構成してもよい。
ップ回路（９）〜（ｌりを用いて構成したが、他のフリ
ップフロップ回路で構成してもよい。
（発明の効果）
以上のようにこの発明によれば、整数分周回路、フリッ
プフロップ、及びＥＸＯＲゲートのみという非常に簡易
な回路構成で非整数分周回路を構成できるので、回路実
装密度が一段と向上する効果がある。
プフロップ、及びＥＸＯＲゲートのみという非常に簡易
な回路構成で非整数分周回路を構成できるので、回路実
装密度が一段と向上する効果がある。
第１図はこの発明の一実施例である７、５分の１の分周
回路図、第２図は第１図の各部の波形のタイミング図、
第３図は従来の７．５分の１の分周回路図、第４図は第
３図の各部の波形のタイミング図である。 （６） 、 （９） 、 （１０）は整数分周回路を構
成するフリップフロップ、（１１）は反転用のフリップ
フロップ、（７）はＥＸＯＲゲート。 なお、図中同一符号は同−又は相当部分を示す。
回路図、第２図は第１図の各部の波形のタイミング図、
第３図は従来の７．５分の１の分周回路図、第４図は第
３図の各部の波形のタイミング図である。 （６） 、 （９） 、 （１０）は整数分周回路を構
成するフリップフロップ、（１１）は反転用のフリップ
フロップ、（７）はＥＸＯＲゲート。 なお、図中同一符号は同−又は相当部分を示す。
Claims (1)
- 入力クロックを分周することにより整数倍の分周出力を
発生する整数分周回路と、前記整数分周回路の分周出力
が入力される毎に出力を反転させる反転用フリップフロ
ップと、前記反転用フリップフロップの出力と分周すべ
きクロック信号を入力とし前記反転用フリップフロップ
の出力の論理レベルが所定のレベルの時、前記分周すべ
きクロック信号の位相を反転させて出力し、前記反転用
フリップフロップの出力の論理レベルが前記所定のレベ
ルとは反対のレベルの時、前記分周すべきクロック信号
の位相を反転させないで出力する反転制御回路とを有し
、前記反転制御回路の出力が前記整数分周回路の所定の
入力クロック端子に接続され、前記整数分周回路の出力
端子から所定の分周比の分周出力を出力する構成である
ことを特徴とする分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12521789A JPH02305022A (ja) | 1989-05-18 | 1989-05-18 | 分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12521789A JPH02305022A (ja) | 1989-05-18 | 1989-05-18 | 分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02305022A true JPH02305022A (ja) | 1990-12-18 |
Family
ID=14904763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12521789A Pending JPH02305022A (ja) | 1989-05-18 | 1989-05-18 | 分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02305022A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5578968A (en) * | 1991-10-17 | 1996-11-26 | Shinsaku Mori | Frequency converter, multistage frequency converter and frequency synthesizer utilizing them |
-
1989
- 1989-05-18 JP JP12521789A patent/JPH02305022A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5578968A (en) * | 1991-10-17 | 1996-11-26 | Shinsaku Mori | Frequency converter, multistage frequency converter and frequency synthesizer utilizing them |
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