JPS63283316A - カウンタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は入力されどパルス数をカウントし、所定数カ
ウントを終えると再び１からカウントを始めるカウンタ
回路に関する。

［従来の技術］ 第３図には、従来から良く知られたｎ進カウンタ回路が
示されており（例えば白土義男著「デジタルＩＣのすべ
て」　（東京電機大学出版局））、図において、ｎ個の
Ｄ型フリップフロップ（以下ｒＤ−ＦＦＪという）ＤＦ
Ｉ〜ＤＦｎからなるシフトレジスタ（１）の各段のＤ−
ＦＦの出力（Ｑ）がＮＯＲゲート（２）に入力され、こ
のＮＯＲゲート（２）の出力は初段のＤ−ＦＦに人力さ
れている。

前記Ｄ−ＦＦはすべてポジティブエツジトリガにて動作
し、リセット信号Ｒは“１”の時Ｄ−ＦＦがリセットさ
れ、セット信号Ｓは“１”の時Ｄ−ＦＦはセットされ、
いずれもクロックに関係なくダイレクトにリセット・セ
ットされる。

第４図には、このｎ進カウンタのタイムチャートが示さ
れている。すなわち、この回路はｎ個のＤ−ＦＦにてシ
フトレジスタが構成され、最終段を除＜（ｎ−１）個の
Ｄ−ＦＦの出力（Ｑ１〜Ｑｎ−１）がすべて“０”とな
った時に、初段のＤ−ＦＦのデータ入力に“１”が加わ
るようにすることによりｎ進カウンタ動作が得られる。

ここで、すべてのＤ−ＦＦをリセット信号Ｒでリセット
しＱ出力を“０”とすると、ＮＯＲゲ−ト（２）の出力
は“１″となり、初段のＤ−ＥＦのデータ入力（Ｄｌ）
に“１”が加えられる。そして、この信号“１”はクロ
ックパルスＣＰが入力されるたびにその立ち上がりで順
に右ヘシフトされる。

この場合、Ｄ−ＦＦの各出力（Ｑｌ　〜Ｑｎ−１）のい
ずれかが”１”の時、ＮＯＲゲート（２）の出力は“Ｏ
”となるので、いずれか１個のＤ−ＦＦの口出力のみが
“１”となり順次布ヘシフトしていく。そして、ｎ個目
のクロックパルスＣＰか入ると最終段のＤＦｎの口出力
が“１”となり、ＤＦＩ　〜ＤＦｎ−１の口出力はすべ
て“Ｏ″となるので、ＮＯＲゲート（２）の出力が“１
”となり、次のクロックパルスＣＰにより再び初段のＤ
−ＦＦに“１”が加えられ、以下同様の動作が繰り返さ
れる。

［発明が解決しようとする問題点］ 従来の問題点 従来のｎ進カウンタは以上のように構成されているので
、カウンタの段数ｎが大きくなった場合には、ＮＯＲゲ
ート（２）の入力数が増加し、第５図に示されるように
、ＮＯＲゲート（２）の前段にＯＲゲート（３）を挿入
する必要が生じる。

この場合、カウンタの動作最少クロック周期は、Ｄ−Ｆ
Ｆの動作最少クロック周期とＮＯＲゲート（２）の伝搬
遅延時間とを加えたものとなるが、第５図における回路
では、更にＯＲゲート（３）の伝搬遅延時間をも含めた
ものとなり、段数ｎが大きくなるに伴い動作周波数が低
下するという問題かあった。

発明の目的 この発明は係る問題点を解決するためになされたもので
、カウンタの段数ｎか増加しても高速動作が可能なカウ
ンタ回路の提供を目的とする。

［問題点を解決するための手段及び作用］前記目的を達
成するために、本発明はｎ個のフリップフロップ回路か
らなるシフトレジスタと、前記各フリップフロップ回路
の初段から（ｎ−１）段までの各出力（Ｑ）を入力とす
るオア回路を含み、このオア回路の出力をワイヤードオ
ア回路を介して前記初段のフリップフロップ回路に入力
することを特徴とする。

すなわち、この発明に係るカウンタ回路は、従来例にて
示したＤ−ＦＦの有意性を逆にし、Ｄ−Ｆ　Ｆの口出力
“０”を順次布にシフトすることとして、初段のＤ−Ｆ
Ｆへの入力は（ｎ−１）個のＤ−ＦＦの口出力のＯＲ（
論理幅）をとる構成としたものである。

以上により、本発明は初段のフリップフロップ回路への
人力としてワイヤードオア構成をとることかできるので
、カウンタの段数ｎか増加したとしても実質的にオアゲ
ートの段数を減らし、高速なカウンタ動作を実現するこ
とができる。

［実施例〕 以下、図面に基づき本発明の好適な実施例を説明する。

第１図には本発明に係るカウンタ回路の構成が示されて
おり、本発明の特徴的なことは、ｎ個のフリップフロッ
プ回路からなるシフトレジスタと、前記各フリップフロ
ップ回路の初段からｎ−１段までの各出力（ロ）を入力
とするオア回路を含み、このオア回路の出力をワイヤー
ドオア回路を介して前記初段のフリップフロップ回路に
入力していることである。

本実施例において、ｎ個のＤ−ＦＦ　（ＤＦＩ〜ＤＦｎ
）で構成されたシフトレジスタ（１）における各Ｄ−Ｆ
Ｆの口出力は、１個の論理和回路を含むＯＲゲート（３
）に入力されており、このオアゲート（３）の出力はワ
イヤードＯＲ回路（４）に人力されている。すなわち、
本実施例においては、カウンタの段数が多い場合を想定
しており、ｎ個のＤ−ＦＦの口出力を１つのＯＲゲート
（３）で収容できない場合であって、ＯＲ論理を２段以
−にに分は最終段にワイヤードオア回路（４）を用いて
いる。

以上の構成に係る本発明の詳細な説明する。

第２図には本発明によるカウンタ回路のタイムチャート
が示されており、ここで、初期状態としてＤ−ＦＦの口
出力はすべて１”になっているものとする。

この時口出力はすべて“Ｏ”になっているので、初段の
Ｄ−ＦＦの入力Ｄ１は“Ｏ”となっている。

次にクロックパルスＣＰの立上り“１″で初段のＤ−Ｆ
ＦのＱ１出力のみが“０”、Ｑ１出力が“１″となり、
従って、Ｄ−ＦＦの出力Φは初段のみが“０”で残りは
すべて“１”となる。更に、初段のＤ−ＦＦの０１人力
は、初段〜（ｎ−１）段の口出力のすべての論理和をと
っているので、口出力かすべて“０”の時、つまり口出
力がすべて“１”の時にのみ初段のＤ−ＦＦの入力（Ｄ
ｌ）は“０”となり、以後口出力がすべて“１”になる
のでＤ１人力は“１”となる。

そして、次々にクロックパルスＣＰの立上りで口出力の
“Ｏ”が順次右にシフトされ、最後のＤ−ＦＦの出力（
０ｎ）か“０”になった時、初段のＤ−ＦＦの入力は“
０”となり、次のクロ・ツクパルスＣによって初段のＤ
−ＦＦの口出力が“０”となり、この動作が繰り返され
る。

なお、以上の実施例では、各Ｄ−ＦＦの口出力はすべて
ＯＲゲート（３）を介してワイヤードオア回路（４）に
入力することとしているが、Ｄ−ＦＦの口出力のうち任
意のいくつかをワイヤードオア回路（４）に直接接続し
てもかまわない。

以上説明したように、本発明の実施例によれば、シフト
レジスタの口出力がＯ”有意で順次右にシフトするよう
にするとともに、初段のＤ−ＦＦへの入力をワイヤード
オア構成としたので、カウンタの段数が増加したとして
も、２番目以降のＤ−ＦＦの出力から初段の入力までの
伝搬時間がほぼゲート１個分の遅延のみで動作すること
となり、高速動作を確保することができるという利点を
有する。

［発明の効果］ この発明は以上説明したとおり、シフトレジスタを形成
する初段のフリップフロップへの入力をワイヤードオア
構成としたことにより、段数が増加したとしても高速動
作が可能なカウンタ回路を得ることができる。

【図面の簡単な説明】

第１図は本発明に係るカウンタ回路の構成を示す図、第
２図はそのタイミングチャート図、第３図は従来のリン
グカウンタ回路の構成図、第４図はそのタイミングチャ
ート図、第５図は従来のリングカウンタにおいて段数が
増加した場合の構成を示す図である。 図において（１）はシフトレジスタ、（２）はＮＯＲゲ
ート、（３）はＯＲゲート、（４）はワイヤードオア回
路である。 なお図中同一符号は同−又は相当部分を示す。 代理人　弁理士　大　岩　増　雄 （ほか２名） 手続補正書　（自発） 昭和　　年　　月　　日 １、事件の表示　　　特願昭　６２−１１８２１７号２
、発明の名称 カウンタ回路 ３、補正をする者 ５．１ｉｔｉ正の対象 明細書の発明の詳細な説明９欄。

Claims (1)

【特許請求の範囲】
1. （１）ｎ個のフリップフロップ回路からなるシフトレジ
   スタと、前記各フリップフロップ回路の初段から（ｎ−
   １）段までの各出力（＠Ｑ＠）を入力とするオア回路を
   含み、このオア回路の出力をワイヤードオア回路を介し
   て前記初段のフリップフロップ回路に入力することを特
   徴とするカウンタ回路。