JP2547723B2 - 分周回路 - Google Patents
分周回路Info
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- JP2547723B2 JP2547723B2 JP60123759A JP12375985A JP2547723B2 JP 2547723 B2 JP2547723 B2 JP 2547723B2 JP 60123759 A JP60123759 A JP 60123759A JP 12375985 A JP12375985 A JP 12375985A JP 2547723 B2 JP2547723 B2 JP 2547723B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は分周回路に関し、特にデユーテイフアクタ50
％の奇数分周出力を発生する分周回路に関する。
％の奇数分周出力を発生する分周回路に関する。
（従来の技術） 従来、この種の分周回路では第４図に示される回路構
成の分周回路を採用していた。第４図において、21は計
数回路、22はRS形フリツプフロツプである。すなわち、
希望する分周比ｎを実現する計数回路21の入力端子を信
号入力端子20に接続し、計数回路21の第１の出力端子OU
T1をRS形フリツプフロツプ22のSET入力端子に接続し、
計数回路21の第２の出力端子OUT2をRS形フリツプフロツ
プ22のRESET入力端子に接続し、RS形フリツプフロツプ2
2の出力端子を信号出力端子23に接続して構成されてい
る。
成の分周回路を採用していた。第４図において、21は計
数回路、22はRS形フリツプフロツプである。すなわち、
希望する分周比ｎを実現する計数回路21の入力端子を信
号入力端子20に接続し、計数回路21の第１の出力端子OU
T1をRS形フリツプフロツプ22のSET入力端子に接続し、
計数回路21の第２の出力端子OUT2をRS形フリツプフロツ
プ22のRESET入力端子に接続し、RS形フリツプフロツプ2
2の出力端子を信号出力端子23に接続して構成されてい
る。
従来の方式によりｎ分周回路の信号出力としてデユー
テイフアクタ50％の信号を発生させるためには、計数回
路21の第２の出力端子OUT2で得られる信号が第１の出力
端子OUT1の信号に対してn/2に相当する時間だけ遅れる
ように計数回路21を構成し、さらに第１の出力端子OUT1
と第２の出力端子OUT2との信号が、同時にRS形フリツプ
フロツプ22を動作させることがないようにして実現す
る。
テイフアクタ50％の信号を発生させるためには、計数回
路21の第２の出力端子OUT2で得られる信号が第１の出力
端子OUT1の信号に対してn/2に相当する時間だけ遅れる
ように計数回路21を構成し、さらに第１の出力端子OUT1
と第２の出力端子OUT2との信号が、同時にRS形フリツプ
フロツプ22を動作させることがないようにして実現す
る。
一般に、計数回路21はバイナリカウンタやシフトレジ
スタを用いて構成されている。
スタを用いて構成されている。
従つて、第１および第２の出力端子OUT1、OUT2の信号
を発生させるためには、計数回路21を構成するバイナリ
カウンタやシフトレジスタの各段の出力を入力とする多
入力ゲートが必要となる。
を発生させるためには、計数回路21を構成するバイナリ
カウンタやシフトレジスタの各段の出力を入力とする多
入力ゲートが必要となる。
第５図に、第４図の構成による５分周回路の動作タイ
ムチヤートを示す。第５図において、計数回路21の第１
の出力端子OUT1と第２の出力端子OUT2とは相互に重なり
をもたず、RS形フリツプフロツプ22はタイムスロツト２
で第１の出力端子OUT1によりセツトされ、タイムスロツ
ト７（タイムスロツト２に対して2.5周期だけ遅延）で
リセツトされる。
ムチヤートを示す。第５図において、計数回路21の第１
の出力端子OUT1と第２の出力端子OUT2とは相互に重なり
をもたず、RS形フリツプフロツプ22はタイムスロツト２
で第１の出力端子OUT1によりセツトされ、タイムスロツ
ト７（タイムスロツト２に対して2.5周期だけ遅延）で
リセツトされる。
さらに、2.5周期後のタイムスロツト12でRS形フリツ
プフロツプ22はセツトされてデユーテイサイクルが50％
の信号が出力される。このように第１の出力端子OUT1と
第２の出力端子OUT2とが交互にRS形フリツプフロツプ22
をセツト／リセツトするように回路を構成しなくてはな
らない。
プフロツプ22はセツトされてデユーテイサイクルが50％
の信号が出力される。このように第１の出力端子OUT1と
第２の出力端子OUT2とが交互にRS形フリツプフロツプ22
をセツト／リセツトするように回路を構成しなくてはな
らない。
（発明が解決しようとする問題点） 上述した従来の分周回路では、計数回路の第１の出力
端子と第２の出力端子とから得られる信号のタイミング
を多入力のゲートで作り、且つ、フリツプフロツプを同
時に動作させないような工夫が必要である。このため、
回路構成が複雑になると云う欠点がある。
端子と第２の出力端子とから得られる信号のタイミング
を多入力のゲートで作り、且つ、フリツプフロツプを同
時に動作させないような工夫が必要である。このため、
回路構成が複雑になると云う欠点がある。
本発明の目的は、分周比ｎの計数回路と、排他的論理
和ゲートと、インバータと、Ｄ形フリツプフロツプと、
２分周回路とを備えて（2n−１）の分周比を実現するこ
とにより上記欠点を除去し、ｎを計数するだけで複雑な
タイミングのパルスの抽出が一切不要なように構成した
分周回路を提供することにある。
和ゲートと、インバータと、Ｄ形フリツプフロツプと、
２分周回路とを備えて（2n−１）の分周比を実現するこ
とにより上記欠点を除去し、ｎを計数するだけで複雑な
タイミングのパルスの抽出が一切不要なように構成した
分周回路を提供することにある。
（問題点を解決するための手段） 本発明による分周回路は、排他的論理和ゲートと、計
数回路と、インバータと、Ｄ形フリツプフロツプと、２
分周器とを具備し、２分周器の出力から奇数分周出力を
得るように構成したものである。
数回路と、インバータと、Ｄ形フリツプフロツプと、２
分周器とを具備し、２分周器の出力から奇数分周出力を
得るように構成したものである。
排他的論理和ゲートは一方の入力端子に外部入力信号
を加え、他方の入力端子に分周出力を再入力するための
ものである。
を加え、他方の入力端子に分周出力を再入力するための
ものである。
計数回路は排他的論理和ゲートの出力を入力して、一
定計数で出力した後次のパルスが入力されると初期値に
戻るものである。
定計数で出力した後次のパルスが入力されると初期値に
戻るものである。
インバータは、排他的論理和ゲートの出力を反転させ
るためのものである。
るためのものである。
Ｄ形フリツプフロツプは計数回路の出力をデータ入力
とし、インバータの出力をクロツク入力として動作する
ものである。
とし、インバータの出力をクロツク入力として動作する
ものである。
２分周器は、Ｄ形フリツプフロツプの出力を入力とし
て分周出力するとともに、排他的論理和ゲートに再入力
させるためのものである。
て分周出力するとともに、排他的論理和ゲートに再入力
させるためのものである。
（実 施 例） 次に、本発明について図面を参照して説明する。
第１図は、本発明による分周回路の一実施例を示すブ
ロツク図である。第１図において、11は排他的論理和ゲ
ート、12は計数回路、13はインバータ、14はＤ形フリツ
プフロツプ、15は２分周回路である。
ロツク図である。第１図において、11は排他的論理和ゲ
ート、12は計数回路、13はインバータ、14はＤ形フリツ
プフロツプ、15は２分周回路である。
第１図において、排他的論理和ゲート11の第１の入力
端子を信号入力端子10に接続し、排他的論理和ゲート11
の出力端子を計数回路12の入力端子とインバータ13とに
接続し、計数回路12の出力端子をＤ形フリツプフロツプ
14のデータ入力端子に接続し、インバータ13の出力端子
をＤ形フリツプフロツプ14のクロツク入力端子に接続
し、Ｄ形フリツプフロツプ14の出力端子を２分周回路15
の入力端子に接続し、２分周回路15の出力端子を排他的
論理和ゲート11の第２の入力端子と信号出力端子16とに
接続する。
端子を信号入力端子10に接続し、排他的論理和ゲート11
の出力端子を計数回路12の入力端子とインバータ13とに
接続し、計数回路12の出力端子をＤ形フリツプフロツプ
14のデータ入力端子に接続し、インバータ13の出力端子
をＤ形フリツプフロツプ14のクロツク入力端子に接続
し、Ｄ形フリツプフロツプ14の出力端子を２分周回路15
の入力端子に接続し、２分周回路15の出力端子を排他的
論理和ゲート11の第２の入力端子と信号出力端子16とに
接続する。
第２図は、第１図における計数回路12を２分周計数回
路とした場合の動作を示すタイムチヤートである。
路とした場合の動作を示すタイムチヤートである。
第２図において、タイムスロツト２から３にかけての
計数回路12の出力の変化はＤ形フリツプフロツプ14に記
憶され、タイムスロツト４で２分周回路15の入力に加え
られ、２分周回路15の出力を反転させ、さらに排他的論
理和ゲート11の一方の入力に加えられ、計数回路12の入
力信号を反転させる。タイムスロツト３からタイムスロ
ツト４への変化点では、信号入力の変化に対して以下の
順で変化が伝わる。第１に信号入力が１から０へ変化
し、第２の排他的論理和ゲート11の出力が１から０へ変
化し、第３にインバータ13の出力が０から１へ変化し、
第４にＤ形フリツプフロツプ14のＱ出力が０から１へ変
化し、第５に２分周回路15の出力が０から１へ変化し、
第６に排他的論理和ゲート11の出力が０から１へ変化
し、第７に計数回路12が動作して出力が１から０へ変化
する。
計数回路12の出力の変化はＤ形フリツプフロツプ14に記
憶され、タイムスロツト４で２分周回路15の入力に加え
られ、２分周回路15の出力を反転させ、さらに排他的論
理和ゲート11の一方の入力に加えられ、計数回路12の入
力信号を反転させる。タイムスロツト３からタイムスロ
ツト４への変化点では、信号入力の変化に対して以下の
順で変化が伝わる。第１に信号入力が１から０へ変化
し、第２の排他的論理和ゲート11の出力が１から０へ変
化し、第３にインバータ13の出力が０から１へ変化し、
第４にＤ形フリツプフロツプ14のＱ出力が０から１へ変
化し、第５に２分周回路15の出力が０から１へ変化し、
第６に排他的論理和ゲート11の出力が０から１へ変化
し、第７に計数回路12が動作して出力が１から０へ変化
する。
タイムスロツト３からタイムスロツト４への変化点で
は、上記第１から第７の変化を通して計数回路12を強制
的に動作させている。すなわち、タイムスロツト２から
タイムスロツト３への変化点を基準として、タイムスロ
ツト３からタイムスロツト４への変化点までの1/2周期
の時間内で計数回路12を動作することにより、（計数回
路12の分周比−0.5）の分周を実現することになる。
は、上記第１から第７の変化を通して計数回路12を強制
的に動作させている。すなわち、タイムスロツト２から
タイムスロツト３への変化点を基準として、タイムスロ
ツト３からタイムスロツト４への変化点までの1/2周期
の時間内で計数回路12を動作することにより、（計数回
路12の分周比−0.5）の分周を実現することになる。
この分周結果を２分周すると、デユーテイフアクタが
50％の奇数分周出力が得られ、第２図の場合は３分周と
なる。
50％の奇数分周出力が得られ、第２図の場合は３分周と
なる。
第３図は、第１図における計数回路12が３分周の場合
の動作を示すタイムチヤートである。
の動作を示すタイムチヤートである。
第３図においてタイムスロツト３からタイムスロツト
４にかけての信号入力の変化時に計数回路12を動作する
ことにより（３分周−0.5）＝2.5分周を実現し、2.5分
周をさらに２分周してデユーテイフアクタが50％の５分
周出力が得られる。なお、第１図で使用する３分周の計
数回路12はデユーテイフアクタを50％とする必要がな
い。
４にかけての信号入力の変化時に計数回路12を動作する
ことにより（３分周−0.5）＝2.5分周を実現し、2.5分
周をさらに２分周してデユーテイフアクタが50％の５分
周出力が得られる。なお、第１図で使用する３分周の計
数回路12はデユーテイフアクタを50％とする必要がな
い。
このように、第１図における計数回路12に任意の分周
比ｎを用いると、（2n−１）分周でデユーテイフアクタ
が50％の出力が実現できる。計数回路12の出力をＤ形フ
リツプフロツプ14で記憶するため、計数回路12の分周結
果にスパイクノイズがあつたとしても誤動作しない。
比ｎを用いると、（2n−１）分周でデユーテイフアクタ
が50％の出力が実現できる。計数回路12の出力をＤ形フ
リツプフロツプ14で記憶するため、計数回路12の分周結
果にスパイクノイズがあつたとしても誤動作しない。
（発明の効果） 以上説明したように本発明は、分周比ｎの計数回路
と、排他的論理和ゲートと、インバータと、Ｄ形フリツ
プフロツプと、２分周回路とを備え、（2n−１）の分周
比を実現することにより、奇数分周回路において複雑な
タイミング抽出を必要とせず、多入力ゲート回路を必要
とすることもなくデユーテイフアクタが50％の出力信号
が安定に得られ、スパイクノイズによる誤動作も生じる
ことがないと云う効果がある。
と、排他的論理和ゲートと、インバータと、Ｄ形フリツ
プフロツプと、２分周回路とを備え、（2n−１）の分周
比を実現することにより、奇数分周回路において複雑な
タイミング抽出を必要とせず、多入力ゲート回路を必要
とすることもなくデユーテイフアクタが50％の出力信号
が安定に得られ、スパイクノイズによる誤動作も生じる
ことがないと云う効果がある。
第１図は、本発明による分周回路の一実施例を示すブロ
ツク図である。 第２図および第３図は、それぞれ第１図に示す分周回路
の動作例を示すタイムチヤートである。 第４図は、従来技術による分周回路の一例を示すブロツ
ク図である。 第５図は、第４図に示す分周回路の動作例を示すタイム
チヤートである。 11……排他的論理和ゲート 12,21……計数回路、13……インバータ 14,22……フリツプフロツプ 15……２分周回路 10,16,20,23……端子
ツク図である。 第２図および第３図は、それぞれ第１図に示す分周回路
の動作例を示すタイムチヤートである。 第４図は、従来技術による分周回路の一例を示すブロツ
ク図である。 第５図は、第４図に示す分周回路の動作例を示すタイム
チヤートである。 11……排他的論理和ゲート 12,21……計数回路、13……インバータ 14,22……フリツプフロツプ 15……２分周回路 10,16,20,23……端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 白取 昭宏 東京都港区西新橋３丁目20番４号 日本 電気エンジニアリング株式会社内 (56)参考文献 特開 昭56−80931（ＪＰ，Ａ)
Claims (1)
- 【請求項１】一方の入力端子に外部入力信号を加え、他
方の入力端子に分周出力を再入力する排他的論理和ゲー
トと、 前記排他的論理和ゲートの出力を入力して、一定計数で
出力した後次のパルスが入力されると初期値に戻る計数
回路と、 前記排他的論理和ゲートの出力を反転させるためのイン
バータと、 前記計数回路の出力をデータ入力とし、前記インバータ
の出力をクロック入力として動作するＤ形フリップフロ
ップと、 前記Ｄ形フリップフロップの出力を入力として分周出力
するとともに前記排他的論理和ゲートに再入力させる２
分周器とを具備し、 前記２分周器の出力から奇数分周出力を得ることを特徴
とする分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60123759A JP2547723B2 (ja) | 1985-06-07 | 1985-06-07 | 分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60123759A JP2547723B2 (ja) | 1985-06-07 | 1985-06-07 | 分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61281719A JPS61281719A (ja) | 1986-12-12 |
| JP2547723B2 true JP2547723B2 (ja) | 1996-10-23 |
Family
ID=14868586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60123759A Expired - Fee Related JP2547723B2 (ja) | 1985-06-07 | 1985-06-07 | 分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2547723B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH034618A (ja) * | 1989-05-31 | 1991-01-10 | Nec Eng Ltd | クロック分周回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5680931A (en) * | 1979-12-06 | 1981-07-02 | Seiko Instr & Electronics Ltd | Frequency dividing circuit |
-
1985
- 1985-06-07 JP JP60123759A patent/JP2547723B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61281719A (ja) | 1986-12-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |