JPS61281719A - 分周回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明に分周回路に］、−蒔にデユーティファクタが５
０％の奇数分周出力を発生する分周回路に関する。

（従来の技術） 従来、この種の分周回路では第４図に示される回路構成
の分周回路を採用していた。第４図において、２１は計
数回路、２２はＲ８形フリップ７０ツブである。すなわ
ち、希望する分局比ｎｔ−笑現する計数回路２１の入力
端子を信号入力店子２０に接続し、計数回路２１の第１
の出力端子・０ＵＴｉｉＲ８形フリツプフロツプ２２の
ＳＥＴ入力端子に接続し、計数回路２１の第２の出力端
子０ＵＴ２をＲ８形フリッグフロップ２２のＲＥＳＢＴ
入力端子に接続し、Ｒ８形フリップフロップ２２の出力
端子全信号出力端子２３に接続して構成されている。

従来の方式によりｎ分周回路の信号出力としてデユーテ
ィファクタが５０％の信号を発生させるためには、計数
回路２１の第２の出力端子０ＵＴ２で得られる信号が第
１の出力端子０ＵＴＩの信号に対してＶ２に相当する時
間だけ遅れるように計数回路２１ｔ−構成し、さらに第
１の出力端子０ＵＴ１と第２の出力端子０ＵＴ２との信
号が、同時にＲ８形７リツプフロツプ２２を動作させる
ことがないようにして実現する。

一般に、計数回路２】はバイナリカウンタやシフトレジ
スタを用いて構成されている。

従って、第１および第２の出力端子０ＵＴＩ、０ＵＴ２
の（ＰＩ号を発生させるためには、計数回路２１ヲ構成
するバイナリカウンタやシフトレジスタの各段の出力を
入力とする多入力ゲートが必要となる。

第５図に、第２図の構成による５分周回路の動作タイム
チャートを示す。第５図において、計数回路２１の第１
の出力端子０ＵＴＩと第２の出力端子０ＵＴ２とは相互
に重なシをもたず、Ｒ８形スリップ７０ツブ２２はタイ
ムスロット２で第１の出力端子０ＵＴＩによシセットさ
れ、タイムスロット７（タイムスロット２に対して２．
５周期だけ遅延）でリセットされる。

さらに、２．５周期後のタイムスロット１２でＲ８形フ
リップフロップ２２はセットされてデユーティサイクル
が５０％の信号が出力される。このように第１の出力端
子０ＵＴＩと第２の出力端子０ＵＴ２とが交互にＲ８形
フリップフロップ２２をセット／リセットするように回
路を構成しなくてはならない。

（発明が解決しようとする問題点） 上述した従来の分周回路では、計数回路の第１の出力端
子と第２の出力端子とから得られる信号のタイミングを
多入力のゲートで作シ、且つ、クリップ７０ツブを同時
に動作させないような工夫が必要である。このため、回
路構成が複雑になると云う欠点がある。

本発明の目的は、分局比ｎの計数回路と、排他的論理和
ゲートと、インバータと、Ｄ形フリップ７０ツブと、２
分周回路とを備えて（２ｎ−１）の分周比を実現するこ
とによシ上記欠点を除去し、ｎを計数するだけで複雑な
タイミングのパルスの抽出が一切不要なように構成しｔ
分周回路を提供することにある。

（問題点を解決するための手段） 本発明による分周回路は排他的論理和ゲートと、計数回
路と、インバータと、Ｄ形フリップフロップと、２分周
器とを具備して構成したものである。

排他的論理和ゲートは一方の入力端子に外部入力信号を
加え、他方の入力端子に分局出力を再入力するためのも
のである。

計数回路は、排他的論理和ゲートの出力を入力して計数
するためのものである。

インバータは、排他的論理和ゲートの出力を反転させる
ためのものである。

Ｄ形フリップフロップは計数回路の出力をデータ入力と
し、インバータの出力をクロック入力として動作するも
のである。

２分周器は、Ｄ形フリップフロップの出力を入力として
分周出力とするとともに、排他的論理和ゲートに再入力
させるためのものである。

（実施例） 次に、本発明について図面を参照して説明する。

第１図は、本発明による分周回路の一実施例を示すブロ
ック図である。第１図において、１１は排他的論理和ゲ
ート、１２は計数回路、１３はインバータ、１４はＤ形
７リツブフロツプ、１５ｕ２分周回路である。

第１図において、排他的論理和ゲート１１の第１の入力
端子を信号入力端子１０に接続し、排他的論理和ゲー）
１１の出力端子を計数回路１２の入力端子とインバータ
１３とに接続し、計数回路１２の出力端子ｔ−Ｄ形フリ
フリップフロップのデータ入力端子に接続し、インバー
タ１３の出力端子をＤ形フリップフロップ１４のクロッ
ク入力端子に接続し、Ｄ形フリップフロップ１４の出力
４子！２分周回路１５の入力端子に接続し、２分周回路
１５の出力端子を排他的論理和ゲート１１の第２の入力
端子と信号出力端子１６とに接続する。

第２図は、第１図における計数回路１２を２分周計数回
路とした場合の動作を示すタイムチャートである。

第２図において、タイムスロット２から３にかけての計
数回路１２の出力の変化はＤ形フリップフロップ】４に
記憶され、タイムスロット１４で２分周回路１５の入力
に加えられ、２分周回路１５の出力を反転させ、さらに
排他的論理和ゲート１１の一方の入力に加えられ、計数
回路１２０入力信号を反転させる。タイムスロット３か
らタイムスロット４への変化点では、信号入力の変化に
対して以下の順で変化が伝わる。第１に信号入力が１か
ら０へ変化し、第２の排他的論理和ゲー）１１の出力が
１から０へ変化し、第３にインバータ１３の出力がＯか
ら１へ変化し、第４にＤ形フリップフロップ１４のＱ出
力が０から１へ変化し、第５に２分周回路１５の出力が
Ｏから１へ変化し、第６に排他的論理和ゲート１】の出
力が０から１へ変化し、第７に計数回路１２が動作して
出力が１から０へ変化する。

タイムスロット３からタイムスロット４への変化点では
、上記第１から第７゛の変化を通して計数回路１２を強
制的に動作させている。すなわチ、タイムスロット２か
らタイムスロット３への変化点を基準として、タイムス
ロット３からタイムスロット４への変化点までの１／２
周期の時間内で計数回路１２を動作することにより、（
計数回路１２の分局比−０，５）の分周を実現すること
になる。

この分周結果を２分周すると、デユーティファクタが５
０％の奇数分周出力が得られ、第２図の場合は３分間と
なる。

第３図は、第１図における計数回路１２が３分周の場合
の動作を示すタイムチャートである。

第３図においてタイムスロット３がらタイムスロット４
にかけての信号入力の変化時に計数回路１２を動作する
ことによシ（３分周−（１，５）＝２６５分周を実現し
、２．５分周をさらに２分周してデユーティファクタが
５０％の５分周出力が得られる。なお、第４図で使用す
る３分周の計数回路１２はデユーティファクタを５０％
とする必要がない。

このように、第１図における計数回路１２に任意の分局
比ｎを用いると、（２ｎ−１）分周でデユーティファク
タが５０％の出力が実現できる。

計数回路１２の出力をＤ形フリップ７０ツブ１４で記憶
するため、計数回路１２の分局結果にスパイクノイズが
あったとしても誤動作しない。

（発明の効果） 以上説明したように本発明は、分局比ｎの計数回路と、
排他的論理和ゲートと、インバータと、Ｄ形フリップフ
ロップと、２分周回路とを備え、（２ｎ−１）の分局比
を実現することにより、奇数分周回路において複雑なタ
イミング抽出を必要とせず、多入力ゲート回路を必要と
することもなくデユーティファクタが５０％の出力信号
が安定に得られ、スパイクノイズによる誤動作も生じる
ことがないと云う効果がある。

【図面の簡単な説明】

第１図は、本発明による分周回路の一実施例を示すブロ
ック図である。 第２図および第３図は、それぞれ第１図に示す分周回路
の動作例を示すタイムチャートである。 第４図は、従来技術による分周回路の一例を示すブロッ
ク図である。 第５図は、第４図に示す分周回路の動作例を示すタイム
チャートである。 １１・・・排他的論理和ゲート １２．２Ｌ・・・計数回路　　１３・・・インバータ１
４．２２・・・フリップフロップ １５・・・２分周回路

Claims (1)

【特許請求の範囲】
1. 一方の入力端子に外部入力信号を加え、他方の入力端子
   に分周出力を再入力するための排他的論理和ゲートと、
   前記排他的論理和ゲートの出力を入力して計数するため
   の計数回路と、前記排他的論理和ゲートの出力を反転さ
   せるためのインバータと、前記計数回路の出力をデータ
   入力とし、前記インバータの出力をクロック入力として
   動作するＤ形フリップフロップと、前記Ｄ形フリップフ
   ロップの出力を入力として分周出力するとともに前記排
   他的論理和ゲートに再入力させるための２分周器とを具
   備して構成したことを特徴とする分周回路。