JPS5931894B2 - 多相ｍｏｓ回路 - Google Patents

Description

【発明の詳細な説明】 この発明はパルス幅を変更するための多相Ｍ）Ｓ回路に
関する。

ここでは、このパルス幅は多相クロック信号の周波によ
り決定され、最大パルス幅はパルスの繰返し周波数によ
り決定される。

この回路においては、パルス幅は可変信号に応じて変更
される。

このようにしてパルス幅が変更されるパルスは、例えば
フィルタ回路により平滑処理されて、可変な直流電圧を
発生するために使用される。

ここで「多相ＭＯ８回路」とは、複数のクロック信号に
より駆動されるところの、複数のＩＧＦＥＴにより構成
された集積可能な回路を意味する。

この種回路は例えば１９７２年に発行されたＤ・ベツカ
およびＨ・メーダ著の１高密度集積化ＭＯ８回路」とい
う本の６０頁ないし７１頁に記載されている。

ここでは特に、２相および４相回路について説明されて
いる。

前述したように、周期的パルスの幅が変更される大きさ
は多相ＭＯ８回路において使用されるクロック信号の周
波数により決定され、この周期パルスの最大幅はパルス
の繰返し周波数により決定される。

実際には、この２つの値は任意に定めることが可能であ
る。

しかし、ある目的のためにパルス幅の変更範囲が定めら
れ、かつ最小のパルスの繰返し周波数も定められた場合
には、多相クロック信号の周波数もこれに従って定めら
れることになる。

例えば、パルス幅変更数が２１２＝４０９６で、パルス
の繰返し周波数が５００Ｈｚの場合には、クロック信号
の周波数は約２■ｈにセットされる。

しかしこのように高いクロック周波数で動作する多相Ｍ
Ｏ８回路は費用がかかるし、パルス幅の増加分をカウン
トするために、パルス幅変更範囲に応じたカウント容量
をもつカウンタを必要とする。

この変更範囲が増大するにつれて、より多くのカウント
段が必要とされ、このカウンタが占めるチップ面積が大
きくなってしまう。

この発明の目的は低周波の多相クロック信号により駆動
され、カウンタの占める割合を減少した多相ＭＯ８回路
を提供することである。

以下、図面を参照してこの発明の一実施例に係る多相Ｍ
Ｏ８回路を説明する。

第１図に示す多相ＭＯ８回路は、最大パルス幅１位増加
パルス幅で割った値、あるいは単位増加パルス幅と増加
変数との積に対応するカウント容量をもつところの、同
様に構成されたサイクル・カウンタ１１および１２を備
えている。

これらのカウンタ１１および１２はそれぞれデコーダ１
３および１４に結合されている。

これらのデコーダ１３および１４はカウンタ１１および
１２をモニタしこれらのカウンタ１１および１２が所定
値に達した時に出力信号を発生する。

このデコーダ１３および１４の出力端子はそれぞれフリ
ップ・フロップ回路１５のリセットおよびセット端子Ｒ
およびＳに結合されている。

サイクル・カウンタは２進カウンタ、リング・カウンタ
等のカウント回路により構成される。

特にこのカウンタ１１および１２用にジョンソン・カウ
ンタを使用すると、デコーダ１３および１４に対する回
路構成が簡単になるので有利である。

このジョンソン・カウンタは、知られているように、複
数のシフトレジスタとインバータを含む帰還回路とによ
り構成され、このシフトレジスタ段の数に対応したカウ
ント容量をもつ。

このシフトレジスタ段を循環するディジタル情報は一連
の高電圧レベル信号と、これに続く一連の低電圧レベル
信号により構成される。

従って、このジョンソン・カウンタにおけるレベル変換
を検出するためのデコーダ１３および１４の構成は簡単
なものとなる。

このジョンソン・カウンタはカウント容量が小さい場合
、例えば１０ないし２０、すなわち５ないし１０段のシ
フトレジスタを使用する場合には有利であるが、大カウ
ント容量には適当ではなｔｊ）。

従って大カウント容量用には連鎖式カウンタが使用され
る。

このカウンタも帰還回路付の多段シフトレジスタ回路に
より形成され、このシフトレジスタ回路の中の２つのシ
フトレジスタの出力端子は排他的ＯＲゲートを介して入
力端に結合されている。

このシフトレジスタ段の数をｐとすると、このカウンタ
の最大カウント容量は２ｐ−１となる。

このような連鎖式カウンタを使用した場合、デコーダ１
３および１４用の回路はジョンソン・カウンタを使用し
た場合よりも複雑となるが、例えば４０力ウント以上の
カウント容量をもつように構成される場合にはこのカウ
ンタの回路はジョンソン・カウンタより簡単となりデコ
ーダにおける不利な点も補償し得る。

２進分周器１６の入力端子１７には、パルス幅が変更さ
れる信号が供給される。

パルス幅が変更されたパルス信号はＲ−Ｓフリップフロ
ップ回路１５の入力端子Ｒと連結された出力端子１８か
ら取出される。

２進分周器１６の出力端子Ｑおよび章はそれぞれＡＮＤ
ゲート１９および２０に結合されている。

このＡＮＤゲート１９および２０の別の入力端子にはそ
れぞれクロック信号Ｆ２およびＦｌが供給される。

これらのクロック信号は共に、パルス電圧であり情報と
して、または情報信号を作るための信号として使用され
る。

ＡＮＤゲート１９および２０の出力端子は共に出力端子
がＡＮＤゲート２２に結合されたＯＲゲート２１に結合
されている。

このＡＮＤゲート２２の他入力端子には、デコーダ１４
の出力端子が結合されている。

またこのＡＮＤゲート２２の出力端子はフリップ・フロ
ップ回路１５のセット入力端子Ｓに結合されている。

２進分周器１６の出力端子Ｑは微分回路２２および２４
にも結合されている。

微分回路２３は入力信号が低レベルから高レベルに変化
した時に例えば矩形波出力信号を発生し、微分回路２４
は入力信号が高レベルから低レベルに変化した時にパル
ス信号を発生する。

微分回路２３および２４の出力端子はそれぞれＡＮＤゲ
ート２５および２６にに結合されている。

これらのＡＮＤゲート２５の他入力端子２７には、端子
１７に供給される信号と共同してパルス幅を増加させる
信号が供給され４ＡＮＤゲート２６の他入力端子２８に
は、端子１７に供給される信号と共同してパルス幅を減
少させる信号が供給される。

ＡＮＤゲート２５および２６の出力端子はそれぞれサイ
クル・カウンタ１１および１２の循環停止入力端子に結
合されている。

従って、これらのＡＮＤゲート２５および２６から出力
信号が発生されると、それぞれサイクル・カウンタ１１
および１２は瞬時的にカウントを停止する。

このサイクル・カウンタの停止動作は所望の期間だけ少
なくとも１個のクロック・パルスを阻止することにより
、すなわち少なくとも１個のクロック・パルスがカウン
タに送られるのを阻止することにより簡単に実行される
。

こうしてカウンタ内を循環していた情報は、クロック信
号が再び供給されるまで、同じ状態に保持される。

第２図は第１図の回路の一部を示す。

この回路は、フリップ・フロップ回路１５を第２図に示
すように変更することにより種々のゲートを省略できる
ので簡単な構成となる。

第２図のＲ−Ｓフリップ・フロップ回路はＮＯＲゲート
２９および３０により構成されている。

このようにＮＯＲゲートを使用した通常のＲ−Ｓフリッ
プ・フロップ回路において、両ゲートの入力端子は交叉
して相互に他方のゲートの出力端子に結合される。

第２図に示すＲ−Ｓフリップ・フロップ回路において、
ＮＯＲゲート３０の入力端子がＮＯＲゲート２９の出力
端子に結合されているのみである。

ＮＯＲゲート２９の入力端子およびＮＯＲゲート３０の
出力端子間に結合されているのは、電流路が並列に結合
された絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ
）３１および３２である。

ＩＧＦＥＴ３１のゲートはＡＮＤゲート２０の出力端子
に結合され、ＩＧＦＥＴ３２のゲートにはクロック信号
端子Ｆ２が結合されている。

ＡＮＤゲート２０の２入力端子は第１図の場合と同様に
結合されている。

微分回路２３および２４は２進分周器１６の出力端子Ｑ
に結合されている。

ＮＯＲゲート３０の別の入力端子Ｓはデコーダ１４の出
力端子に結合されている。

ＮＯＲゲート２９の後段には、出力端子が出力端子１８
に結合されたインバータ３３が結合されている。

このように、第２図に示す回路は、動作に影響を与える
ことなく。

第１図のゲート１９，２１，２２を省略することを可能
にしている。

第３図は第１図に示した装置を２相ＭＯ８回路で構成し
た場合にこの回路において発生される信号の波形図であ
る。

第３ａ図はパルス幅が増加される場合を示し、第３Ｂ図
はパルス幅が減少される場合を示す。

第３ａ図の最上部の２つの信号波形図は２相りロック信
号Ｆ１およびＦ２に対応している。

右側に示されている文字ＨおよびＬは信号の高レベルお
よび低レベルを示している。

第３図において、入力端子１７，２７および２８への信
号を除いてすべて出力信号である。

左側に示される文字または数字は第１図および２図にお
いて使用した参照符号により示された回路素子の入力信
号または出力信号を示している。

第３図においては、サイクル・カウンタ１１および１２
が４段式ジョンソン・カウンタにより構成された場合を
考えている。

従って、マーク対スペース比が４：４のパルス信号がサ
イクル・カウンタ１１の出力端子から発生される。

このパルス信号の周期はクロック信号の周期の８倍に等
しい。

サイクル・カウンタ１１および１２の出力信号が高レベ
ルから低レベルに変わるごとに、クロック信号の周期に
等しいパルス幅をもつパルスがデコーダ１３および１４
から発生される。

第３ａ図の信号波形１３および１４から明らかなように
、カウンタ１１および１２を循環する高レベルおよび低
レベル信号より成る情報は時間的にクロック信号の周期
の２倍分だけシフトされている。

時刻１になるまでは、パルス幅を変える信号が入力端子
１７に印加されないので、出力端子１８からは、クロッ
ク信号の１／８の周波数をもち、２：６のマーク対スペ
ース比、すなわちクロック信号の周期の２倍に等しいパ
ルス幅をもつパルス信号が発生される。

第３ａ図はパルス幅が増加される場合を示しているので
、入力端子２７および２８にはそれぞれ低および高レベ
ル信号が供給される。

時刻１において、パルス幅を変更するための、クロック
信号の周期に等しいパルス幅をもつ信号が入力端子１７
に印加される。

この信号により、２進分周器１６が別の状態、すなわち
出力端子ＱおよびＱがそれぞれ高および低レベルとなる
状態へと移される。

従って、端子Ｆ２の信号が高レベルになるごとに、パル
スがＡＮＤゲート１９およびＯＲゲート２１を介してＡ
ＮＤゲート２２に供給されることになる。

時刻２において、デコーダ１４の出力信号はクロック信
号の周期）こ等しい時間だけ高レベルになる。

これにより、この出力パルスの前縁部の次に端子Ｆ２上
のクロック信号が高レベルになった時に、ＡＮＤゲート
２２からフリップ・フロップ回路１５のセット入力端子
Ｓに出力信号が供給され４このフリップ・フロップ回路
１５の出力信号は低レベルとなる。

すなわちこの出力端子１８から取出されるパルスの後縁
部は、斜線により示されているように、時刻２において
デコーダ１４の出力端子から発生されるパルスの前縁部
に対してクロック信号の周期の半分に等しい時間だけシ
フトされることになる。

同じ動作が時刻３において、すなわちデコーダ１４から
次の出力パルスが発生された時に実行される。

この期間に発生されるパルスのマーク対スペース比は２
．５：５．５である。

２個の微分回路２３および２４の入力端子には２進分周
器１６の出力端子Ｑが結合されている。

時刻４において、次の変更パルスが入力端子１７に印加
され、２進分周器１６の出力端子Ｑ土の信号が高レベル
から低レベルへと変化し、これに応じて微分回路２４が
信号波形２４に示されるようにクロック信号の１周期に
等しい幅をもつパルスを発生する。

上述したように、ＡＮＤゲート２６の入力端子２８には
高レベル信号が印加されているので、このＡＮＤゲート
２６はクロック信号の１周期に等しい時間だけサイクル
・カウンタ１２の動作を停止させる。

これにより、信号波形図１２の時刻５に示されるように
、このサイクル・カウンタ１２からはクロック信号の４
周期ではなく５周期に等しい時間にわたって低レベル信
号が発生される。

従って、出力端子１８からの信号は斜線部で示されるよ
うに更にクロック信号の半周期分だけ引延ばされて、マ
ーク対スペース比は３：５となる。

第３ｂ図は２：６のマーク対スペース比から始めて、パ
ルス幅が減少する方向に変更される場合を示す。

時刻６において、入力端子２７および２８にはそれぞれ
高レベルおよび低レベル信号が供給されている。

これにより２進分周器１６の出力端子ＱおよびＱからは
それぞれ高レベルおよび低レベル信号が発生される。

同時に、微分回路２３からクロック信号の１周期に等し
いパルス幅をもつパルスが発生される。

これにより、時刻７においてサイクル・カウンタ１２の
動作が停止される。

デコーダ１４からの出力パルスはＡＮＤゲ゛−ト２２を
介してフリップ・フロップ回路１５に送られ、更に出力
端子１８へと送られるが、この場合には、このパルスは
次のクロック信号が高レベルを示している期間だけであ
る。

従って、出力端子１８からの出力信号はクロック信号の
半周期分だけ短縮される。

この場合、カウンタ１１が動作を停止するために、最初
の期間においては出力端子１８からの出力信号に対して
時間配分が正しく行われず、１．５ニアのマーク対スペ
ース比をもつパルスが時刻８および９間において発生さ
れるが、この誤りは次の期間からは補正されて、１．５
：６．５の正しいマーク対スペース比をもつパルスが発
生される。

この１クロック周期中に誤差が生ずるのは、マーク対ス
ペース比が整数比から小数比に変わる場合のみであって
、小数比から整数比に変わる場合にはこの誤差は生じな
い。

これは第３図の時刻１０においてデコーダ１３から発生
されるパルスを見ても明らかである。

この時刻１０においては、微分回路２３からは出力パル
スが発生されず、従って、サイクル・カウンタ１１が動
作を停止されることはない。

この誤差は、論理回路を付加して、時刻６において入力
端子１７に印加される変更信号をデ゛コーダ１４の出力
パルスと同期させることにより除去される。

時刻１０’において、次の変更パルスが入力端子１Ｔに
印加されると、２進分周器１６の出力端子Ｑの出力状態
が高レベルから低レベルに変化し、出力端子点の出力状
態が低レベルから高レベルに変化する。

出力端子Ｑの出力状態が高レベルから低レベルに変化し
たことにより、出力端子１８における出力パルスが更に
１／２クロック周期だけ短縮される。

従って、時刻１０１／においては、１ニアのマーク対ス
ペース比をもつ出力パルスが得られる。

第２図に示す回路は第１図に示した回路と原理的には同
様に動作し、２進分周器１６の出力端子Ｑを使用してい
るので高レベルおよび低レベルが反転される信号もある
が動作的にはほぼ同様の信号波形が得られる。

以上に説明したように、この発明によると、パルス幅を
１／２クロック周期に対応する量だけ変更することがで
きるので、パルス幅変更数を２倍にすることが可能であ
る。

従って、例えばパルス幅変更数が４０９６で、出力信号
の周波数を約５００Ｈｚにした場合、クロック信号の周
波数は約ｌ■ｈでよいことになる。

【図面の簡単な説明】

第１図はこの発明が実施例に係る多相ＭＯ８回路の回路
図、第２図はこの発明の別の実施例に係る多相ＭＯ８回
路の回路図、第３図は第１および２図に示した回路の動
作を説明するための信号波形図である。 １１．１２・・・・・・サイクル・カウンタ、１３，１
４・・・・・・デコーダ、１５・・・・・・Ｒ−Ｓフリ
ップ・フロップ回路、１６・・・・・・２進分周器、１
９ 、２０・・・・・・ＡＮＤゲ゛−ト、 ２１・・・
・・・ＯＲゲート、 ２２・・・・・・ＡＮＤゲート、
２３，２４・・・・・・微分回路、２５゜２６・・・・
・・ＡＮＤゲ゛−ト。

Claims (1)

1. 【特許請求の範囲】 １ 多相クロック信号の周波数に応じた単位量ごとにパ
   ルスの幅を変更し、このパルスの最大パルス幅がこのパ
   ルスの繰返し周波数により定められる多相ＭＯ８回路に
   おいて、前記パルスの最大パルス幅を単位パルス変更幅
   で割った値に対応するカウント容量をもつ第１および第
   ２サイクル・カウンタと、この第１および第２サイクル
   ・カウンタにそれぞれ結合された第１および第２デコー
   ダと、リセット入力端子が前記第１デコーダに結合され
   たＲ−Ｓフリップ・フロップ回路と、パルス幅を変更す
   るための変更信号を受入する２進分周器と、それぞれ第
   １入力端子が前記２通弁周器の第１および第２出力端子
   に結合され、第２入力端子がそれぞれ、時間的に１／２
   クロック周期だけ相互にシフトされた多相タロツク信号
   の中の２個のクロック信号を受入するところの第１およ
   び第２ＡＮＤゲートと、この第１および第２ＡＮＤゲー
   トに結合されたＯＲゲートと、第１入力端子がこのＯＲ
   ゲートに結合され、第２入力端子が前記第２デコーダに
   結合され、出力端子が前記Ｒ−Ｓフリップ・フロップ回
   路のセット入力端子に結合された第３ＡＮＤゲートと、
   前記２進分周期の第１または第２出力端子に共通結合さ
   れた第１および第２微分回路と、パルス幅を増加する場
   合に付勢されて前記第１微分回路の出力信号を前記第１
   サイクル・カウンタに供給し、この第１サイクル・カウ
   ンタのカウント循環動作を一時的に停止させる第４ＡＮ
   Ｄゲートと、パルス幅を減少する場合に付勢されて前記
   第２微分回路の出力信号を前記第２サイクル・カウンタ
   に供給し、この第２サイクル・カウンタのカウント循環
   動作を一時的に停止させる第５ＡＮＤゲートとを備えた
   多相ＭＯ８回路。 ２ 多相タロツク信号の周波数に応じた単位量ごとにパ
   ルスの幅を変更し、このパルスの最大パルス幅がこのパ
   ルスの繰返し周波数により定められる多相ＭＯ８回路に
   おいて、前記パルスの最大パルス幅を単位パルス変更幅
   で割った値に対応するカウント容量をもつ第１および第
   ２サイクル・カウンタと、この第１および第２サイクル
   ・カウンタに結合された第１および第２デコーダと、第
   １入力端子がそれぞれ前記第１および第２デコーダに結
   合された第１および第２ＮＯＲゲートで、このＮＯＲゲ
   ートの一方の出力端子が他方の第２入力端子に結合され
   ている第１および第２ＮＯＲゲートと、パルス幅を変更
   するための変更信号を受入する２進分周器と、この２進
   分周器の出力信号と、時間的に１／２クロック周期だけ
   相互にシフトされた２相クロツク信号の一方のクロック
   信号とを受入する第１ＡＮＤゲートと、前記第１および
   第２ＮＯＲゲートの一方の第２入力端子および他方の出
   力端子間に並列結合された電流路をもち、それぞれ前記
   クロック信号の他方のクロック信号および前記第１ＡＮ
   Ｄゲートの出力信号をゲートに受入する第１および第２
   絶縁ゲート型電界効果トランジスタと、前記第１ＮＯＲ
   ゲートの出力端子に結合されたインバータと、前記２進
   分周器の出力端子に共通結合された第１および第２微分
   回路と、パルス幅を増幅する場合に付勢されて前記第１
   微分回路の出力信号を前記第１サイクル・カウンタに供
   給し、この第１サイクル・カウンタのカウント循環動作
   を一時的に停止させる第２ ＡＮＤゲートと、パルス幅
   を減少する場合に付勢されて前記第２微分回路の出力信
   号を前記第２サイクルカウンタに供給し、この第２サイ
   クル・カウンタのカウント循環動作を一時的に停止させ
   る第３ＡＮＤゲートとを備えた２相ＭＯ８回路。