JPS631779B2 - - Google Patents

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JPS631779B2
JPS631779B2 JP60089870A JP8987085A JPS631779B2 JP S631779 B2 JPS631779 B2 JP S631779B2 JP 60089870 A JP60089870 A JP 60089870A JP 8987085 A JP8987085 A JP 8987085A JP S631779 B2 JPS631779 B2 JP S631779B2
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JP
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flip
stage
transfer
carry signal
transfer transistors
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JP60089870A
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JPS60247329A (ja
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Aihirooto Deiitaa
Eruzen Furiitoherumu
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Siemens AG
Original Assignee
Siemens AG
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Publication date
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Publication of JPS631779B2 publication Critical patent/JPS631779B2/ja
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50—Adding; Subtracting
    • G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
    • G06F7/503—Half or full adders, i.e. basic adder cells for one denomination using carry switching, i.e. the incoming carry being connected directly, or only via an inverter, to the carry output under control of a carry propagate signal
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/02—Comparing digital values
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    • H03K21/00—Details of pulse counters or frequency dividers
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    • H03—ELECTRONIC CIRCUITRY
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    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
    • H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
    • H03K23/502—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits with a base or a radix other than a power of two
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    • H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
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Description

【発明の詳細な説明】
〔発明の分野〕 この発明は同期−２進カウンタとして構成され
たMOS集積回路技術による多数論理回路に関す
る。 〔公知技術〕 ２進式信号伝送のための集積MOS技術におけ
る論理回路の公知の構成はスタチツクゲートであ
り、之において負荷抵抗として結線されたMOS
トランジスタおよび少くも１個のスイツチング
MOSトランジスタが直列に接続される。負荷ト
ランジスタおよびスイツチングトランジスタの接
合点が段の出力を表わす。スイツチングトランジ
スタの制御電極は段の入力を表わす。スイツチン
グトランジスタから成る電流路が直通されたとき
常に全段を経て直流電流が流れ、すなわちかかる
段は静止損失電力を消費する。生じるキヤリー信
号によつて論理的或は算術的操作（例えば多ビツ
ト語の加算）を行う多段論理回路において、キヤ
リー信号に対しかかるゲート段を使用する際、損
失電力が著しい。 更にかかるゲート段の出力において妨害に対す
る安全性の理由から、所定の最小の信号レベル差
が保証されねばならない。かかる信号レベル差は
負荷トランジスタに対するスイツチングトランジ
スタのコンダクタンス比によつて決定され、この
コンダクタンス比はトランジスタの特性量、チヤ
ネル長さおよびチヤネル巾により与えられる。か
かるゲートは従つて比ゲートとも呼ばれる。信号
レベル差が大きくなるように、負荷抵抗として結
線されたMOSトランジスタに対する、チヤネル
長さに対するチヤネル巾の比を大きく選ばねばな
らない。その結果スタチツク比ゲートの寸法に対
する自由度が限定される。このことは特にかかる
ゲートのスイツチング時間に対して不利である。
信号レベルに関する上記の寸法指定に基き、出力
抵抗が大きい場合、前段の出力抵抗および後段の
容量性入力リアクタンスから与えられる時定数も
大きく、之により開閉時間は対応して長い。 比ゲートにおける上記の欠点を除去するため、
ダイナミツクゲートが公知である。しかしかかる
ダイナミツクゲートにおいては、直流損失電力が
小さい利点は、必要な制御クロツクのために回路
の複雑さの犠牲の下に得られるのである。 更にMOSトランジスタが対称の開閉状態を持
つことが公知である。すなわちソースおよびドレ
インの間のその制御される区間が、信号を通じる
分岐中に直接挿入され、その際信号伝送は制御電
極（ゲート）に生じる制御信号の関数として両方
向に可能である。 さらに米国特許第3943378号明細書により、そ
れぞれ１個のフリツプフロツプを備えた縦続接続
された多数の計数段から成るCMOS技術による
同期−２進カウンタが公知である。 〔発明の目的〕 この発明の目的は、ダイナミツクゲートの除去
により、スタチツクの開閉特性が保証されて、論
理回路中のキヤリー信号の直流分の無い伝送を得
ることにある。 この目的は本発明によれば、特許請求の範囲第
１項に記載された構成により達成される。 〔発明の利点〕 之によりキヤリー信号を実用上直流損失電力な
しに伝送することが可能となり、その際寸法自由
性も制限されない、何となればスタチツクの損失
電力からの解放により、トランジスタ特性量のチ
ヤネル巾対チヤネル長さが、負荷容量および開閉
時間のみに関係して選定されるからである。 〔実施例の説明〕 次に図示実施例についてこの発明を説明する。 第１図は同期−２進カウンタとして構成された
この発明による論理回路、第２図は前進−後進
（アツプ−ダウン）−同期−２進カウンタとして応
用された論理回路、第３図は10進カウンタとして
応用された論理回路を示す。 〔２進カウンタの回路構成〕 第１図は同期−２進カウンタとして構成された
この発明による多段論理回路を示す。かかる同期
−２進カウンタはまず公知の仕方で、計数段当り
それぞれ１個の双安定フリツプフロツプ段２２，
２３…を包含する。その際フリツプフロツプ段当
り２個の交叉結合のゲート３０，３１を備え、之
はアンドおよびノア機能を結合する。このゲート
の入力３２に計数されるべきパルスが供給され、
よつてカウンタの全フリツプフロツプ段は直接に
或はインバータ３３を介して、計数されるべきパ
ルスを受ける。ゲート３０，３１の出力は同時
に、計数段のそれぞれの出力oとQo、o+1と
Qo+1、…である。入力To-1，To，To+1…にはそ
れぞれ前位の段からキヤリー信号が供給される。
このキヤリー信号の伝送のため、それぞれ１個の
転送ゲートを備え、之は２個の分岐を持ち、その
中にそれぞれ２個の転送トランジスタT20，T23
或はT22，T21が直列に、キヤリー信号入力例え
ばTo-1に存在する。これら転送トランジスタの
制御電極は交互に交叉結合され、その際キヤリー
信号入力に直接存在する転送トランジスタT20，
T22の制御電極は、双安定フリツプフロツプ段の
それぞれ１個の出力（例えばフリツプフロツプ段
２２のo，Qo）に存在する。それぞれ直列に存
在する転送トランジスタT20，T23或はT21，T22
の接合点は、それぞれ他の１個の転送トランジス
タT24或はT25を介して、ゲート３０，３１のア
ンド機能の入力に存在し、その際転送トランジス
タT24或はT25のゲート端子は、入力３２の計数
されるべき反転されたパルスを受ける。これら入
力から接地された容量C1，C2は、公知の仕方で、
フリツプフロツプ段２２，２３…によつて取られ
るべき出力状態に対する予蓄積容量として役立
つ。 〔２進カウンタの動作〕 かかる同期−２進カウンタの動作の説明のため
に、全出力Qo，Qo+1…にロジツク“０”、全出力
Ｑo，o+1…にロジツク“１”が生じる所の出力
計数状態から出発するものとする。縦続の各フリ
ツプフロツプ段はこの場合、その前位のすべての
低値のフリツプフロツプ段が予じめ転換されたと
きにのみ転換される。この場合対応するキヤリー
信号入力To-1にロジツク“１”が存在する。 フリツプフロツプ段２２は、その出力Qoにロ
ジツク“０”、出力oにロジツク“１”が生じる
状態にある、すなわちこの段はまだ転換されてい
ないと仮定する。 更にその前位の低値の桁に対する全段は既に転
換されたと仮定する。従つてキヤリー信号入力
To-1にロジツク“１”が存在する。転送トラン
ジスタT22はその制御入力のロジツク“０”によ
りなお閉塞されているので、入力To-1のキヤリ
ー信号は、高値の計数桁に対する後位の段にまだ
伝送されない。 フリツプフロツプ段２２が入力３２の続く計数
されるべき入力パルスの際転換され、よつて出力
Qoにロジツク“１”、出力oにロジツク“０”
が存在するとき、低値の全フリツプフロツプ段出
力Q1，Q2…Qo-1がやはり状態、ロジツク“１”
をとつた場合に始めて、トランジスタT22により
キヤリー信号が、出力Qo+1，o+1を持つ次の段
に伝送される。 更に第１図の接続から分かるように、転送トラ
ンジスタT20乃至T23は、ゲート３０，３１の入
力に転送トランジスタT24，T25を経てそれぞれ、
この制御フリツプフロツプ段の転換作用に対して
必要なロジツク信号を発生する。 〔前進−後進−同期２進式カウンタ〕 第２図は前進−後進−同期２進カウンタとして
構成された論理回路を示し、第１図と同じ部分に
は同じ参照符号をつけてある。 〔イ 回路構成〕 その際第１図の同期−２進カウンタの補完とし
て、２個の直列に接続された転送トランジスタ
T40，T41から成る他の分岐を備え、これらトラ
ンジスタはソースおよびドレインの間の直列に接
続された制御される区間が、転送トランジスタ
T20，T23或はT22，T21のソースおよびドレイン
の間に、それぞれ直列に接続された制御される区
間の接合点に結合される。計数段のキヤリー信号
出力は、転送トランジスタT40，T41の制御され
る区間の接合点によつて形成され、之はやはり第
１図のように上記の転送トランジスタT20，T22
に結合される。入力４０に制御信号が供給され、
之は一方において直接に、他方においてインバー
タ４１を経て反転されてカウンタに与えられ、よ
つて前進或は後進計数が可能である。 〔ロ 後進計数動作の説明〕 後進計数の際前進計数とは反対に出力Qoを持
つ計数段は、低値の全計数段がその出力Q1，Q2
…Qo-1をもつて状態、ロジツク“０”をとる場
合に転換される。この場合低値の段の全トランジ
スタT20は出力Q1…Qo-1をもつて、並びに反転さ
れた制御入力４０を経て、全計数段の全トランジ
スタT40を導通制御する。その際出力Qoを持つ段
のキヤリー入力To-1に対しロジツク“１”が与
えられ、之に問題の場合入力３２に他の計数パル
スの導入の際、出力Qoを持つフリツプフロツプ
段の転換を行う。同じ仕方で出力Qoを持つ計数
段のトランジスタT23を経て、出力Qo+1を持つ段
のキヤリー入力Toにロジツク“０”が印加され、
之は出力Q1，Q2…Qoを持つ全フリツプフロツプ
段がその出力状態、ロジツク“０”をとるまで転
換を阻止する。 〔ハ 前進計数動作の説明〕 前進計数を行うため入力４０およびインバータ
４１を介して、トランジスタT41は導通され、同
時にトランジスタT40は遮断される。容易に分か
るように第４図の接続において計数過程は、第１
図の接続に対して既に説明したと同じ仕方で経過
する。 上述の動作の説明を一層明瞭にするため、第１
図に示されたこの発明による同期−２進カウンタ
の各回路点における信号ダイアフラムを第５図に
示す。 上述の動作の説明を一層明瞭にするため、第２
図に示されたこの発明による前進−後進−同期２
進カウンタの各回路点における信号ダイアグラム
を第４図に示す。 〔10進式カウンタ〕 第３図は前進−同期−10進カウンタとして構成
された論理回路の実施形を示し、第１図および第
２図と同じ部分には同じ参照符号がつけてある。
かかる10進カウンタはまず公知の仕方で４個のフ
リツプフロツプ段２２，２３，２４，２５を包含
し、これらは入力３２に供給された１、２、４、
８のBCDコードの計数パルスを前進方向に計数
する。その際フリツプフロツプ段２２，…２５の
出力Q0…Q3の２進式の重みは、出力に対して選
定された指数に対応し、すなわち計数状態は下記
のコード表に対応して経過する。
【表】 … …
必要な論理演算の遂行のため、第１図の同期−
２進カウンタを拡張して、第３図の前進−同期−
10進カウンタにおいては、下記のような回路補完
が行われる。 第ｎ桁目の10進カウンタの最後のフリツプフロ
ツプ段２５の転送ゲートT20乃至T23の出力側に
おける、転送トランジスタT21，T22の制御され
る区間の直列接続は、第１のフリツプフロツプ段
２２の転送ゲートの出力側における、転送トラン
ジスタT21，T22の制御される区間の接合点に、
および第２のフリツプフロツプ段２３の転送ゲー
トの出力側における、転送トランジスタT21，
T22の制御される区間の直列接続に結合される。 更に信号接続線T3bは、２個の転送トランジス
タT50，T51の制御される区間を経て、基準電位
にある。 制御される区間が直接に信号接続線T3bに接続
される転送トランジスタT50の制御入力は、その
カウンタの最後のフリツプフロツプ２５の一方の
出力3に、しかして制御される区間が転送トラ
ンジスタT50の制御される区間に直列にある所
の、転送トランジスタT51の制御入力は他方の出
力Q3に結合される。 信号接続線T3bに接続された転送トランジスタ
T50，T51の制御される区間の接合点は、そのカ
ウンタの第２のフリツプフロツプ段２３の転送ゲ
ートの入力側における、転送トランジスタT20，
T23の制御される区間の直列接続に結合される。 その10進カウンタの最後のフリツプフロツプ段
２５の転送ゲートの入力側における、転送トラン
ジスタT20，T23の制御される区間の直列接続は、
そのカウンタの最後から２番目のフリツプフロツ
プ段２４の、転送ゲートの出力側における転送ト
ランジスタT21，T22の制御される区間の接合点
に結合される。 最後のフリツプフロツプ段２５の転送ゲートの
出力側における、転送トランジスタT21，T22の
制御される区間の接点点は、この10進カウンタの
キヤリー信号出力co+1を形成する。 同一構成の任意に多くの10進カウンタの縦続接
続を可能にするため（そのフリツプフロツプはす
べて入力３２における同じ計数信号により制御さ
れる）、第３図に示す第ｎ桁目の10進カウンタの
キヤリー出力co+1から、計数状態“９”の間に１
個の信号を送出し、それがｎ桁目の10進カウンタ
が続いて計数状態“０”へスイツチングの際、ｎ
＋１桁目の10進カウンタに作用しなければならな
い。 コード表から分るように、フリツプフロツプ段
２２，２４の出力Q0，Q2のスイツチング状態は
４段の２進カウンタにおける状態に対応する。従
つて第３図のフリツプフロツプ段２２，２４の転
送トランジスタT20…T23は、第１図の同期−２
進カウンタに対する実施例のトランジスタT20…
T23において示すのと同じ仕方で、信号の流れに
よつてスイツチングされる。２進カウンタとは反
対に10進カウンタにおいては、計数状態０におい
てフリツプフロツプ段２３の出力Q1がロジツク
“１”に転換されることが阻止され、更に計数状
態０においてフリツプフロツプ段２５の出力Q3
がロジツク“０”に転換されるように作用する。 この発明によればこのことは第３図の回路にお
いて、フリツプフロツプ段２３，２５に所属する
転送ゲートのトランジスタT20，T22の上部端子
が、このフリツプフロツプ段のセツトおよびリセ
ツトのための、それぞれ異なる信号によつて制御
されることによつて行われる。 第３図の実施例においてフリツプフロツプ段２
３のセツトおよびリセツトのための信号をT1aお
よびT3bで表わし、フリツプフロツプ段２５のセ
ツトおよびリセツトのための信号はT3aおよび
T3bで表わす。信号T3a或はT3bは、第１図に対応
しフリツプフロツプ段２４，２２に所属する転送
ゲート（トランジスタT21，T22から成る）のキ
ヤリー出力を示す。第３図の実施例において、ト
ランジスタT50，T51から成る他の転送ゲートが
挿入され、これらトランジスタの制御される区間
は直列に、信号T3bおよび大地間に接続され、ゲ
ート端子はフリツプフロツプ段２５の出力3，
Q3により制御される。T50，T51の制御される区
間の接合点から、フリツプフロツプ段２３のセツ
トのためのセツト信号T1aが取出される。第３図
の実施例の作用に関し容易に分かるように、計数
状態０から出発して計数状態７に達するまでに、
フリツプフロツプ２２乃至２４のスイツチング順
序は、２進式コードに対応する上記のコード表に
対応する。計数状態７においてセツト信号T3aは
ロジツク“１”であるので、次の計数パルスにお
いてフリツプフロツプ２５の転換が行われ、よつ
て希望の計数状態８が設定される。従つてトラン
ジスタT50の遮断およびトランジスタT51の接続
が行われ、よつてセツト信号はロジツク“０”の
レベルをとり、フリツプフロツプ２３は最初、続
いての転換を閉塞される。 続く計数パルスはフリツプフロツプ段２２の転
換、従つて計数状態９への移行を行う。その際容
易に分かるように、入力３２に到達する計数パル
スにより、入力coにロジツク“１”が印加され
て、之が前位の10進カウンタからのキヤリーを信
号するときにのみ、フリツプフロツプ２２乃至２
５の転換を行う。従つて前位の10進カウンタから
キヤリーco、および考察している10進カウンタの
フリツプフロツプ段出力Q0，Q3が状態、ロジツ
ク“１”をとつたときにのみ、出力co+1を経て次
位の10進カウンタにキヤリーが生じる。計数状態
９において入力３２に到達する計数パルスは、信
号T3bが状態、ロジツク“１”をとり、同時にフ
リツプフロツプ２５の出力Q3にロジツク“１”
が印加するように作用し、考察しているカウンタ
のフリツプフロツプ２５の転換、および次位のカ
ウンタのフリツプフロツプ段２２の転換が生じ、
之により考察している10進カウンタにおいて計数
状態０が、しかして次位のカウンタにおいて１だ
け高められた計数状態が与えられる。
【図面の簡単な説明】
第１図はこの発明による同期−２進カウンタの
回路、第２図はこの発明による前進−後進可能な
同期−２進カウンタの回路、第３図は10進カウン
タとして応用された回路、第４図は第２図の各回
路点における信号ダイアグラム、第５図は第１図
の各回路点における信号ダイアグラムを示す図で
ある。 ao，o，bo，o……ｎ番目の桁の加算或は比
較されるべき数、およびその反転数、co，c′o…
…低値の桁に対する前位の段からのキヤリー入
力、co-1，c′o-1……高値の桁に対する後位の段へ
のキヤリー出力、Qo，o，Qo+1，Q′o+1……それ
ぞれ後位の計数段への出力、o……和信号の反
転形、T1，T2，T10〜T13，T20〜T23，T24，
T25，T40，T41，T50，T51……転送トランジス
タ、T1a，T3b……フリツプフロツプのセツトお
よびリセツトのための信号線、To-1，To，To+1
……それぞれ前位の計数段からの入力、２２〜２
５……各計数段のフリツプフロツプ、３２……計
数されるべきパルスの入力、４０……制御信号入
力。

Claims (1)

  1. 【特許請求の範囲】 １ 段間のキヤリー信号の発生および伝送のため
    の転送ゲート形式のゲートを備えたMOS集積回
    路技術による同期−２進カウンタであつて、計数
    段当りそれぞれ１つのフリツプフロツプ段が備え
    られ、それぞれ低値の桁に対する計数段のキヤリ
    ー信号のためのキヤリー信号入力が備えられ、そ
    れぞれ高値の桁に対する計数段のキヤリー信号入
    力に接続されたキヤリー信号出力が備えられるよ
    うになつたものにおいて、フリツプフロツプ段２
    ２；２３当たり１個の転送ゲートを備え、このゲ
    ートは、２個の分岐を持ち、該分岐においてそれ
    ぞれ２個の転送トランジスタT20，T23；T22，
    T21が直列にキヤリー信号入力To-1に接続され、
    転送トランジスタの制御入力は交互に交叉結合さ
    れ、直接にキヤリー信号入力To-1に存在する転
    送トランジスタT20，T22の制御電極は、フリツ
    プフロツプ段２２の相補性出力Qo，oに結合さ
    れ、転送トランジスタT20，T23；T22，T21の制
    御される区間の接合点は、それぞれ別の転送トラ
    ンジスタT24，T25を介してフリツプフロツプ段
    ２２のクロツク信号入力に結合され、転送トラン
    ジスタの１つの対T22，T21の制御される区間の
    接合点は、キヤリー信号出力Toを形成すること
    を特徴とするMOS集積回路技術による同期−２
    進カウンタ。 ２ 転送トランジスタT20，T23或はT22，T21の
    制御される区間の接合点に、別の２個の転送トラ
    ンジスタT40，T41の直列接続が存在し、その制
    御電極はそれぞれ前進或は後進計数制御信号に対
    する入力に接続され、前記別の転送トランジスタ
    T40，T41の制御される区間の接合点は、キヤリ
    ー信号出力Toを形成することを特徴とする前進
    −後進可能な特許請求の範囲第１項記載の同期−
    ２進カウンタ。
JP60089870A 1976-10-22 1985-04-25 同期‐２進カウンタとして構成されたｍｏｓ論理回路 Granted JPS60247329A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE2647982.3 1976-10-22
DE19762647982 DE2647982A1 (de) 1976-10-22 1976-10-22 Logische schaltungsanordnung in integrierter mos-schaltkreistechnik

Publications (2)

Publication Number Publication Date
JPS60247329A JPS60247329A (ja) 1985-12-07
JPS631779B2 true JPS631779B2 (ja) 1988-01-14

Family

ID=5991178

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