JPS6114533B2 - - Google Patents

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JPS6114533B2
JPS6114533B2 JP60089869A JP8986985A JPS6114533B2 JP S6114533 B2 JPS6114533 B2 JP S6114533B2 JP 60089869 A JP60089869 A JP 60089869A JP 8986985 A JP8986985 A JP 8986985A JP S6114533 B2 JPS6114533 B2 JP S6114533B2
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JP
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carry
digit
logic
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JP60089869A
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Aihirooto Deiitaa
Eruzen Furiitoherumu
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Siemens AG
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Siemens AG
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    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50—Adding; Subtracting
    • G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
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    • G—PHYSICS
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Description

【発明の詳細な説明】 この発明は比較器として構成されたMOS集積
回路技術による多段論理回路に関する。
２進式信号伝送のための集積MOS技術におけ
る論理回路の公知の構成はスタチツクゲートであ
り、之において負荷抵抗として結線されたMOS
トランジスタおよび少くとも１個のスイツチング
MOSトランジスタが直列に接続される。負荷ト
ランジスタおよびスイツチングトランジスタの接
合点が段の出力を表わす。スイツチングトランジ
スタの制御電極は段の入力を表わす。スイツチン
グトランジスタから成る電流路が直通されたとき
常に全段を経て直流電流が流れ、すなわちかかる
段は静止損失電力を消費する。生じるキヤリー信
号によつて論理的或は算術的操作（例えば多ビツ
ト語の加算）を行う多段論理回路において、キヤ
リー信号に対しかかるゲート段を使用する際、損
失電力が著しい。
更にかかるゲート段の出力において妨害に対す
る安全性の理由から、所定の最小の信号レベル差
が保証されねばならない。かかる信号レベル差は
負荷トランジスタに対するスイツチングトランジ
スタのコンダクタンス比によつて決定され、この
コンダクタンス比はトランジスタの特性量、チヤ
ネル長さおよびチヤンネル巾により与えられる。
かかるゲートは従つて比ゲートとも呼ばれる。信
号レベル差が大きくなるように、負荷抵抗として
結線されたMOSトランジスタに対する、チヤネ
ル長さに対するチヤネル巾の比を大きく選ばねば
ならない。その結果スタチツク比ゲートの寸法は
対する自由度が限定される。このことは特にかか
るゲートのスイツチング時間に対して不利であ
る。信号レベルに関する上記の寸法指定に基き、
出力抵抗が大きい場合、前段の出力抵抗および後
段の容量性入力リアクタンスから与えられる時定
数も大きく、之により開閉時間は対応して長い。
比ゲートにおける上記の欠点を除去するため、
ダイナミツクゲートが公知である。しかしかかる
ダイナミツクゲートにおいては、直流損失電力が
小さい利点は、必要な制御クロツクのために回路
の複雑さの犠牲の下に得られるのである。
更にMOSトランジスタが対称の開閉状態を持
つことが公知である。すなわちソースおよびドレ
インの間のその制御される区間が、信号を通じる
分岐中に直接挿入され、その際信号伝送は制御電
極（ゲート）に生じる制御信号の関数として両方
向に可能である。
西ドイツ特許公報第2923476号公報から、論理
ゲートから成る２つの２進コード化されたオペラ
ンドの比較のための回路が公知である。２つのオ
ペランドの比較の際生じることのある正および負
のキヤリーは、オアゲートを介して連続的に、低
値のオペランドの桁の比較の際生じたキヤリーと
論理結合される。オアゲートはダイオードロジツ
クとオーム抵抗から構成されるので、その寸法に
対して多くのことが要求されねばならない。した
がつて、集積度の高い回路において実現するには
付加的な費用を要する。さらに、かかる回路にお
いては信号を導く分岐は直接には接続され得な
い。
〔発明の目的〕
この発明の目的は、スタテイツクな回路特性が
保証された直流分のない伝送を可能とする比較器
として構成された論理回路を得ることにある。
この目的は本発明によれば、特許請求の範囲第
１項に記載された構成により達成される。
〔発明の利点〕
之によりキヤリー信号を実用上直流損失電力な
しに伝送することが可能となり、その際寸法自由
性も制限されない、何となればスタチツクの損失
電力からの解放により、トランジスタ特性量のチ
ヤネル巾対チヤネル長さが、負荷容量および開閉
時間のみに関係して選定されるからである。
〔実施例の説明） 次に図示実施例についてこの発明を説明する。
〔比較器の回路構成〕
図は多桁の２進数の比較のため、比較器として
構成された論理回路の或る段の実施形を示す。こ
の段において比較されるべき２個の桁は第ｎ番目
の桁とする。ａo或はｂoで示す入力には、この段
において比較されるべき２進数の互に比較される
べき桁が供給される。ａoがｂoより小さいか或は
大きいかに従つて段は、出力ｃo或はc′oに、次の
段に対するキヤリー信号を表わす所の出力信号を
供給する。対応して図に示す段は入力Ｃo-1或は
c′o-1を持ち、之に、比較されるべき２進数の低
値の桁の比較のために、前位の段からキヤリー信
号が供給される。比較されるべき数字ａo或はｂo
は、２個のノアゲート１７，１８のそれぞれの入
力に供給される。これらノアゲート１７，１８の
他方の入力は、図示の仕方でインバータ１９或は
２０を経て、反転入力信号を得る。ノアゲート１
７，１８の出力は、それぞれ他のノアゲート２１
の入力に存在する。
キヤリー信号入力ｃo-1，c′o-1およびキヤリー
信号出力Ｃo，c′oの間の信号分岐中にそれぞれ転
送トランジスタT15或はT16が存在する。この両
トランジスタはノアゲート２１の出力から共通に
制御され、キヤリー信号に対する転送ゲートの一
部を形成する。
更にこの転送ゲートは２個の分路を持つ回路を
包含し、その中にそれぞれ２個の転送トランジス
タT10，T14並びにT13，T12が直列に、予定の電
圧ＵLに存在し、その際これら転送トランジスタ
の制御電極は交互に交叉結合され、これら転送ト
ランジスタのソースおよびドレインの間の制御さ
れる区間の接合点はキヤリー信号出力ｃo，c′oに
存在する。
〔比較器の動作〕
かかる比較器の動作の説明のために、図示の段
に対する２種の特徴的な場合を考察する。
〔第１の例〕 最初に低値の桁に対する図示しない前位の段に
おいて、比較されるべき２進数の比較により一致
が与えられたと仮定する、すなわちキヤリー信号
入力ｃo-1，c′o-1にそれぞれロジツク“０”が生
じる。更に比較されるべき２進数において、ａo
はｂoより大きいと仮定する。その際入力ａoにロ
ジツク“１”、入力ｂoにロジツク“０”が生じ
る。その際容易に分かるようにノアゲート２１の
出力にロジツク“０”が与えられ、よつて転送ト
ランジスタT15，T16は閉塞される。更に入力信
号の上記の状態の際、ノアゲート１７の出力にロ
ジツク“０”、ノアゲート１８の出力にロジツク
“１”が生じるので、転送トランジスタT13，T14
は導通制御され、転送トランジスタT10，T12は
閉塞される。導通制御されたこのトランジスタ
T13を介して電圧ＵLはキヤリー信号出力c′oに伝
送され、之によりａoがｂoより大きいことが示さ
れ、このことは上記の仮定に対応する。同時にキ
ヤリー信号出力ｃoが導通制御された転送トラン
ジスタT14を経て接地され、（U0）、之によりいず
れの場合にもキヤリー信号出力ｃoにロジツク
“０”が生じることが確実にされる。
すなわち低値の桁に対する前位の段における、
比較されるべき２進数の比較に無関係に、図示の
段における比較の結果のみが、高値の桁に対する
後位の段に伝送される。すなわち比較に基いて第
ｎ番目の桁における２進数ａが大きいことが与え
られると、低値の桁に対する前位の段における比
較のどんな結果が与えられるかはどうでも良いの
である、何となれば２進数ａはどの場合にも２進
数ｂより大きいからである。
〔第２の例〕 他の特徴的な場合に対し、桁ａoおよびｂoが等
しく、低値の桁に対する前位の段における比較
が、ａo-1はｂo-1より大きいことを与え、よつて
キヤリー信号入力c′o-1にロジツク“１”が生じ
ると仮定する。例えば入力量ａo，ｂoがそれぞれ
同じロジツク“０”であれば、容易に分かること
は、ノアゲート１７，１８の出力にロジツク
“０”、ノアゲート２１の出力にロジツク“１”が
生じることである。その際転送トランジスタT10
乃至T14は閉塞され、転送トランジスタT15，T16
は導通制御される。その理由でキヤリー信号入力
c′o-1に生じるロジツク“１”のみがキヤリー信
号出力c′oに伝送され、よつて高値の桁に対する
後位の段は、低値の位置に対する前位の段におけ
る比較の不等であつたことを示す。従つてこの例
において、桁a1乃至ａo-1の１つが桁b1乃至ｂo-1
の１つより大きいことが示される。
【図面の簡単な説明】
図はこの発明による比較器として構成された論
理回路を示す。 ａo，ｂo……ｎ番目の桁の比較されるべき数、
ｃo-1，c′o-1……キヤリー入力、ｃo，c′o……キヤ
リー出力。

Claims (1)

  1. 【特許請求の範囲】 １ 段間のキヤリー信号の発生および伝送のため
    の信号導入分岐中に置かれたゲートを備えた比較
    器として構成されたMOS集積回路技術による論
    理回路であつて、比較されるべき数の桁毎にそれ
    ぞれ１個の比較段を備え、この比較段は前位の低
    値の桁の比較の際生じ得る２個のキヤリー信号に
    対するそれぞれ１個の入力と、所属の桁の比較の
    際に生じ得る２個のキヤリー信号に対するそれぞ
    れ１個の出力とを持ち、その際これらのキヤリー
    信号出力は次位の高値の桁に対する後位の比較段
    のキヤリー信号入力に結合される如くなつたもの
    において、比較段毎に両キヤリー信号入力Ｃo-
    １，C′o-1および両キヤリー信号出力Ｃo，Ｃo′の
    間に、それぞれの入力と出力を結合する共通の制
    御入力をもつそれぞれ１個の第１のトランジスタ
    T15，T16が備えられ、２個の分岐を持つ回路が
    備えられ、各分岐においてそれぞれ２個の第２の
    トランジスタT10，T14；T13，T12が直列に予定
    の電圧ＵLを印加され、その際これら第２のトラ
    ンジスタの制御電極は交互に交叉結合され、これ
    ら直列に接続された第２のトランジスタの制御さ
    れる区間の接合点がキヤリー信号出力ｃo，c′oに
    接続されたことを特徴とする比較器として構成さ
    れたMOS論理回路。 ２ 両第１のトランジスタT15，T16は排他的論
    理和結合素子１７，１８，１９，２０，２１を介
    して、交叉結合された第２のトランジスタT10，
    T12；T13，T14はそれぞれ比較器の一致論理結合
    素子１７，１８，１９，２０を介して制御される
    ことを特徴とする特許請求の範囲第１項記載の論
    理回路。
JP60089869A 1976-10-22 1985-04-25 比較器として構成されたｍｏｓ論理回路 Granted JPS60243739A (ja)

Applications Claiming Priority (2)

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DE2647982.3 1976-10-22
DE19762647982 DE2647982A1 (de) 1976-10-22 1976-10-22 Logische schaltungsanordnung in integrierter mos-schaltkreistechnik

Publications (2)

Publication Number Publication Date
JPS60243739A JPS60243739A (ja) 1985-12-03
JPS6114533B2 true JPS6114533B2 (ja) 1986-04-19

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Family Applications (3)

Application Number Title Priority Date Filing Date
JP12668977A Granted JPS5353236A (en) 1976-10-22 1977-10-21 Logical circuit by mos integrated circuit technology
JP60089870A Granted JPS60247329A (ja) 1976-10-22 1985-04-25 同期‐２進カウンタとして構成されたｍｏｓ論理回路
JP60089869A Granted JPS60243739A (ja) 1976-10-22 1985-04-25 比較器として構成されたｍｏｓ論理回路

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JP12668977A Granted JPS5353236A (en) 1976-10-22 1977-10-21 Logical circuit by mos integrated circuit technology
JP60089870A Granted JPS60247329A (ja) 1976-10-22 1985-04-25 同期‐２進カウンタとして構成されたｍｏｓ論理回路

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US (2) US4323982A (ja)
JP (3) JPS5353236A (ja)
DE (2) DE2647982A1 (ja)
FR (5) FR2382802A1 (ja)
GB (3) GB1595229A (ja)

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