JPS6134296B2 - - Google Patents
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- JPS6134296B2 JPS6134296B2 JP52126689A JP12668977A JPS6134296B2 JP S6134296 B2 JPS6134296 B2 JP S6134296B2 JP 52126689 A JP52126689 A JP 52126689A JP 12668977 A JP12668977 A JP 12668977A JP S6134296 B2 JPS6134296 B2 JP S6134296B2
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/503—Half or full adders, i.e. basic adder cells for one denomination using carry switching, i.e. the incoming carry being connected directly, or only via an inverter, to the carry output under control of a carry propagate signal
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- H03K—PULSE TECHNIQUE
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
- H03K23/502—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits with a base or a radix other than a power of two
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- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
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Description
〔発明の分野〕
この発明は段間のキヤリー信号を発生しおよび
伝送するためのゲートを持つ、MOS集積回路技
術による前進―同期―10進カウンタとして構成さ
れた論理回路に関する。 〔公知技術〕 ２進式信号伝送のための集積MOS技術におけ
る論理回路の公知の構成はスタチツクゲートであ
り、之において負荷抵抗として結線されたMOS
トランジスタおよび少くとも１個のスイツチング
MOSトランジスタが直列に接続される。負荷ト
ランジスタおよびスイツチングトランジスタの接
合点が段の出力を表わす。スイツチングトランジ
スタの制御電極は段の入力を表わす。スイツチン
グトランジスタから成る電流路が直通されたとき
常に全段を経て直流電流が流れ、すなわちかかる
段は静止損失電力を消費する。生じるキヤリー信
号によつて論理的或は算術的操作（例えば多ビツ
ト語の加算）を行う多段論理回路において、キヤ
リー信号に対しかかるゲート段を使用する際、損
失電力が著しい。 更にかかるゲート段の出力において妨害に対す
る安全性の理由から、所定の最小の信号レベル差
が保証されねばならない。かかる信号レベル差は
負荷トランジスタに対するスイツチングトランジ
スタのコンダクタンス比によつて決定され、この
コンダクタンス比はトランジスタの特性量、チヤ
ネル長さおよびチヤンネル巾により与えられる。
かかるゲートは従つて比ゲートとも呼ばれる。信
号レベル差が大きくなるように、負荷抵抗として
結線されたMOSトランジスタに対する、チヤネ
ル長さに対するチヤネル巾の比を大きく選ばねば
ならない。その結果スタチツク比ゲートの寸法に
対する自由度が限定される。このことは特にかか
るゲートのスイツチング時間に対して不利であ
る。信号レベルに関する上記の寸法指定に基き、
出力抵抗が大きい場合、前段の出力抵抗および後
段の容量性入力リアクタンスから与えられる時定
数も大きく、之により開閉時間は対応して長い。 比ゲートにおける上記の欠点を除去するため、
ダイナミツクゲートが公知である。しかしかかる
ダイナミツクゲートにおいては、直流損失電力が
小さい利点は、必要な制御クロツクのために回路
の複雑さの犠牲の下に得られるのである。 更にMOSトランジスタが対称の開閉状態を持
つことが公知である。すなわちソースおよびドレ
インの間にそのソース・ドレイン区間が、信号を
通じる分岐中に直接挿入され、その際信号伝送は
制御電極（ゲート）に生じる制御信号の関数とし
て両方向に可能である。 〔発明の目的〕 この発明の目的は、ダイナミツクゲートの除去
により、スタチツクの開閉特性が保証されて、論
理回路中のキヤリー信号の直流分の無い伝送を得
ることにある。 この目的は本発明によれば、特許請求の範囲に
記載された構成により達成される。 〔発明の利点〕 之によりキヤリー信号を実用上直流損失電力な
しに伝送することが可能となり、その際寸法自由
性も制限されない、何となればスタチツクの損失
電力からの解放により、トランジスタ特性量のチ
ヤネル巾対チヤネル長さが、負荷容量および開閉
時間のみに関係して選定されるからである。 〔実施例の説明〕 次に図示実施例についてこの発明を説明する。 第１図は全加算器として応用された論理回路、
第２図は比較器として応用された論理回路、第３
図は同期―２進カウンタとして応用された論理回
路、第４図は前進―後進（アツプ―ダウン）―同
期―２進カウンタとして応用された論理回路、第
５図は10進カウンタとして構成されたこの発明に
よる論理回路を示す。 〔 全加算器〕 〔イ 全加算器の回路構成〕 第１図は多桁の２進数に対する全加算器の１段
の接続図を示す。加算されるべき２進数の各個の
桁をａ1乃至ａx或はｂ1乃至ｂxで示す。第１図に
示す段により加算されるべき両２進数の桁は第ｎ
桁とする。実施例において加算されるべき両桁
は、反転形で加算段に供給されるべきなので、そ
の入力はo，oで示す。これら両入力はアンド
ゲート１およびノアゲート２の入力に並列に存在
する。アンドゲート１およびノアゲート２の出力
は、それぞれ他のノアゲート３の入力に結合され
る。 入力ｃo-1は前位の低値の桁に対する加算段か
らキヤリー信号を受領する。このキヤリー信号入
力ｃo-1はナンドゲート５或はオアゲート６のそ
れぞれ入力に結合される。ナンドゲート５および
オアゲート６のそれぞれ他の入力は、ノアゲート
３の出力に結合される。ナンドゲート５およびオ
アゲート６の出力はそれぞれナンドゲート７の入
力に結合され、ナンドゲート７の出力から和信号
を取出すことができる。この和信号はナンドゲー
ト７の出力に反転形で存在するので、この出力は
oで示す。さらに、全加算器の加算段当り１個
のキヤリー信号転送ゲートが備えられ、之は下記
のものを包含する。すなわち、１個の転送トラン
ジスタT1を包含する第１の分岐であつて、同じ
段における加算の際に生じるキヤリー信号をキヤ
リー信号出力ｃoに伝送するもの、転送トランジ
スタT2を包含する第２の分岐であつて、低値の
桁に対する前位の加算段における加算の際に生じ
るキヤリー信号（之は同じ段における加算の際や
はりキヤリー信号を生じる）をキヤリー信号出力
ｃoに伝送するもの、およびインバータ４を経て
転送トランジスタT1の制御電極に、および直接
に転送トランジスタT2に導かれる所の共通の制
御入力を包含する。 その際転送トランジスタT1はそのソース・ド
レイン区間が、ノアゲート２の出力とキヤリー信
号出力ｃoとの間に存在し、転送トランジスタT2
はそのソース・ドレイン区間が、キヤリー信号入
力ｃo-1とキヤリー信号出力ｃoとの間に存在す
る。ノアゲート３の出力は両転送トランジスタ
T1，T2に対する制御入力を形成し、その際転送
トランジスタT1に対する制御信号はインバータ
４を経て発生される。 〔ロ 全加算器の動作〕 全加算器の動作の説明のため２種の特徴的な場
合を考察する。 〔第１の例〕 まず図示の第ｎ番目の段において、２進数字ａ
o＝１とｂo＝１とを加算するものと仮定し、その
際低値の桁に対する前位の加算段における加算は
キヤリーを生じなかつた、すなわちキヤリー信号
入力ｃo-1においてロジツク“０”が存在すると
する。加算されるべき数字は反転形で加算段に供
給されるので、アンドゲート１の出力にはロジツ
ク“０”が、しかしてノアゲート２の出力にはロ
ジツク“１”が存在する。その際ノアゲート３の
出力にはロジツク“０”が生じ、之はインバータ
４によりロジツク“１”に変化され、よつて転送
トランジスタT1は導通制御され、ノアゲート２
の出力に生じるロジツク“１”はキヤリー信号出
力ｃoに伝送される。 更に容易に分かるように、ノアゲート３の出力
のロジツク“０”およびキヤリー信号入力ｃo-1
のロジツク“０”に基いて、出力oにロジツク
“１”が与えられ、之はこの段の和信号に対する
反転結果を示す。 〔第２の例〕 他の特徴的な場合として、第１図の加算段にお
いて２進数字ａo＝１およびｂo＝０を加算し、し
かして低値の桁に対する前位の段における加算が
キヤリー信号を与え、よつてキヤリー信号入力ｃ
o-1にロジツク“１”が生じると仮定する。その
際反転されたロジツク入力信号oおよびoは０
および１である。その際アンドゲート１並びにノ
アゲート２の出力にロジツク“０”が与えられ、
之によりノアゲート３の出力にロジツク“１”が
生じる。従つて転送トランジスタT1にロジツク
“０”、転送トランジスタT2の入力にロジツク
“１”が生じる。このことはキヤリー信号入力ｃo
−１に存在するロジツク“１”がキヤリー信号出力
ｃoに伝送されたことを意味する。 更にナンドゲート５およびオアゲート６の全入
力信号はロジツク“１”に等しいので、出力o
に反転された和信号としてロジツク“１”が与え
られる。 上記２例に示されたように、転送トランジスタ
T1はこの段における加算の際に生じるキヤリー
信号を伝送するのに対し、転送トランジスタT2
は、低値の桁に対する前位の段においてキヤリー
信号が生じ、かつ同時にこの低値の段からのキヤ
リー信号に基いて加算の際やはりキヤリー信号が
生じたときに、キヤリー信号を伝送する。 〔 比較器〕 〔イ 比較器の回路構成〕 第２図は多桁の２進数の比較のため、比較器と
して構成された論理回路の或る段の実施形を示
す。この段において比較されるべき２個の桁は第
ｎ番目の桁とする。ａo或はｂoで示す入力には、
この段において比較されるべき２進数の互に比較
されるべき桁が供給される。ａoがｂoより小さい
か或は大きいかに従つて段は、出力ｃo或はｃo
に、次の段に対するキヤリー信号を表わす所の出
力信号を供給する。対応して第２図に示す段は入
力ｃo-1或はc′o-1を持ち、之に、比較されるべき
２進数の低値の桁の比較のために、前位の段から
キヤリー信号が供給される。比較されるべき数字
ａo或はｂoは、２個のノアゲート１７，１８のそ
れぞれの入力に供給される。これらノアゲート１
７，１８の他方の入力は、図示の仕方でインバー
タ１９或は２０を経て、反転入力信号を得る。ノ
アゲート１７，１８の出力は、それぞれ他のノア
ゲート２１の入力に存在する。 キヤリー信号入力ｃo-1，c′o-1およびキヤリー
信号出力ｃo，c′oの間の信号分岐中に、それぞれ
転送トランジスタT15或はT16が存在する。この
両トランジスタはノアゲート２１の出力から共通
に制御され、キヤリー信号に対する転送ゲートの
一部を形成する。 更にこの転送ゲートは２個の分路を持つ回路を
包含し、その中にそれぞれ２個の転送トランジス
タT10，T14並びにT13，T12が直列に、予定の電
圧ＵLに存在し、その際これら転送トランジスタ
の制御電極は交互に交叉に交叉結合され、これら
転送トランジスタのソースおよびドレインの間の
ソース・ドレイン区間の接合点はキヤリー信号出
力ｃo，c′oに存在する。 〔ロ 比較器の動作〕 かかる比較器の動作の説明のために、第２図の
段に対する２種の特徴的な場合を考察する。 〔第１の例〕 最初に低値の桁に対する図示しない前位の段に
おいて、比較されるべき２進数の比較により一致
が与えられたと仮定する、すなわちキヤリー信号
入力ｃo-1，c′o-1にそれぞれロジツク“０”が生
じる。更に比較されるべき２進数において、ａo
はｂoより大きいと仮定する。その際入力ａoにロ
ジツク“１”、入力ｂoにロジツク“０”が生じ
る。その際容易に分かるようにノアゲート２１の
出力にロジツク“０”が与えられ、よつて転送ト
ランジスタT15，T16は閉塞される。更に入力信
号の上記の状態の際、ノアゲート１７の出力にロ
ジツク“０”、ノアゲート１８の出力にロジツク
“１”が生じるので、転送トランジスタT13，T14
は導通制御され、転送トランジスタT10，T12は
閉塞される。導通制御されたこのトランジスタ
T13を介して電圧ＵLはキヤリー信号出力c′oに伝
送され、之によりａoがｂoより大きいことが示さ
れ、このことは上記の仮定に対応する。同時にキ
ヤリー信号出力ｃoが導通制御された転送トラン
ジスタT14を経て接地され、U0之によりいずれの
場合にもキヤリー信号出力ｃoにロジツク“０”
が生じることが確実にされる。 すなわち低値の桁に対する前位の段における、
比較されるべき２進数の比較に無関係に、図示の
段においる比較の結果のみが、高値の桁に対する
後位の段に伝送される。すなわち比較に基いて第
ｎ番目の桁における２進数ａが大きいことが与え
られると、低値の桁に対する前位の段における比
較のどんな結果が与えられるかはどうでも良いの
である、何となれば２進数ａはどの場合にも２進
数ｂより大きいからである。 〔第２の例〕 他の特徴的な場合に対し、桁ａoおよびｂoが等
しく、低値の桁に対する前位の段における比較
が、ａo-1はｂo-1より大きいことを与え、よつて
キヤリー信号入力c′o-1にロジツク“１”が生じ
ると仮定する。例えば入力量ａo，ｂoがそれぞれ
同じロジツク“０”であれば、容易に分かること
は、ノアゲート１７，１８の出力にロジツク
“０”、ノアゲート２１の出力にロジツク“１”が
生じることである。その際転送トランジスタT10
乃至T14は閉塞され、転送トランジスタT15，T16
は導通制御される。その理由でキヤリー信号入力
c′o-1に生じるロジツク“１”のみがキヤリー信
号出力c′oに伝送され、よつて高値の桁に対する
後位の段は、低値の位置に対する前位の段におけ
る比較は不等であつたことを示す。従つてこの例
において、桁a1乃至ａo-1の１つが桁b1乃至ｂo-1
の１つより大きいことが示される。 〔 ２進計数器〕 〔イ ２進計数器の回路構成〕 第３図は同期―２進カウンタとして構成された
多段論理回路を示す。かかる同期―２進カウンタ
はまず公知の仕方で、計数段当りそれぞれ１個の
双安定フリツプフロツプ段２２，２３……を包含
する。その際フリツプフロツプ段当り２個の交叉
結合のゲート３０，３１を備え、之はアンドおよ
びノア機能を結合する。このゲートの入力３２に
計数されるべきパルスが供給され、よつてカウン
タの全フリツプフロツプ段は直接に或はインバー
タ３３を介して、計数されるべきパルスを受け
る。ゲート３０，３１の出力は同時に、計数段の
それぞれの出力oとＱo，o+1とＱo+1……であ
る。入力Ｔo-1，Ｔo，Ｔo+1……にはそれぞれ前位
の段からキヤリー信号が供給される。このキヤリ
ー信号の伝送のため、それぞれ１個の転送ゲート
を備え、之は２個の分岐を持ち、その中にそれぞ
れ２個の転送トランジスタT20，T23或はT22，
T21が直列に、キヤリー信号入力例えばＴo-1に存
在する。これら転送トランジスタの制御電極は交
互に交叉結合され、その際キヤリー信号入力に直
接存在する転送トランジスタT20，T22の制御電
極は、双安定フリツプフロツプ段のそれぞれ１個
の出力（例えばフリツプフロツプ段２２のo，
Ｑoに存在する。それぞれ直列に存在する転送ト
ランジスタT20，T23或はT21，T22の接合点は、
それぞれ他の１個の転送トランジスタT24或は
T25を介して、ゲート３０，３１のアンド機能の
入力に存在し、その際転送トランジスタT24或は
T25のゲート端子は、入力３２の計数されるべき
反転されたパルスを受ける。これら入力から接地
された容量c1，c2は、公知の仕方で、フリツプフ
ロツプ段２２，２３……によつて取られるべき出
力状態に対する予蓄積容量として役立つ。 〔ロ ２進カウンタの動作〕 かかる同期―２進カウンタの動作の説明のため
に、全出力Ｑo，Ｑo+1……にロジツク“０”、全
出力o，o+1……にロジツク“１”が生じる所
の出力計数状態から出発するものとする。縦続の
各フリツプフロツプ段はこの場合、その前位のす
べての低値のフリツプフロツプ段が予じめ転換さ
れたときにのみ転換される。この場合対応するキ
ヤリー信号入力Ｔo-1にロジツク“１”が存在す
る。 フリツプフロツプ段２２はその出力Ｑoにロジ
ツク“０”、出力oにロジツク“１”が生じる状
態にある、すなわちこの段はまだ転換されていな
いと仮定する。 更にその前位の低値の桁に対する全段は既に転
換されたと仮定する。従つてキヤリー信号入力Ｔ
o-1にロジツク“１”が存在する。転送トランジ
スタT22はその制御入力のロジツク“０”により
なお閉塞されているので、入力Ｔo-1のキヤリー
信号は、高値の計数桁に対する後位の段にまだ伝
送されない。 フリツプフロツプ段２２が入力３２の続く計数
されるべき入力パルスの際転換され、よつて出力
Ｑoにロジツク“１”、出力oにロジツク“０”
が存在するとき、低値の全フリツプフロツプ段出
力Q1，Q2……Ｑo-1がやはり状態、ロジツク
“１”をとつた場合に始めて、トランジスタT22
によりキヤリー信号が、出力Ｑo+1，o+1を持つ
次の段に伝送される。 更に第３図の接続から分かるように、転送トラ
ンジスタT20乃至T23は、ゲート３０，３１の入
力に転送トランジスタT24，T25を経てそれぞ
れ、この制御フリツプフロツプ段の転換作用に対
して必要なロジツク信号を発生する。 〔 前進―後進―同期２進式カウンタ〕 第４図は前進―後進―同期２進カウンタとして
構成された論理回路を示し、第３図と同じ部分に
は同じ参照符号をつけてある。 〔イ 回路構成〕 その際第３図の同期―２進カウンタの補完とし
て、２個の直列に接続された転送トランジスタ
T40，T41から成る他の分岐を備え、これらトラ
ンジスタはソースおよびドレインの間の直列に接
続されたソース・ドレイン区間が、転送トランジ
スタT20，T23或はT22，T21のソースおよびドレ
インの間に、それぞれ直列に接続された制御され
る区間の接合点に結合される。計数段のキヤリー
信号出力は、転送トランジスタT40，T41のソー
ス・ドレイン区間の接合点によつて形成され、之
はやはり第３図のように上記の転送トランンジス
タT20，T22に結合される。入力４０に制御信号
が供給され、之は一方において直接に、他方にお
いてインバータ４１を経て反転されてカウンタに
与えられ、よつて前進或は後進計数が可能であ
る。 〔ロ 後進計数動作の説明〕 後進計数の際前進計数とは反対に出力Ｑoを持
つ計数段は、低値の全計数段がその出力Q1，Q2
……Ｑo-1をもつて状態、ロジツク“０”をとる
場合に転換される。この場合低値の段の全トラン
ジスタT20は出力Q1……Ｑo-1をもつて、並びに反
転された制御入力４０を経て、全計数段の全トラ
ンジスタT40を導通制御する。その際出力Ｑoを持
つ段のキヤリー入力Ｔo-1に対しロジツク“１”
が与えられ、之は問題の場合入力３２に他の計数
パルスの導入の際、出力Ｑoを持つフリツプフロ
ツプ段の転換を行う。同じ仕方で出力Ｑoを持つ
計数段のトランジスタT23を経て、出力Ｑo+1を持
つ段のキヤリー入力Ｔoにロジツク“０”が印加
され、之は出力Q1，Q2……Ｑoを持つ全フリツプ
フロツプ段がその出力が状態、ロジツク“０”を
とるまで転換を阻止する。 〔ハ 前進計数動作の説明〕 前進計数を行うため入力４０およびインバータ
４１を介して、トランジスタT41は導通され、同
時にトランジスタT40は遮断される。容易に分か
るように第４図の接続において計数過程は、第３
図の接続に対して既に説明したと同じ仕方で経過
する。 〔 本発明による10進式カウンタ〕 第５図は前進―同期―10進カウンタとして構成
されたこの発明による論理回路の実施形を示し、
第３図および第４図と同じ部分には同じ参照符号
がつけてある。かかる10進カウンタはまず公知の
仕方で４個のフリツプフロツプ段２２，２３，２
４，２５を包含し、これらは入力３２に供給され
た１，２，４，８のBCDコードの計数パルスを
前進方向に計数する。その際フリツプフリツプ段
２２，……２５の出力Q0……Q3の２進式の重み
は、出力に対して選定された指数に対応し、すな
わち計数状態は下記のコード表に対応して経過す
る。
伝送するためのゲートを持つ、MOS集積回路技
術による前進―同期―10進カウンタとして構成さ
れた論理回路に関する。 〔公知技術〕 ２進式信号伝送のための集積MOS技術におけ
る論理回路の公知の構成はスタチツクゲートであ
り、之において負荷抵抗として結線されたMOS
トランジスタおよび少くとも１個のスイツチング
MOSトランジスタが直列に接続される。負荷ト
ランジスタおよびスイツチングトランジスタの接
合点が段の出力を表わす。スイツチングトランジ
スタの制御電極は段の入力を表わす。スイツチン
グトランジスタから成る電流路が直通されたとき
常に全段を経て直流電流が流れ、すなわちかかる
段は静止損失電力を消費する。生じるキヤリー信
号によつて論理的或は算術的操作（例えば多ビツ
ト語の加算）を行う多段論理回路において、キヤ
リー信号に対しかかるゲート段を使用する際、損
失電力が著しい。 更にかかるゲート段の出力において妨害に対す
る安全性の理由から、所定の最小の信号レベル差
が保証されねばならない。かかる信号レベル差は
負荷トランジスタに対するスイツチングトランジ
スタのコンダクタンス比によつて決定され、この
コンダクタンス比はトランジスタの特性量、チヤ
ネル長さおよびチヤンネル巾により与えられる。
かかるゲートは従つて比ゲートとも呼ばれる。信
号レベル差が大きくなるように、負荷抵抗として
結線されたMOSトランジスタに対する、チヤネ
ル長さに対するチヤネル巾の比を大きく選ばねば
ならない。その結果スタチツク比ゲートの寸法に
対する自由度が限定される。このことは特にかか
るゲートのスイツチング時間に対して不利であ
る。信号レベルに関する上記の寸法指定に基き、
出力抵抗が大きい場合、前段の出力抵抗および後
段の容量性入力リアクタンスから与えられる時定
数も大きく、之により開閉時間は対応して長い。 比ゲートにおける上記の欠点を除去するため、
ダイナミツクゲートが公知である。しかしかかる
ダイナミツクゲートにおいては、直流損失電力が
小さい利点は、必要な制御クロツクのために回路
の複雑さの犠牲の下に得られるのである。 更にMOSトランジスタが対称の開閉状態を持
つことが公知である。すなわちソースおよびドレ
インの間にそのソース・ドレイン区間が、信号を
通じる分岐中に直接挿入され、その際信号伝送は
制御電極（ゲート）に生じる制御信号の関数とし
て両方向に可能である。 〔発明の目的〕 この発明の目的は、ダイナミツクゲートの除去
により、スタチツクの開閉特性が保証されて、論
理回路中のキヤリー信号の直流分の無い伝送を得
ることにある。 この目的は本発明によれば、特許請求の範囲に
記載された構成により達成される。 〔発明の利点〕 之によりキヤリー信号を実用上直流損失電力な
しに伝送することが可能となり、その際寸法自由
性も制限されない、何となればスタチツクの損失
電力からの解放により、トランジスタ特性量のチ
ヤネル巾対チヤネル長さが、負荷容量および開閉
時間のみに関係して選定されるからである。 〔実施例の説明〕 次に図示実施例についてこの発明を説明する。 第１図は全加算器として応用された論理回路、
第２図は比較器として応用された論理回路、第３
図は同期―２進カウンタとして応用された論理回
路、第４図は前進―後進（アツプ―ダウン）―同
期―２進カウンタとして応用された論理回路、第
５図は10進カウンタとして構成されたこの発明に
よる論理回路を示す。 〔 全加算器〕 〔イ 全加算器の回路構成〕 第１図は多桁の２進数に対する全加算器の１段
の接続図を示す。加算されるべき２進数の各個の
桁をａ1乃至ａx或はｂ1乃至ｂxで示す。第１図に
示す段により加算されるべき両２進数の桁は第ｎ
桁とする。実施例において加算されるべき両桁
は、反転形で加算段に供給されるべきなので、そ
の入力はo，oで示す。これら両入力はアンド
ゲート１およびノアゲート２の入力に並列に存在
する。アンドゲート１およびノアゲート２の出力
は、それぞれ他のノアゲート３の入力に結合され
る。 入力ｃo-1は前位の低値の桁に対する加算段か
らキヤリー信号を受領する。このキヤリー信号入
力ｃo-1はナンドゲート５或はオアゲート６のそ
れぞれ入力に結合される。ナンドゲート５および
オアゲート６のそれぞれ他の入力は、ノアゲート
３の出力に結合される。ナンドゲート５およびオ
アゲート６の出力はそれぞれナンドゲート７の入
力に結合され、ナンドゲート７の出力から和信号
を取出すことができる。この和信号はナンドゲー
ト７の出力に反転形で存在するので、この出力は
oで示す。さらに、全加算器の加算段当り１個
のキヤリー信号転送ゲートが備えられ、之は下記
のものを包含する。すなわち、１個の転送トラン
ジスタT1を包含する第１の分岐であつて、同じ
段における加算の際に生じるキヤリー信号をキヤ
リー信号出力ｃoに伝送するもの、転送トランジ
スタT2を包含する第２の分岐であつて、低値の
桁に対する前位の加算段における加算の際に生じ
るキヤリー信号（之は同じ段における加算の際や
はりキヤリー信号を生じる）をキヤリー信号出力
ｃoに伝送するもの、およびインバータ４を経て
転送トランジスタT1の制御電極に、および直接
に転送トランジスタT2に導かれる所の共通の制
御入力を包含する。 その際転送トランジスタT1はそのソース・ド
レイン区間が、ノアゲート２の出力とキヤリー信
号出力ｃoとの間に存在し、転送トランジスタT2
はそのソース・ドレイン区間が、キヤリー信号入
力ｃo-1とキヤリー信号出力ｃoとの間に存在す
る。ノアゲート３の出力は両転送トランジスタ
T1，T2に対する制御入力を形成し、その際転送
トランジスタT1に対する制御信号はインバータ
４を経て発生される。 〔ロ 全加算器の動作〕 全加算器の動作の説明のため２種の特徴的な場
合を考察する。 〔第１の例〕 まず図示の第ｎ番目の段において、２進数字ａ
o＝１とｂo＝１とを加算するものと仮定し、その
際低値の桁に対する前位の加算段における加算は
キヤリーを生じなかつた、すなわちキヤリー信号
入力ｃo-1においてロジツク“０”が存在すると
する。加算されるべき数字は反転形で加算段に供
給されるので、アンドゲート１の出力にはロジツ
ク“０”が、しかしてノアゲート２の出力にはロ
ジツク“１”が存在する。その際ノアゲート３の
出力にはロジツク“０”が生じ、之はインバータ
４によりロジツク“１”に変化され、よつて転送
トランジスタT1は導通制御され、ノアゲート２
の出力に生じるロジツク“１”はキヤリー信号出
力ｃoに伝送される。 更に容易に分かるように、ノアゲート３の出力
のロジツク“０”およびキヤリー信号入力ｃo-1
のロジツク“０”に基いて、出力oにロジツク
“１”が与えられ、之はこの段の和信号に対する
反転結果を示す。 〔第２の例〕 他の特徴的な場合として、第１図の加算段にお
いて２進数字ａo＝１およびｂo＝０を加算し、し
かして低値の桁に対する前位の段における加算が
キヤリー信号を与え、よつてキヤリー信号入力ｃ
o-1にロジツク“１”が生じると仮定する。その
際反転されたロジツク入力信号oおよびoは０
および１である。その際アンドゲート１並びにノ
アゲート２の出力にロジツク“０”が与えられ、
之によりノアゲート３の出力にロジツク“１”が
生じる。従つて転送トランジスタT1にロジツク
“０”、転送トランジスタT2の入力にロジツク
“１”が生じる。このことはキヤリー信号入力ｃo
−１に存在するロジツク“１”がキヤリー信号出力
ｃoに伝送されたことを意味する。 更にナンドゲート５およびオアゲート６の全入
力信号はロジツク“１”に等しいので、出力o
に反転された和信号としてロジツク“１”が与え
られる。 上記２例に示されたように、転送トランジスタ
T1はこの段における加算の際に生じるキヤリー
信号を伝送するのに対し、転送トランジスタT2
は、低値の桁に対する前位の段においてキヤリー
信号が生じ、かつ同時にこの低値の段からのキヤ
リー信号に基いて加算の際やはりキヤリー信号が
生じたときに、キヤリー信号を伝送する。 〔 比較器〕 〔イ 比較器の回路構成〕 第２図は多桁の２進数の比較のため、比較器と
して構成された論理回路の或る段の実施形を示
す。この段において比較されるべき２個の桁は第
ｎ番目の桁とする。ａo或はｂoで示す入力には、
この段において比較されるべき２進数の互に比較
されるべき桁が供給される。ａoがｂoより小さい
か或は大きいかに従つて段は、出力ｃo或はｃo
に、次の段に対するキヤリー信号を表わす所の出
力信号を供給する。対応して第２図に示す段は入
力ｃo-1或はc′o-1を持ち、之に、比較されるべき
２進数の低値の桁の比較のために、前位の段から
キヤリー信号が供給される。比較されるべき数字
ａo或はｂoは、２個のノアゲート１７，１８のそ
れぞれの入力に供給される。これらノアゲート１
７，１８の他方の入力は、図示の仕方でインバー
タ１９或は２０を経て、反転入力信号を得る。ノ
アゲート１７，１８の出力は、それぞれ他のノア
ゲート２１の入力に存在する。 キヤリー信号入力ｃo-1，c′o-1およびキヤリー
信号出力ｃo，c′oの間の信号分岐中に、それぞれ
転送トランジスタT15或はT16が存在する。この
両トランジスタはノアゲート２１の出力から共通
に制御され、キヤリー信号に対する転送ゲートの
一部を形成する。 更にこの転送ゲートは２個の分路を持つ回路を
包含し、その中にそれぞれ２個の転送トランジス
タT10，T14並びにT13，T12が直列に、予定の電
圧ＵLに存在し、その際これら転送トランジスタ
の制御電極は交互に交叉に交叉結合され、これら
転送トランジスタのソースおよびドレインの間の
ソース・ドレイン区間の接合点はキヤリー信号出
力ｃo，c′oに存在する。 〔ロ 比較器の動作〕 かかる比較器の動作の説明のために、第２図の
段に対する２種の特徴的な場合を考察する。 〔第１の例〕 最初に低値の桁に対する図示しない前位の段に
おいて、比較されるべき２進数の比較により一致
が与えられたと仮定する、すなわちキヤリー信号
入力ｃo-1，c′o-1にそれぞれロジツク“０”が生
じる。更に比較されるべき２進数において、ａo
はｂoより大きいと仮定する。その際入力ａoにロ
ジツク“１”、入力ｂoにロジツク“０”が生じ
る。その際容易に分かるようにノアゲート２１の
出力にロジツク“０”が与えられ、よつて転送ト
ランジスタT15，T16は閉塞される。更に入力信
号の上記の状態の際、ノアゲート１７の出力にロ
ジツク“０”、ノアゲート１８の出力にロジツク
“１”が生じるので、転送トランジスタT13，T14
は導通制御され、転送トランジスタT10，T12は
閉塞される。導通制御されたこのトランジスタ
T13を介して電圧ＵLはキヤリー信号出力c′oに伝
送され、之によりａoがｂoより大きいことが示さ
れ、このことは上記の仮定に対応する。同時にキ
ヤリー信号出力ｃoが導通制御された転送トラン
ジスタT14を経て接地され、U0之によりいずれの
場合にもキヤリー信号出力ｃoにロジツク“０”
が生じることが確実にされる。 すなわち低値の桁に対する前位の段における、
比較されるべき２進数の比較に無関係に、図示の
段においる比較の結果のみが、高値の桁に対する
後位の段に伝送される。すなわち比較に基いて第
ｎ番目の桁における２進数ａが大きいことが与え
られると、低値の桁に対する前位の段における比
較のどんな結果が与えられるかはどうでも良いの
である、何となれば２進数ａはどの場合にも２進
数ｂより大きいからである。 〔第２の例〕 他の特徴的な場合に対し、桁ａoおよびｂoが等
しく、低値の桁に対する前位の段における比較
が、ａo-1はｂo-1より大きいことを与え、よつて
キヤリー信号入力c′o-1にロジツク“１”が生じ
ると仮定する。例えば入力量ａo，ｂoがそれぞれ
同じロジツク“０”であれば、容易に分かること
は、ノアゲート１７，１８の出力にロジツク
“０”、ノアゲート２１の出力にロジツク“１”が
生じることである。その際転送トランジスタT10
乃至T14は閉塞され、転送トランジスタT15，T16
は導通制御される。その理由でキヤリー信号入力
c′o-1に生じるロジツク“１”のみがキヤリー信
号出力c′oに伝送され、よつて高値の桁に対する
後位の段は、低値の位置に対する前位の段におけ
る比較は不等であつたことを示す。従つてこの例
において、桁a1乃至ａo-1の１つが桁b1乃至ｂo-1
の１つより大きいことが示される。 〔 ２進計数器〕 〔イ ２進計数器の回路構成〕 第３図は同期―２進カウンタとして構成された
多段論理回路を示す。かかる同期―２進カウンタ
はまず公知の仕方で、計数段当りそれぞれ１個の
双安定フリツプフロツプ段２２，２３……を包含
する。その際フリツプフロツプ段当り２個の交叉
結合のゲート３０，３１を備え、之はアンドおよ
びノア機能を結合する。このゲートの入力３２に
計数されるべきパルスが供給され、よつてカウン
タの全フリツプフロツプ段は直接に或はインバー
タ３３を介して、計数されるべきパルスを受け
る。ゲート３０，３１の出力は同時に、計数段の
それぞれの出力oとＱo，o+1とＱo+1……であ
る。入力Ｔo-1，Ｔo，Ｔo+1……にはそれぞれ前位
の段からキヤリー信号が供給される。このキヤリ
ー信号の伝送のため、それぞれ１個の転送ゲート
を備え、之は２個の分岐を持ち、その中にそれぞ
れ２個の転送トランジスタT20，T23或はT22，
T21が直列に、キヤリー信号入力例えばＴo-1に存
在する。これら転送トランジスタの制御電極は交
互に交叉結合され、その際キヤリー信号入力に直
接存在する転送トランジスタT20，T22の制御電
極は、双安定フリツプフロツプ段のそれぞれ１個
の出力（例えばフリツプフロツプ段２２のo，
Ｑoに存在する。それぞれ直列に存在する転送ト
ランジスタT20，T23或はT21，T22の接合点は、
それぞれ他の１個の転送トランジスタT24或は
T25を介して、ゲート３０，３１のアンド機能の
入力に存在し、その際転送トランジスタT24或は
T25のゲート端子は、入力３２の計数されるべき
反転されたパルスを受ける。これら入力から接地
された容量c1，c2は、公知の仕方で、フリツプフ
ロツプ段２２，２３……によつて取られるべき出
力状態に対する予蓄積容量として役立つ。 〔ロ ２進カウンタの動作〕 かかる同期―２進カウンタの動作の説明のため
に、全出力Ｑo，Ｑo+1……にロジツク“０”、全
出力o，o+1……にロジツク“１”が生じる所
の出力計数状態から出発するものとする。縦続の
各フリツプフロツプ段はこの場合、その前位のす
べての低値のフリツプフロツプ段が予じめ転換さ
れたときにのみ転換される。この場合対応するキ
ヤリー信号入力Ｔo-1にロジツク“１”が存在す
る。 フリツプフロツプ段２２はその出力Ｑoにロジ
ツク“０”、出力oにロジツク“１”が生じる状
態にある、すなわちこの段はまだ転換されていな
いと仮定する。 更にその前位の低値の桁に対する全段は既に転
換されたと仮定する。従つてキヤリー信号入力Ｔ
o-1にロジツク“１”が存在する。転送トランジ
スタT22はその制御入力のロジツク“０”により
なお閉塞されているので、入力Ｔo-1のキヤリー
信号は、高値の計数桁に対する後位の段にまだ伝
送されない。 フリツプフロツプ段２２が入力３２の続く計数
されるべき入力パルスの際転換され、よつて出力
Ｑoにロジツク“１”、出力oにロジツク“０”
が存在するとき、低値の全フリツプフロツプ段出
力Q1，Q2……Ｑo-1がやはり状態、ロジツク
“１”をとつた場合に始めて、トランジスタT22
によりキヤリー信号が、出力Ｑo+1，o+1を持つ
次の段に伝送される。 更に第３図の接続から分かるように、転送トラ
ンジスタT20乃至T23は、ゲート３０，３１の入
力に転送トランジスタT24，T25を経てそれぞ
れ、この制御フリツプフロツプ段の転換作用に対
して必要なロジツク信号を発生する。 〔 前進―後進―同期２進式カウンタ〕 第４図は前進―後進―同期２進カウンタとして
構成された論理回路を示し、第３図と同じ部分に
は同じ参照符号をつけてある。 〔イ 回路構成〕 その際第３図の同期―２進カウンタの補完とし
て、２個の直列に接続された転送トランジスタ
T40，T41から成る他の分岐を備え、これらトラ
ンジスタはソースおよびドレインの間の直列に接
続されたソース・ドレイン区間が、転送トランジ
スタT20，T23或はT22，T21のソースおよびドレ
インの間に、それぞれ直列に接続された制御され
る区間の接合点に結合される。計数段のキヤリー
信号出力は、転送トランジスタT40，T41のソー
ス・ドレイン区間の接合点によつて形成され、之
はやはり第３図のように上記の転送トランンジス
タT20，T22に結合される。入力４０に制御信号
が供給され、之は一方において直接に、他方にお
いてインバータ４１を経て反転されてカウンタに
与えられ、よつて前進或は後進計数が可能であ
る。 〔ロ 後進計数動作の説明〕 後進計数の際前進計数とは反対に出力Ｑoを持
つ計数段は、低値の全計数段がその出力Q1，Q2
……Ｑo-1をもつて状態、ロジツク“０”をとる
場合に転換される。この場合低値の段の全トラン
ジスタT20は出力Q1……Ｑo-1をもつて、並びに反
転された制御入力４０を経て、全計数段の全トラ
ンジスタT40を導通制御する。その際出力Ｑoを持
つ段のキヤリー入力Ｔo-1に対しロジツク“１”
が与えられ、之は問題の場合入力３２に他の計数
パルスの導入の際、出力Ｑoを持つフリツプフロ
ツプ段の転換を行う。同じ仕方で出力Ｑoを持つ
計数段のトランジスタT23を経て、出力Ｑo+1を持
つ段のキヤリー入力Ｔoにロジツク“０”が印加
され、之は出力Q1，Q2……Ｑoを持つ全フリツプ
フロツプ段がその出力が状態、ロジツク“０”を
とるまで転換を阻止する。 〔ハ 前進計数動作の説明〕 前進計数を行うため入力４０およびインバータ
４１を介して、トランジスタT41は導通され、同
時にトランジスタT40は遮断される。容易に分か
るように第４図の接続において計数過程は、第３
図の接続に対して既に説明したと同じ仕方で経過
する。 〔 本発明による10進式カウンタ〕 第５図は前進―同期―10進カウンタとして構成
されたこの発明による論理回路の実施形を示し、
第３図および第４図と同じ部分には同じ参照符号
がつけてある。かかる10進カウンタはまず公知の
仕方で４個のフリツプフロツプ段２２，２３，２
４，２５を包含し、これらは入力３２に供給され
た１，２，４，８のBCDコードの計数パルスを
前進方向に計数する。その際フリツプフリツプ段
２２，……２５の出力Q0……Q3の２進式の重み
は、出力に対して選定された指数に対応し、すな
わち計数状態は下記のコード表に対応して経過す
る。
第６図は本発明による10進計数器の各回路点に
おける信号波形を示す。図中の符号は第５図の回
路の各点の符号に対応する。 以下の説明において、Ｌは低論理レベル、Ｈは
高論理レベルを表わす。 出発状態として Q0，Q1，Q2，Q3＝Ｌ Ｃo＝Ｌ であると仮定する。 入力ＣoへのＨレベルの印加により、10進計数
器の計送過程が開始される。 コンデンサC1に接続されたT24，T20を介し
て、ＣoのＨレベルはクロツク３２の立上り側縁
においてフリツプフロツプ段２２の転換を生起す
る（0＝Ｌ）。 トランジスタT22を介して信号線Ｔ3bにＨレベ
ルを導き、これはトランジスタT50を介して信号
線Ｔ1aにも伝達される。さらにトランジスタT25
を介してコンデンサC2に高レベルが印加され
る。 ２番目のクロツクパルスの立上り側縁によつ
て、フリツプフロツプ段２２および２３は反転す
る（0＝Ｈ，1＝Ｌ） Ｔ3b，Ｔ1a→Ｌ →Ｈ ３番目のクロツクパルスの立上り側縁によつ
て、フリツプフロツプ段２２は反転する。 Ｔ3b，Ｔ1a，→Ｈ ４番目のクロツクパルスの立上り側縁によつ
て、フリツプフロツプ段２２，２３，２４，は反
転する。 0＝Ｈ，1＝Ｈ，2＝Ｌ Ｔ1a，→Ｌ このような過程が同様にして７番目のクロツク
パルスまで繰返される。 ７番目のクロツクパルスの後で、信号線Ｔ3aは
Ｔ3bからフリツプフロツプ段２３を介してＨレベ
ルを受取る。クロツクパルス３２の８番目のパル
スの立上り側縁において、フリツプフロツプ段２
２，２３，２４および２５は反転する。 0，1，2＝Ｈ，3＝Ｌ Ｔ3b，Ｔ1a，Ｔ3a→Ｌ フリツプフロツプ段２５の反転によりトランジ
スタT50は遮断され、したがつてフリツプフロツ
プ段２３および２４は反転できない。 クロツクパルス３２の９番目のパルスの立上り
側縁は、再びフリツプフロツプ段２２を反転させ
る。 0，3＝Ｌ，1，2＝Ｈ Ｔ3b→Ｈ ｃo+1にはＨレベルが生ずる。 信号線Ｔ3bのＨレベルにより、10番目のクロツ
クパルスにおいてフリツプフロツプ２２および２
５は反転する。 0，1，2，3＝Ｈ Ｔ3b，Ｔ1a，Ｔ3a，Ｃo+1＝Ｌ したがつて計数方式は２進の０〜９となる。す
なわち、出力Ｃo+1にクロツク32の1/10の出力周
波数が生ずる。
おける信号波形を示す。図中の符号は第５図の回
路の各点の符号に対応する。 以下の説明において、Ｌは低論理レベル、Ｈは
高論理レベルを表わす。 出発状態として Q0，Q1，Q2，Q3＝Ｌ Ｃo＝Ｌ であると仮定する。 入力ＣoへのＨレベルの印加により、10進計数
器の計送過程が開始される。 コンデンサC1に接続されたT24，T20を介し
て、ＣoのＨレベルはクロツク３２の立上り側縁
においてフリツプフロツプ段２２の転換を生起す
る（0＝Ｌ）。 トランジスタT22を介して信号線Ｔ3bにＨレベ
ルを導き、これはトランジスタT50を介して信号
線Ｔ1aにも伝達される。さらにトランジスタT25
を介してコンデンサC2に高レベルが印加され
る。 ２番目のクロツクパルスの立上り側縁によつ
て、フリツプフロツプ段２２および２３は反転す
る（0＝Ｈ，1＝Ｌ） Ｔ3b，Ｔ1a→Ｌ →Ｈ ３番目のクロツクパルスの立上り側縁によつ
て、フリツプフロツプ段２２は反転する。 Ｔ3b，Ｔ1a，→Ｈ ４番目のクロツクパルスの立上り側縁によつ
て、フリツプフロツプ段２２，２３，２４，は反
転する。 0＝Ｈ，1＝Ｈ，2＝Ｌ Ｔ1a，→Ｌ このような過程が同様にして７番目のクロツク
パルスまで繰返される。 ７番目のクロツクパルスの後で、信号線Ｔ3aは
Ｔ3bからフリツプフロツプ段２３を介してＨレベ
ルを受取る。クロツクパルス３２の８番目のパル
スの立上り側縁において、フリツプフロツプ段２
２，２３，２４および２５は反転する。 0，1，2＝Ｈ，3＝Ｌ Ｔ3b，Ｔ1a，Ｔ3a→Ｌ フリツプフロツプ段２５の反転によりトランジ
スタT50は遮断され、したがつてフリツプフロツ
プ段２３および２４は反転できない。 クロツクパルス３２の９番目のパルスの立上り
側縁は、再びフリツプフロツプ段２２を反転させ
る。 0，3＝Ｌ，1，2＝Ｈ Ｔ3b→Ｈ ｃo+1にはＨレベルが生ずる。 信号線Ｔ3bのＨレベルにより、10番目のクロツ
クパルスにおいてフリツプフロツプ２２および２
５は反転する。 0，1，2，3＝Ｈ Ｔ3b，Ｔ1a，Ｔ3a，Ｃo+1＝Ｌ したがつて計数方式は２進の０〜９となる。す
なわち、出力Ｃo+1にクロツク32の1/10の出力周
波数が生ずる。
第１図は全加算器として応用された論理回路の
１段、第２図は比較器として応用された論理回
路、第３図は同期―２進カウンタとして応用され
た論理回路、第４図は前進―後進―同期―２進カ
ウンタとして応用された論理回路、第５図は10進
カウンタとして構成されたこの発明による論理回
路を示す。 ａo，o，ｂo，o……ｎ番目の桁の加算或は
比較されるべき数、およびその反転数、ｃo，c′o
……低値の桁に対する前位の段からのキヤリー入
力、ｃo-1，c′o-1……高値の桁に対する後位の段
へのキヤリー出力、Ｑo，o，Ｑo+1，Q′o+1……
それぞれ後位の計数段への出力、o……和信号
の反転形、T1，T2，T10〜T13，T20〜T23，T24，
T25，T40，T41，T50，T51……転送トランジス
タ、Ｔ1a，Ｔ3b……フリツプフロツプのセツトお
よびリセツトのための信号線、Ｔo-1，Ｔo，Ｔo+1
……それぞれ前位の計数段からの入力、２２〜２
５……各計数段のフリツプフロツプ、３２……計
数されるべきパルスの入力、４０……制御信号入
力。
１段、第２図は比較器として応用された論理回
路、第３図は同期―２進カウンタとして応用され
た論理回路、第４図は前進―後進―同期―２進カ
ウンタとして応用された論理回路、第５図は10進
カウンタとして構成されたこの発明による論理回
路を示す。 ａo，o，ｂo，o……ｎ番目の桁の加算或は
比較されるべき数、およびその反転数、ｃo，c′o
……低値の桁に対する前位の段からのキヤリー入
力、ｃo-1，c′o-1……高値の桁に対する後位の段
へのキヤリー出力、Ｑo，o，Ｑo+1，Q′o+1……
それぞれ後位の計数段への出力、o……和信号
の反転形、T1，T2，T10〜T13，T20〜T23，T24，
T25，T40，T41，T50，T51……転送トランジス
タ、Ｔ1a，Ｔ3b……フリツプフロツプのセツトお
よびリセツトのための信号線、Ｔo-1，Ｔo，Ｔo+1
……それぞれ前位の計数段からの入力、２２〜２
５……各計数段のフリツプフロツプ、３２……計
数されるべきパルスの入力、４０……制御信号入
力。
Claims (1)
- 【特許請求の範囲】 １ 段間のキヤリー信号の発生および伝送のため
の転送ゲート形式のゲートを備えた前進―同期―
10進カウンタとして構成されたMOS集積回路技
術による論理回路であつて、10進桁当りそれぞれ
４つのフリツプフロツプが備えられ、それぞれ低
値の桁に対する10進キヤリー信号のためのキヤリ
ー信号入力が備えられ、それぞれ高値の桁に対す
る10進キヤリー信号入力に接続されたキヤリー信
号出力が備えられ、その際フリツプフロツプ毎に
２つの分岐を有する転送ゲートが備えられるよう
になつたものにおいて、 イ 各分岐においてそれぞれ２つの転送トランジ
スタT20，T23，T22，T21が直列に接続され、
これらのトランジスタの制御電極は交互に交叉
結合され、両分岐のそれぞれ一方の転送トラン
ジスタT20，T22の制御電極はそれぞれのフリ
ツプフリツプ（例えば２２）の相補性出力Ｑ
o，oと接続され、その制御電極によつて第１
のフリツプフロツプ２２の相補性出力Ｑo，o
と接続されている転送トランジスタT20，T22
はそのソース・ドレイン区間によつてキヤリー
信号入力Ｃoと接続され、両転送トランジスタ
のソース・ドレイン区間の接続点はそれぞれの
フリツプフロツプ（例えば２２）のクロツク信
号入力に接続され、最後のフリツプフロツプ２
５における一方の分岐の転送トランジスタ
T22，T21のソース・ドレイン区間の接続点は
キヤリー信号出力ｃo+1を形成し、 ロ 第ｎ桁目の10進カウンタ２２，２３，２４，
２５の最後のフリツプフロツプ２５の転送ゲー
トの一方の分岐における転送トランジスタ
T22，T21のソース・ドレイン区間の直列接続
は信号接続線Ｔ3bを経て、第１のフリツプフロ
ツプ２２の転送ゲートの出力側における、転送
トランジスタT22，T21のソース・ドレイン区
間の接合点に、および10進カウンタの第２のフ
リツプフロツプ２３の転送ゲートの出力側にお
ける、転送トランジスタT22，T21のソース・
ドレイン区間の直列接続に結合され、 ハ 信号接続線Ｔ3bは２個の転送トランジスタ
T50，T51のソース・ドレイン区間の直列接続
を経て基準電位にあり、 ニ ソース・ドレイン区間が直接信号接続線Ｔ3b
に接続された転送トランジスタT50の制御入力
は、10進カウンタ２２，２３，２４，２５の最
後のフリツプフロツプ２５の一方の出力３に
結合され、ソース・ドレイン区間が信号接続線
Ｔ3bに直接に接続された転送トランジスタT50
のソース・ドレイン区間に直列に存在する転送
トランジスタT51の制御入力は、10進カウンタ
２２，２３，２４，２５の最後のフリツプフロ
ツプ２５の他方の出力Q3に結合され、 ホ 信号接続線Ｔ3bにある転送トランジスタ
T50，T51のソース・ドレイン区間の接合点
は、10進カウンタの第２のフリツプフロツプ２
３の転送ゲートの入力側における転送トランジ
スタT20，T23の、ソース・ドレイン区間の直
列接続に結合され、 ヘ 10進カウンタの最後のフリツプフロツプ２５
の転送ゲートの入力側における転送トランジス
タT20，T23のソース・ドレイン区間の直列接
続は、10進カウンタの最後から２番目のフリツ
プフロツプ２４の転送ゲートの出力側における
転送トランジスタT22，T21のソース・ドレイ
ン区間の接合点に結合され、 ト 最後のフリツプフロツプ２５の転送ゲートの
出力側における転送トランジスタT22，T21の
ソース・ドレイン区間の接合点が、10進カウン
タのキヤリー信号出力（ｃo+1）を形成するこ
とを特徴とする前進―同期―10進カウンタとし
て構成されたMOS論理回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19762647982 DE2647982A1 (de) | 1976-10-22 | 1976-10-22 | Logische schaltungsanordnung in integrierter mos-schaltkreistechnik |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5353236A JPS5353236A (en) | 1978-05-15 |
| JPS6134296B2 true JPS6134296B2 (ja) | 1986-08-07 |
Family
ID=5991178
Family Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12668977A Granted JPS5353236A (en) | 1976-10-22 | 1977-10-21 | Logical circuit by mos integrated circuit technology |
| JP60089870A Granted JPS60247329A (ja) | 1976-10-22 | 1985-04-25 | 同期‐２進カウンタとして構成されたｍｏｓ論理回路 |
| JP60089869A Granted JPS60243739A (ja) | 1976-10-22 | 1985-04-25 | 比較器として構成されたｍｏｓ論理回路 |
Family Applications After (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60089870A Granted JPS60247329A (ja) | 1976-10-22 | 1985-04-25 | 同期‐２進カウンタとして構成されたｍｏｓ論理回路 |
| JP60089869A Granted JPS60243739A (ja) | 1976-10-22 | 1985-04-25 | 比較器として構成されたｍｏｓ論理回路 |
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