FR2505065A1

FR2505065A1 - Cellule d'additionneur binaire a propagation rapide de la retenue et additionneur utilisant de telles cellules

Info

Publication number: FR2505065A1
Application number: FR8108531A
Authority: FR
Inventors: Claude Paul Henri Lerouge
Original assignee: Laboratoire Central de Telecommunications SA
Current assignee: Laboratoire Central de Telecommunications SA
Priority date: 1981-04-29
Filing date: 1981-04-29
Publication date: 1982-11-05
Also published as: BE893001A

Abstract

L'INVENTION CONCERNE UNE CELLULE D'ADDITIONNEUR BINAIRE A PROPAGATION RAPIDE DE LA RETENUE. DANS CETTE CELLULE, L'ENTREE DE RETENUE RE VENANT DE LA CELLULE DE RANG INFERIEUR EST RELIEE A LA SORTIE DE RETENUE RS A L'AIDE D'UNE SEULE PORTE DE TRANSFERT A TRANSISTOR MOS 10, 11, LA SORTIE RS POUVANT EGALEMENT ETRE RELIEE A LA MASSE OU AU POTENTIEL V PAR DES TRANSISTORS MOS 14, 15. LE SIGNAL SOMME S EST EGALEMENT OBTENU A PARTIR DE LA RETENUE D'ENTREE RE ET DE SON COMPLEMENT RE PAR L'INTERMEDIAIRE DE PORTES DE TRANSFERT 18, 19; 22, 23. LES SIGNAUX DE COMMANDE L, H, M1, M2 SONT OBTENUS PAR DECODAGE 30 DES DEUX BITS HOMOLOGUES A, B A ADDITIONNER. L'INVENTION S'APPLIQUE EN PARTICULIER AUX MULTIPLIEURS RAPIDES EN CIRCUITS INTEGRES MOS.

Description

ta présente invention concerne une cellule d'additionneur binaire, à trois entrées et deux sorties, à propagation rapide de la retenue.

Une telle cellule est particulierement intéressante comme cellule d'un additionneur complet permettant l'addition de deux nombres binaires de plusieurs bits. Dans un additionneur binaire parallele, on additionne les deux bits de plus faible poids, ce qui fournit un bit somme et un bit de retenue ; on ajoute ce bit de retenue aux deux bits suivants et ainsi de suite. Il est clair que la vitesse de l'addition est limitée avant tout par la vitesse de propagation des retenues à travers les cellules successives de l'additionneur complet.

Une méthode intéressante pour améliorer la rapidité d'un additionneur est la méthode dite a prévision de retenue ("carry lookahead") décrite par exemple dans un article de O.L. MacSorley '9igh-speed arithmetic in binary computers" paru dans la revue "Proceedings of the IRE", volume 49, janvier 1961, pages 67 à 91. Cette méthode permet de réduire le temps de propagation de la retenue entre deux cellules quelconques à deux temps de transfert de porte. Une telle méthode est particulièrement utile dans la réalisation de multiplieurs rapides tels que ceux décrits dans l'article de S.Waser "Righ-speed monolithic multipliers for real-time digital signal processing" paru dans la revue "COMPUTER", octobre 1978, pages 19 à 29, où on dispose, au dernier étage d'addition des produits partiels, de deux opérandes constitués l'un des retenues de ce dernier étage et l'autre des sommes de ce même étage.

Des additionneurs prévision de retenue permettent d'effectuer beaucoup plus rapidement la dernière addition.

Cependant, la méthode décrite dans le premier article cité a l'inconvénient de nécessiter une logique relativement complexe et donc coûteuse.

La présente invention a pour objet de remédier à cet incon dénient en prévoyant un additionneur tres rapide en circuit intégré MOS, à structure extrêmement simplifiée.

Dans les additionneurs connus, ce qui diminue la vitesse de fonctionnement, c'est le fait que la retenue doit transiter à travers un certain nombre de portes. Si l'on veut diminuer le temps de transit des portes, on augmente notablement la consommation et on arrive de toute façon à des limites qu'on ne peut franchir. Pour remédier à cela, l'invention prévoit que la retenue est transmise dans l'additionneur seulement par des portes de transfert constituées par des transistors MOS dont le trajet drain-source est connecté en série dans le trajet de propagation de la retenue.

Selon l'invention, il est prévu une cellule d'additionneur binaire, à trois entrées et deux sorties, à propagation rapide de la retenue, réalisée suivant la technique des circuits intégrés MOS, dans laquelle une des entrées reçoit le bit de retenue de la cellule de rang immédiatement inférieur, tandis que les deux autres entrées reçoivent les bits homologues des deux nombres à additionner, caractérisée en ce qu'elle comprend un circuit logique de décodage desdits bits homologues fournissant un premier signal lorsque lesdits bits ont tous deux la valeur O, un second signal lorsque lesdits bits ont tous deux la valeur 1 et au moins un troisième signal lorsque lesdits bits n'ont pas la même valeur et en ce que ladite cellule comprend, en outre, en série entre l'entrée du bit de retenue de rang inférieur et la sortie de la retenue, une seule porte de transfert à transistor MOS dont la conduction est commandée par ledit troisième signal et, en parallèle sur la sortie de retenue, deux transistors MOS pouvant relier ladite sortie de retenue à un potentiel correspondant au niveau logique 1 ou à un potentiel correspondant au niveau logique O, respectivement sous la commande du second signal et du premier signal.

L'invention sera mieux comprise et d'autres caractéristiques apparaîtront à l'aide. de la description ci-apres et des dessins joints où - la figure 1 est un schéma explicatif - la figure 2 représente le schéma d'une cellule d'additionneur selon
l'invention ; et - la figure 3 représente un second mode de réalisation d'une cellule
selon l'invention.

L'invention est relative à un circuit réalisé selon la technique des circuits intégrés MOS.

Sur la figure 1, est représenté un schéma de base permettant de préciser un des principes sur lequel repose l'invention. Ce schéma représente un circuit équivalent à un commutateur-inverseur qui connecte l'une de ses deux entrées à sa sortie suivant le niveau logique d'un signal de commande Z. Ce circuit comporte deux transistors MOS 1 et 2 qui sont conducteurs lorsqu'un signal de niveau logique 1 est applique à leur grille. Si le signal de commande Z est au niveau logique 1, le signal Z est au niveau 0, le transistor 1 conduit et le transistor 2 est bloqué. Le signal U reproduit le signal d'entrée X. Inversement, si le signal Z est au niveau logique O, le signal U reproduit le signal d'entrée Y.Cependant, ce transfert de l'entrée commandée vers la sortie ne s'effectue qu'avec une certaine déformation du signal due aux capacités parasites inhérentes au transistor MOS et avec une réduction de l'amplitude. Si le signal U doit être utilise pour commander la conduction d'un transistor MOS, il faut régénérer le signal à la valeur +V (par exemple +5 volts) lorsqu'il est au niveau logique 1. Ceci s'effectue à l'aide d'un circuit inverseur 3 dont la sortie a alors l'un des deux niveaux +V ou 0. On s'aperçoit que le temps de propagation du signal dans le circuit, représenté sur la figure 1, est tres voisin du temps de transfert propre du circuit inverseur 3, le transfert par l'un des transistors 1 ou 2 n'ajoutant qu'un temps égal à une fraction (par exemple de l'ordre de la nanoseconde) du temps de transfert du circuit inverseur.Si le signal de sortie n'a pas à être utilisé pour commander la conduction d'un transistor MOS et si donc on peut se passer de l'inverseur 3, on peut réaliser ainsi une porte de transfert ayant un tres faible temps de transfert.

C'est en partant de cette constatation que l'on a imaginé la cellule d'additionneur binaire selon l'invention.

La cellule représentée sur la figure 2 est destinée à réaliser l'addition de deux bits homologues de deux nombres binaires à additionner, en tenant compte du report de la retenue venant de la somme des deux bits de poids immédiatement inférieur et en fournissant une retenue à la cellule suivante. Selon l'invention, la cellule est conçue pour n'avoir qu'une seule porte de transfert en série entre l'entrée du bit de retenue Re de rang inférieur et la sortie du bit de retenue Rs vers la cellule suivante. Cette porte de transfert est constituée par deux transistors MOS 10 et 11 dont les trajets drain-source sont connectés en parallèle entre l'entrée Re et la sortie Rs et qui sont commandés respectivement par un signal logique M1 et un signal logique M2.

La sortie Rs peut être reliée au potentiel de la masse (niveau logique O) par un transistor MOS 15, commandé par un signal logique L, ou au potentiel #+V (niveau logique 1) par un transistor MOS 14, commandé par un signal logique H. Un calcul simple de la somme S pour la cellule considérée impliquant l'utilisation du complément de la retenue à l'entrée Re, un circuit similaire est prévu entre l'entrée de retenue complémentée Re et la sortie de retenue complémentée Rs à l'aide des transistors MOS 12, 13, 16 et 17.

La sortie somme S est reliée à l'entrée de retenue Re par une porte de transfert à deux transistors 18 et 19, commandés respectivement par les signaux L et H, et à l'entrée de retenue complémentée Re par une porte de transfert à deux transistors 23, 22, commandés respectivement par les signaux Ml et M2. Dans le cas où on désire disposer aussi du complément de la somme S, on peut utiliser un arrangement similaire avec une première porte de transfert à deux transistors 21 et 20, commandEs par les signaux L et H et reliant l'entrée de retenue complémentée Re à la sortie S, et une deuxième porte de transfert à deux transistors 25 et 24, commandés par les signaux M1 et M2 et reliant l'entrée de retenue Re à la sortie S.Les signaux de commande L, H, M1 et M2 sont fournis par un circuit de décodage 30 comportant quatre portes NON-OU 31 à 34 dont les entrées reçoivent les deux bits homologues à additionner A et B ou leurs compléments A et B.

Le fonctionnement de la cellule d'additionneur va être expliqué en se reportant à la table de vérité de l'addition présentée ci-dessous:

<tb> <SEP> Somme <SEP> Retenue
<tb> A <SEP> B <SEP> Re <SEP> Somme <SEP>
<tb> O <SEP> O <SEP> 0 <SEP> 0 <SEP> O <SEP> Rs
<tb> 0 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> O <SEP> R;:ROe <SEP> pour <SEP> S <SEP> - <SEP> Re <SEP>
<tb> 0 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> S <SEP> 5 <SEP> -::pourKe <SEP>
<tb> <SEP> o <SEP> 0 <SEP> o <SEP> lî <SEP> 1 <SEP> R;: <SEP> pour <SEP> s <SEP> A.B=1}M=M1 <SEP> +Re
<tb> 1 <SEP> 0 <SEP> O <SEP> 1 <SEP> Rs <SEP> O
<tb> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> S <SEP> R;t <SEP>
<tb>
Ce tableau met en évidence les signaux de commande L, H, MI et M2 qui ont été utilisés.La retenue de sortie Rs est égale à la retenue d'entrée lorsque les deux bits A et B sont différents. On voit donc que la retenue se propage dans l'additionneur complet en traversant au maximum une seule porte de transfert, c'est-à-dire un seul transistor par cellule. Il est clair que chaque fois qu'une cellule présente un signal L ou H au niveau logique 1, il y a une régénération au moins partielle du signal de retenue puisque la sortie Rs de cette cellule est alors reliée à la masse ou au potentiel +V à travers un seul transistor.

Il est possible de déterminer aisément, en fonction des caractéristiques technologiques des transistors MOS utilisés, au bout de quel nombre n de cellules il est nécessaire (en envisageant le plus mauvais cas où, pour toutes les cellules successives, MI ou M2 est au niveau logique 1) de régénérer le signal de retenue. Ceci peut s'effectuer en intercalant ieme un inverseur après la n me cellule sur chacune des sorties Rs et Rs et en intervertissant les liaisons avec les entrées Re et Re de la cellule suivante.

On peut voir que, dans le cadre de l'utilisation de telles cellules dans un additionneur parallele complet à N cellules en série, le temps pris par chaque circuit de décodage 30,pour fournir les signaux de commande L, H, Ml, M2 est pratiquement sans importance pour le temps nécessaire à l'addition qui est déterminé essentiellement par le temps de propagation de la -etenue dans l'additionneur.

La figure 3 représente un autre mode de réalisation fondé sur les mêmes principes, mais encore simplifié. Les éléments identiques à ceux de la figure 2 ont les mêmes références augmentées de "100". Dans ce mode de réalisation, le circuit de décodage 130 comporte seulement trois portes NON-OU 131, 132 et 135, cette dernière fournissant un signal M regroupant les cas correspondant aux signaux M1 et M2. Les portes de transfert commandées par les signaux M1 et M2 sur la figure 2 ont été remplacées par un seul transistor MOS 126, 127, 128 et 129 commandé par le signal M Le fonctionnement de cette cellule découle de celui de la cellule de la figure 2 et se déduit sans difficulté du tableau figurant plus haut.

Les cellules décrites précédemment permettent la construction d'un additionneur binaire simple et tres rapide dont une utilisation particulièrement intéressante se trouve dans les multiplieurs rapides à la place des additionneurs du type à prévision de retenue mentionnés dans l'article de S. Waser déjà indiqué ci-dessus.

Bien entendu, les exemples de réalisation décrits ne sont nullement limitatifs de l'invention.

Claims

REVENDICATIONS

1. Cellule d'additionneur binaire, à trois entrées et deux sorties, à propagation rapide de la retenue, réalisée suivant la technique des circuits intégrés MOS, dans laquelle une des entrées reçoit le bit de retenue de la cellule de rang immédiatement inférieur, tandis que les deux autres entrées reçoivent les bits homologues des deux nombres à additionner, caractérisée en ce qu'elle comprend un circuit logique de décodage (30 ; 130) desdits bits homologues (A, B) fournissant un premier signal (L) lorsque lesdits bits ont tous deux la valeur 0, un second signal (H) lorsque lesdits bits ont tous deux la valeur 1 et au moins un troisième signal (M1, M2 ;M) lorsque lesdits bits n'ont pas la même valeur, et en ce que ladite cellule comprend en outre, en série entre l'entrée (Re) du bit de retenue de rang inférieur et la sortie (Rs) de la retenue, une seule porte de transfert à transistor MOS (10, 11 ; 126) dont la conduction est commandée par ledit troisième signal et, en parallèle sur la sortie de retenue (Rs), deux transistors MOS (14, 15 ; 114, 115) pouvant relier ladite sortie de retenue à un potentiel correspondant au niveau logique 1 ou à un potentiel correspondant au niveau logique 0, respectivement sous la commande du second signal (H) et du premier signal (L).

2. Cellule selon la revendication 1, caractérisée en ce qu'elle comporte une entrée de retenue complémentée (Re) et une sortie de retenue complémentée (rus) reliées entre elles et aux potentiels de niveau loglque I et 0, de la même façon que l'entrée et la sortie de retenue, par l'intermédiaire d'une seule porte de transfert à transistor MOS (12, 13 ; 127) en série entre l'entrée et la sortie de retenue complémentées et de deux transistors MOS (16, 17; 116, 117) en parallèle sur la sortie de retenue complémentée qui est reliée au potentiel correspondant au niveau logique 1 sous la commande du premier signal et au potentiel correspondant au niveau logique O sous la commande du second signal, et en ce que la sortie somme (S) est reliée par une seule porte de transfert à transistor MOS en série respectivement à l'entrée de retenue (par les transistors 18, 19 ; 118, 119) et à l'entrée de retenue complémentée (par les transistors 22, 23 ; 128), la porte de transfert connectée à l'entrée de retenue étant commandée par le premier et le second signal, et la porte de transfert connectée à l'entrée de retenue complémentée étant commandée par le troisieme signal.

3. Cellule selon l'une des revendications 1 ou 2, caractérisée en ce que le circuit logique de décodage (30) est constitué de quatre portes NON-OU (31 à 34) recevant sur leurs entrées les valeurs desdits bits homologues ou de leurs compléments et fournissant respectivement le premier signal (L), le second signal (H) et un troisième et un quatrième signal (M1 et M2) lorsque les deux bits homologues (A, B) ont des valeurs différentes, respectivement O et 1 ou 1 et 0, et en ce que les portes de transfert en série, respectivement entre l'entrée de retenue (Re) et la sortie de retenue (Rs), l'entrée de retenue complé mentée (Re) et la sortie de retenue complémentée (Rs) et entre l'entrée de retenue complémentée (Re) et la sortie somme (S), comprennent chacune deux transistors MOS (10, 11 ; 13, 12 ; 23, 22) dont les trajets drainsource sont connectés en parallèle et qui sont commandés respectivement par le troisième signal (Ml) et le quatrieme signal (M2).

4. Cellule selon l'une des revendications 1 ou 2, caractérisée en ce que le circuit de décodage (130) est constitué par deux premieres portes NON-OU (131, 132), recevant respectivement sur leurs entrées lesdits bits homologues (A, B) et leurs compléments (A, B) et fournissant respectivement le premier signal (L) et le second signal (H), et par une troisième porte NON-OU (135) dont les entrées sont reliées aux sorties des deux premières portes NON-OU et dont la sortie fournit un troisième signal (M), lorsque les deux bits homologues (A, B) sont différents, et en ce que les portes de transfert en série,#ntre l'entrée de retenue(Re) et la sortie de retenue (Rs), entre l'entrée de retenue complémentée(Re) et la sortie de retenue complémentée (Rs) et entre l'entrée de retenue complémentée (Re) et la sortie somme (S), sont constituées chacune par un transistor MOS (126, 127, 128) commandé par le troisieme signal (M).

5. Additionneur de deux nombres binaires à N bits comportant en série N cellules selon l'une quelconque des revendications 1 à 4, caractérisé en ce que des circuits inverseurs sont intercalés toutes les n cellules, si n est le nombre de cellules au bout duquel le signal de retenue propagé doit etre régénéré.