FR2996968A1 - Circuit de protection de rapport cyclique - Google Patents
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Abstract
L'invention concerne un circuit de protection de rapport cyclique comprenant : un premier dispositif synchrone (204) adapté à recevoir un premier signal d'horloge (CLK1) sur une ligne d'entrée (108) et à générer une première transition d'horloge d'un deuxième signal d'horloge (CLK2) en réponse à une première transition d'horloge du premier signal d'horloge ; et un circuit de réinitialisation (207) couplé à la ligne d'entrée et adapté à générer une deuxième transition d'horloge du deuxième signal d'horloge en réinitialisant le premier dispositif synchrone avec un retard (t0+t1) par rapport à la première transition d'horloge du premier signal d'horloge.
Description
1687 - 11-GR1C0-0805FR01 1 CIRCUIT DE PROTECTION DE RAPPORT CYCLIQUE Domaine de l'invention La présente invention concerne un circuit de protection de rapport cyclique et un procédé pour ajuster le rapport cyclique d'un signal d'horloge. Arrière-plan On utilise des répéteurs d'horloge (comme des tampons ou des inverseurs) lorsqu'un signal d'horloge doit être transmis à travers un circuit intégré. Les répéteurs d'horloge amplifient le signal d'horloge, compensant ainsi l'atténuation dans la 10 ligne de transmission. Dans certaines situations où le signal d'horloge est transmis sur des distances particulièrement longues, par exemple de 10 mm ou plus, le nombre de répéteurs d'horloge présents dans le chemin d'horloge peut conduire à une distorsion du signal 15 d'horloge. En particulier, des variations locales du processus de fabrication et le bruit d'alimentation peuvent conduire à une dissymétrie dans le retard que les répéteurs d'horloge font subir aux transitions d'horloge montantes et descendantes, ce qui provoque une distorsion du rapport cyclique. Dans les cas 20 extrêmes, une telle distorsion du rapport cyclique dans la longueur de la ligne de transmission d'horloge peut entraîner B11687 - 11-GR1C0-08051 2 que le signal d'horloge reste collé à une valeur logique basse ou haute, c'est-à-dire que le signal d'horloge ne bascule plus. Il existe un besoin dans la technique de circuits permettant de résoudre le problème de distorsion de rapport cyclique susmentionné. Résumé Un objet de modes de réalisation de la présente invention est de répondre au moins partiellement à un ou plusieurs besoins de l'art antérieur. 10 Selon un aspect, on prévoit un circuit de protection de rapport cyclique comprenant : un premier dispositif synchrone adapté à recevoir un premier signal d'horloge sur une ligne d'entrée et à générer une première transition d'horloge d'un deuxième signal d'horloge en réponse à une première transition 15 d'horloge du premier signal d'horloge ; et un circuit de réinitialisation couplé à la ligne d'entrée et adapté à générer une deuxième transition d'horloge du deuxième signal d'horloge en réinitialisant le premier dispositif synchrone avec un retard par rapport à la première transition d'horloge du premier signal 20 d'horloge. Selon un mode de réalisation, le circuit de réinitialisation comprend un circuit de génération d'impulsion adapté à générer une impulsion pour réinitialiser le premier dispositif synchrone sur la base de la première transition d'horloge du 25 premier signal d'horloge. Selon un autre mode de réalisation, le circuit de réinitialisation comprend une porte NON ET ayant une première entrée couplée à un noeud d'entrée du circuit de réinitialisation et une deuxième entrée couplée au noeud d'entrée du 30 circuit de réinitialisation par l'intermédiaire d'un inverseur, la porte NON ET générant ladite impulsion pour réinitialiser le premier dispositif synchrone. Selon un autre mode de réalisation, le circuit de réinitialisation comprend un élément de retard adapté à fournir 35 une version retardée du premier signal d'horloge.
B11687 - 11-GR1C0-0805.E.R01 3 Selon un autre mode de réalisation, le circuit de réinitialisation est couplé à la ligne d'entrée par l'intermédiaire du premier dispositif synchrone ou par l'intermédiaire d'un deuxième dispositif synchrone.
Selon un autre mode de réalisation, le circuit de réinitialisation est couplé à la ligne d'entrée par l'intermédiaire du premier dispositif synchrone, le circuit de réinitialisation recevant le deuxième signal d'horloge. Selon un autre mode de réalisation, le circuit de 10 réinitialisation est couplé à la ligne d'entrée par l'inter- médiaire d'un deuxième dispositif synchrone, le deuxième dispositif synchrone étant adapté à générer une première transition d'horloge d'un troisième signal d'horloge en réponse à la première transition d'horloge du premier signal d'horloge, 15 le circuit de réinitialisation recevant le troisième signal d'horloge. Selon un autre mode de réalisation, le circuit de protection de rapport cyclique comprend en outre un autre circuit de réinitialisation adapté à recevoir le deuxième signal 20 d'horloge et à générer une deuxième transition d'horloge du troisième signal d'horloge en réinitialisant le deuxième dispositif synchrone avec un retard par rapport à la première transition d'horloge du deuxième signal d'horloge. Selon un autre mode de réalisation, le circuit de 25 protection de rapport cyclique comprend en outre un ou plusieurs autres dispositifs synchrones adaptés à échantillonner un signal de données sur la base du premier signal d'horloge ; et un inverseur adapté à inverser le deuxième signal d'horloge afin de générer un signal d'horloge de sortie du circuit de protection. 30 Selon un autre aspect, on prévoit un circuit intégré comprenant une ligne de transmission d'horloge comprenant au moins un circuit de protection de rapport cyclique tel que susmentionné. Selon encore un autre aspect, on prévoit un procédé 35 pour ajuster le rapport cyclique d'un signal d'horloge, le 1687 - 117GR1C0-0805FR01 4 procédé comprenant les étapes suivantes : recevoir par un premier dispositif synchrone un premier signal d'horloge sur une ligne d'entrée ; générer par le premier dispositif synchrone une première transition d'horloge d'un deuxième signal d'horloge en réponse à une première transition d'horloge du premier signal d'horloge ; et générer, par un circuit de réinitialisation couplé à la ligne d'entrée, une deuxième transition d'horloge du deuxième signal d'horloge en réinitialisant le premier dispositif synchrone avec un retard par rapport à la première transition d'horloge du premier signal d'horloge. Selon un autre mode de réalisation, le circuit de réinitialisation est couplé à la ligne d'entrée par l'intermédiaire du premier dispositif synchrone ou par l'intermédiaire d'un autre dispositif synchrone.
Selon un autre mode de réalisation, le circuit de réinitialisation est couplé à la ligne d'entrée par l'intermédiaire du premier dispositif synchrone, et reçOit le deuxième signal d'horloge. Selon un autre mode de réalisation, le circuit de 20 réinitialisation est couplé à la ligne d'entrée par l'inter- médiaire d'un deuxième dispositif synchrone, le procédé comprenant en outre la génération par le deuxième dispositif synchrone d'une première transition d'horloge d'un troisième signal d'horloge en réponse à la première transition d'horloge du 25 premier signal d'horloge, le circuit de réinitialisation recevant le troisième signal d'horloge. Brève description des dessins Les objets, caractéristiques, aspects et avantages susmentionnés de l'invention, et d'autres, apparaîtront claire-30 ment à la lecture de la description détaillée suivante de modes de réalisation, donnés à titre d'illustration et non de limitation, en référence aux dessins joints, dans lesquels : la figure 1 illustre schématiquement un circuit intégré selon un exemple de réalisation ; B11687 - 11-GR100-0805FR01 la figure 2 illustre schématiquement un circuit de protection de rapport cyclique selon un exemple de réalisation ; la figure 3 illustre schématiquement plus en détail un circuit de réinitialisation du circuit de la figure 2 selon un 5 exemple de réalisation ; la figure 4 est un chronogramme illustrant des signaux dans les circuits des figures 2 et 3 selon un exemple de réalisation ; et la figure 5 illustre schématiquement un circuit de 10 protection de rapport cyclique de signal d'horloge selon un autre exemple de réalisation. Description détaillée Dans la description suivante, le terme "coupler" et ses variantes seront utilisés pour couvrir à la fois des 15 connexions directes et indirectes, y compris des connexions faites par l'intermédiaire d'une ou plusieurs bascules. La figure 1 illustre schématiquement un système de transmission d'horloge, dans lequel un circuit intégré 100, par exemple un circuit intégré spécifique d'application (ASIC), 20 comprend un premier bloc de circuit 102 agencé pour communiquer avec un deuxième bloc de circuit 104 par l'intermédiaire d'un bus de données 106 et d'un bus d'horloge 108. Les blocs de circuit 102 et 104 sont par exemple séparés par une distance relativement grande, par exemple de 10 mm ou plus. Le bus de 25 données 106 comprend par exemple une pluralité de lignes de transmission, tandis que le bus d'horloge 108 comprend par exemple une seule ligne de transmission, bien que dans des variantes de réalisation le bus d'horloge puisse comprendre plus d'une seule ligne de transmission. 30 Un certain nombre de circuits de protection de rapport cyclique sont intercalés sur la longueur des bus de données et d'horloge. Dans l'exemple de la figure 1, trois de ces circuits 110, 112 et 114 sont prévus, bien que dans des variantes de réalisation on puisse en utiliser un nombre quelconque. En 35 outre, bien que cela ne soit pas illustré en figure 1, un chemin B11687 - 11-GR1C0-0805bRO1 de retour peut être prévu pour des communications à partir du bloc de circuit 104 vers le bloc de circuit 102, comprenant par exemple un autre bus de données et un autre bus horloge, ici encore avec des circuits de protection de rapport cyclique correspondants intercalés. La figure 2 illustre plus en détail un exemple du circuit de protection 110 de la figure 1 selon un exemple de réalisation. Les circuits de protection 112 et 114 comprennent par exemple une circuiterie identique.
Comme cela est illustré en figure 2, le signal d'horloge CLK1 reçu sur le bus d'horloge 108 est fourni à des entrées d'horloge de dispositifs synchrones 202 et 204 respectivement. Chacun des dispositifs 202 et 204 est par exemple une bascule de type D, bien qu'on puisse utiliser d'autres types de bascule ou des dispositifs similaires. La bascule 202 reçoit un signal de données D sur une ligne de données d'entrée 106A du bus de données 106, et fournit un signal de données de sortie D' sur une ligne 106A'. Bien que cela ne soit pas représenté en figure 2, des bascules supplémen- taires 202 peuvent être prévues pour d'autres lignes de données du bus de données 106. La bascule 204 a son entrée de données reliée à une valeur "1" logique, par exemple à une tension d'alimentation VDD, et fournit sur une ligne de sortie 108' un signal d'horloge CLK2 généré sur la base du signal d'horloge CLK1. La ligne 108' est par exemple couplée à un inverseur 206, qui fournit sur sa sortie un signal d'horloge à transmettre à un étage suivant, comme un circuit de protection suivant dans le chemin de transmission.
La ligne 108' est aussi couplée à un circuit de réinitialisation 207 adapté pour réinitialiser le dispositif synchrone 204 après un retard déterminé. Le circuit de réinitialisation 207 comprend par exemple un élément de retard (DELAY) 208 et un circuit de génération d'impulsion (PULSE GEN CIRCUITRY) 210. L'élément de retard 208 est par exemple un B11687 - 11-GR100-0805FR01 7 dispositif de retard dédié, ou pourrait être mis en oeuvre par un tampon, ou par deux ou plusieurs inverseurs couplés en série. L'élément de retard 208 retarde le signal d'horloge CLK2 pour fournir une version retardée CLK2', fournie au circuit de génération d'impulsion 210. Le circuit de génération d'impulsion 210 fournit un signal de réinitialisation R comprenant une impulsion sur une ligne 212 vers une entrée de réinitialisation de la bascule 204. Dans des variantes de réalisation, l'élément de retard 208 pourrait au lieu de cela être couplé entre le circuit de génération d'impulsion 210 et l'entrée de réinitialisation de la bascule 204. Bien que dans la figure 2 le circuit de réinitialisation 207 soit couplé à la ligne d'entrée d'horloge 108 par l'intermédiaire de la bascule 204, il sera clair pour l'homme de 15 l'art que dans des variantes de réalisation décrites plus en détail ci-après en référence à la figure 5, le circuit de réinitialisation 207 pourrait être couplé à la ligne d'entrée d'horloge 108 par l'intermédiaire d'une autre bascule, qui est par exemple couplée de façon similaire à la bascule 204. 20 La figure 3 illustre plus en détail le circuit de réinitialisation 207 de la figure 2 dans un exemple où il est couplé à la sortie de la bascule 204. Comme cela est illustré en figure 3, le circuit de génération d'impulsion 210 comprend par exemple une porte NON ET 25 à deux entrées 302 ayant une entrée couplée à la sortie de l'élément de retard 208, et une autre entrée qui reçoit un signal d'horloge CLK2", qui correspond au signal d'horloge CLK2' à la sortie de l'élément de retard 208 après avoir été inversé par un inverseur 304. La sortie de la porte NON ET 302 fournit 30 le signal de réinitialisation R sur la ligne 212 à l'entrée de réinitialisation de la bascule 204. On va maintenant décrire plus en détail le fonctionnement des circuits des figures 2 et 3, en référence au chronogramme de la figure 4.
B11687 - 11-GR1C0-0805FRO1 8 La figure 4 illustre des exemples du signal de données D sur la ligne 106A, du signal de données D' sur la ligne 106A', des signaux d'horloge CLK1, CLK2, CLK2' et CLK2", et du signal de réinitialisation R.
Une première transition 402 du signal d'horloge CLK1, qui dans cet exemple est un front montant, survient approximativement au milieu de la valeur de données Dl du signal de données D. En réponse à la transition d'horloge 402, la bascule 10 204 génère une première transition d'horloge 404 du signal d'horloge CLK2 avec un retard tO par rapport à la transition 402. L'élément de retard 208 introduit un retard tl sur le signal d'horloge CLK2 pour générer le signal CLK2' représenté en figure 4, ayant une transition d'horloge, 406 retardée d'un 15 retard tl par rapport à la transition d'horloge 404 du signal d'horloge CLK2. Comme cela est expliqué plus en détail ci-après, le retard tl est par exemple proche de la moitié de la période d'horloge du signal d'horloge CLK1. Le circuit de génération d'impulsion 210 transforme la 20 transition d'horloge 406 du signal d'horloge retardé CLK2' en une impulsion 408 du signal de réinitialisation R, qui est une impulsion négative dans l'exemple de la figure 4. En particulier, la transition d'horloge 406 est par exemple un front montant, amenant les deux entrées de la porte NON ET 302 à un 25 niveau logique haut, et provoquant un front descendant 410 du signal de réinitialisation R. Après un retard t2 sur la transition d'horloge 406, le signal CLK2" sur la sortie de l'inverseur 304 présente un front descendant 411, qui va à son tour provoquer un front montant 412 du signal de réinitia- 30 lisation R. Ainsi, l'impulsion de réinitialisation négative a une durée égale au retard introduit par l'inverseur 304. Le front descendant 410 du signal de réinitialisation provoque une transition d'horloge 414 du signal d'horloge CLK2, en particulier un front descendant qui survient à environ la 35 moitié d'une période d'horloge après le front montant 404 du B11687 - 11-GR1C0-0805FR01 9 signal d'horloge CLK2. En particulier, le retard entre le front montant 404 et le front descendant 414 du signal d'horloge CLK2 est égal au. retard tl introduit par l'élément de retard 208 plus le retard introduit par la porte NON ET 302 et par l'entrée de réinitialisation de la bascule 204 en réponse au front montant 406 du signal CLK2". Ainsi, ce retard peut être configuré avec une précision relativement élevée, par exemple en choisissant une valeur appropriée du retard assuré par l'élément 208. On notera que, dans l'exemple de la figure 4, un front descendant 416 du signal d'horloge CLK1 est décalé par rapport à sa position idéale, en raison d'une distorsion du rapport cyclique du signal. Cependant, puisque le front 416 n'est pas utilisé pour générer le front d'horloge descendant 414 du signal d'horloge CLK2, cette distorsion du front d'horloge n'est pas propagée. Comme cela est représenté en figure 4, la séquence de signaux qui vient d'être décrite se répète pour des fronts d'horloge montants suivants du signal d'horloge CLK1. On notera aussi que le signal de données D', qui a été 20 synchronisé en utilisant le signal d'horloge CLK1, a des transitions de données qui tombent sensiblement en même temps que les fronts montants du signal d'horloge CLK2. Ainsi, les fronts descendants du signal d'horloge CLK2 sont bien positionnés pour échantillonner ce signal de données D' au 25 niveau d'un étage suivant. L'inverseur 206 de la figure 2 convertit ces fronts descendants en fronts montants qui sont ainsi adaptés pour réaliser cette fonction. La figure 5 illustre le circuit de protection de rapport cyclique 110 selon une variante de réalisation. Les 30 éléments qui sont communs avec le mode de réalisation de la figure 2 ont été notés avec les mêmes références et ne vont pas être décrits de nouveau en détail. Dans le mode de réalisation de la figure 5, le circuit de réinitialisation 207 reçoit le signal d'horloge CLK1 par 35 l'intermédiaire d'une autre bascule 504, plutôt que par 1687 - 11-GR1C0-0805FR01 10 l'intermédiaire de la bascule 204. En particulier, la bascule 504 a son entrée de données fixée à une valeur "1" logique, et son entrée d'horloge couplée à la ligne d'entrée 108 pour recevoir le signal d'horloge CLK1. La sortie de la bascule 504 fournit un signal d'horloge CLK3, qui correspond de très près au signal CLK2. Plutôt que d'être couplé à l'inverseur 206, la sortie de la bascule 504 est couplée à une charge fictive 506, qui présente des caractéristiques de charge similaires à celles de l'inverseur 206. La sortie de la bascule 504 est aussi couplée au circuit de réinitialisation 207, qui fournit le signal de réinitialisation sur la ligne 212. La bascule 504 est par exemple réinitialisée par un autre circuit de réinitialisation comprenant un élément de retard (DELAY) 508 et un circuit de génération d'impulsion (PULSE GEN CIRCUITRY) 510, qui pour la symétrie sont par exemple identiques aux blocs correspondants du circuit de réinitialisation 207. Cependant, il sera clair pour l'homme de l'art que le retard introduit par l'élément 508 n'a pas besoin de correspondre exactement à l'élément de retard 208.
Un avantage des modes de réalisation décrits ici est que le rapport cyclique d'un signal d'horloge peut être ajusté de façon simple, empêchant ainsi une distorsion du signal d'horloge. En outre, le circuit de protection comprend relativement peu de composants, et par conséquent utilise relativement peu de surface de silicium. Un avantage du mode de réalisation de la figure 5 est qu'il n'y a pas de rebouclage temporel revenant de la sortie de la bascule 204 vers son entrée de réinitialisation, rendant ainsi le circuit mieux adapté à une analyse temporelle statique, 30 et en particulier permettant de caractériser le retard de propagation du front d'horloge montant. Bien qu'on ait décrit un certain nombre d'exemples de réalisation, il sera clair pour l'homme de l'art qu'on pourrait appliquer diverses modifications et améliorations. 1687 - 11-GR100-0805FR01 11 Par exemple il sera clair pour l'homme de l'art que les dispositifs logiques contrôlés par un front d'horloge montant pourraient à la place être adaptés pour être contrôlés par un front d'horloge descendant, et vice versa.
En outre, il sera clair pour l'homme de l'art que les fonctionnalités décrites en relation avec les divers modes de réalisation pourraient être combinées dans des variantes de réalisation selon diverses combinaisons. En outre, il sera clair pour l'homme de l'art que les 10 circuits décrits ici pourraient être adaptés à des méthodologies communes de test de fabrication d'ASIC, qui seront bien connues de l'homme de l'art.
Claims (14)
- REVENDICATIONS1. Circuit de protection de rapport cyclique comprenant : un premier dispositif synchrone (204) adapté à recevoir un premier signal d'horloge (CLK1) sur une ligne d'entrée (108) et à générer une première transition d'horloge (404) d'un deuxième signal d'horloge (CLK2) en réponse à une première transition d'horloge (402) du premier signal d'horloge ; et un circuit de réinitialisation (207) couplé à la ligne 10 d'entrée et adapté à générer une deuxième transition d'horloge du deuxième signal d'horloge en réinitialisant le premier dispositif synchrone avec un retard (t0+t1) par rapport à la première transition d'horloge du premier signal d'horloge.
- 2. Circuit de protection de rapport cyclique selon la 15 revendication 1, dans lequel le circuit de réinitialisation (207) comprend un circuit de génération d'impulsion (210) adapté à générer une impulsion pour réinitialiser le premier dispositif synchrone (204) sur la base de la première transition d'horloge du premier signal d'horloge (CLK1). 20
- 3. Circuit de protection de rapport cyclique selon la revendication 2, dans 'lequel le circuit de réinitialisation (207) comprend une porte NON ET (302) ayant une première entrée couplée à un noeud d'entrée du circuit de réinitialisation et une deuxième entrée couplée au noeud d'entrée du circuit de 25 réinitialisation par l'intermédiaire d'un inverseur (304), la porte NON ET générant ladite impulsion pour réinitialiser le premier dispositif synchrone (204).
- 4. Circuit de protection de rapport cyclique selon l'une quelconque des revendications 1 à 3, dans lequel le 30 circuit de réinitialisation (207) comprend un élément de retard (208) adapté à fournir une version retardée du premier signal d'horloge (CLK1).
- 5. Circuit de protection de rapport cyclique selon l'une quelconque des revendications 1 à 4, dans lequel leB11687 - 11-GR100-0805FR01 13 circuit de réinitialisation (207) est couplé à la ligne d'entrée (108) par l'intermédiaire du premier dispositif synchrone (204) ou par l'intermédiaire d'un deuxième dispositif synchrone (504).
- 6. Circuit de protection de rapport cyclique selon 5 l'une quelconque des revendications 1 à 4, dans lequel le circuit de réinitialisation (207) est couplé à la ligne d'entrée (108) par l'intermédiaire du premier dispositif synchrone (204), le circuit de réinitialisation recevant le deuxième signal d'horloge (CLK2). 10
- 7. Circuit de protection de rapport cyclique selon l'une quelconque des revendications 1 à 4, dans lequel le circuit de réinitialisation (207) est couplé à la ligne d'entrée (108) par l'intermédiaire d'un deuxième dispositif synchrone (504), le deuxième dispositif synchrone étant adapté à générer 15 une première transition d'horloge (404) d'un troisième signal d'horloge (CLK3) en réponse à la première transition d'horloge (402) du premier signal d'horloge (CLK1), le circuit de réinitialisation recevant le troisième signal d'horloge.
- 8. Circuit de protection de rapport cyclique selon la 20 revendication 7, comprenant en outre un autre circuit de réinitialisation (508, 510) adapté à recevoir le deuxième signal d'horloge (CLK2) et à générer une deuxième transition d'horloge du troisième signal d'horloge (CLK3) en réinitialisant le deuxième dispositif synchrone (504) avec un retard (t1) par 25 rapport à la première transition d'horloge du deuxième signal d'horloge.
- 9. Circuit de protection de rapport cyclique selon l'une quelconque des revendications 1 à 8, comprenant en outre : un ou plusieurs autres dispositifs synchrones (202) 30 adaptés à échantillonner un signal de données (D) sur la base du premier signal d'horloge (CLK1); et un inverseur (206) adapté à inverser le deuxième signal d'horloge (CLK2) afin de générer un signal d'horloge de sortie du circuit de protection.B11687 - 11-GR1C0-0805FR01 14
- 10. Circuit intégré comprenant une ligne de transmission d'horloge (108) comprenant au moins un circuit de protection de rapport cyclique (110, 112, 114) selon l'une quelconque des revendications 1 à 9.
- 11. Procédé pour ajuster le rapport cyclique d'un signal d'horloge, le procédé comprenant les étapes suivantes : recevoir par un premier dispositif synchrone (204) un premier signal d'horloge (CLK1) sur une ligne d'entrée (108) ; générer par le premier dispositif synchrone une 10 première transition d'horloge (404) d'un deuxième signal d'horloge (CLK2) en réponse à une première transition d'horloge (402) du premier signal d'horloge ; et générer, par un circuit de réinitialisation (207) couplé à la ligne d'entrée, une deuxième transition d'horloge du 15 deuxième signal d'horloge en réinitialisant le premier dispositif synchrone avec un retard (t0i-t1) par rapport à la première transition d'horloge du premier signal d'horloge.
- 12. Procédé selon la revendication 11, dans lequel le circuit de réinitialisation (207) est couplé à la ligne d'entrée 20 (108) par l'intermédiaire du premier dispositif synchrone (204) ou par l'intermédiaire d'un autre dispositif synchrone (504).
- 13. Procédé selon la revendication 11, dans lequel le circuit de réinitialisation (207) est couplé à la ligne d'entrée par l'intermédiaire du premier dispositif synchrone (204), et 25 reçoit le deuxième signal d'horloge (CLK2).
- 14. Procédé selon la revendication 11, dans lequel le circuit de réinitialisation (207) est couplé à la ligne d'entrée (108) par l'intermédiaire d'un deuxième dispositif synchrone (504), le procédé comprenant en outre la génération par le 30 deuxième dispositif synchrone d'une première transition d'horloge (404) d'un troisième signal d'horloge (CLK3) en réponse à la première transition d'horloge (402) du premier signal d'horloge (CLK1), le circuit de réinitialisation recevant le troisième signal d'horloge. 35
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Also Published As
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|---|---|
| US9197197B2 (en) | 2015-11-24 |
| US20140103972A1 (en) | 2014-04-17 |
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