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BREVET DE PERFECTIONNEMENT INTERNATIONAL STANDARD ELECTRIC CORPORATION DEMANDE D'UN PREMIER BREVET DE PERFECTIONNEMENT AU BREVET BELGE No------ (PV 2 60175) DEPOSE LE 2 AOUT 1983 POUR :
CALCULATEUR ASSOCIATIF PERMETTANT UNE MULTIPLICATION
RAPIDE La présente invention revendique la priorité d'une demande de brevet déposée aux Etats-Unis d'Amérique le 23 décembre 1982 sous le NI 452 596 au nom de : Steven Gregory MORTON Inventeur : S. G. MORTON
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La présente invention se rapporte généralement à des circuits logiques numériques à vitesse élevée dans lesquels le délai de propagation des signaux numériques est grandement réduit. L'invention est applicable à toute connexion sérielle de circuits logiques numériques, tels que des circuits de retenue et à des multiplexeurs en série.
Elle est particulièrement applicable à des processeurs associatifs dans lesquels un grand nombre de circuits de retenue ou de multiplexeurs sont reliés en série.
Il est connu dans cette technique qu'il est avantageux de minimiser le nombre de connexions entre les cellules arithmétiques d'un processeur, tel qu'un processeur associatif, afin de minimiser les problèmes d'interconnexion et de délai de propagation. La réalisation d'un additionneur arithmétique typique, un circuit avec prévision de retenue, nécessite de nombreux chemins de données de telle sorte qu'elle ne peut pas toujours être effectivement utilisée là où des temps d'exécution courts sont requis. Aucune technique de prévision de retenue de ce genre n'existe dans l'art antérieur pour un circuit ayant un grand nombre de multiplexeurs en série.
Une autre solution connue pour les circuits de
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retenue est celui de qui tire parti d'une structure à transistors transfert (pass transistor) dans les circuits MOS. Un transistor de transfert, qui transfère simplement son entrée à sa sortie, pour chaque élément binaire d'un additionneur, est activé lorsque le report d'un élément binaire doit
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être propagé vers la sortie de retenue de l'élément binaire, c'est-à-dire quand seulement une des deux entrées parallèles de l'additionneur est vraie. Un report entrant dans la cellule peut ainsi être rapidement dirigé vers la sortie de retenue de la cellule parce me toutes les décisions de propagation de retenue peuvent être faites simultanément par un circuit qui examine les entrées parallèles de l'additionneur.
L'inconvénient de cette technique connue est l'impédance relativement élevée du transistor de transfert dans son état actif. Au fur et à mesure que le nombre d'éléments binaires à travers lequel la retenue est propagée augmente, la capacitance distribuée, de même que l'impédance accrue de la série de transistorsde transfert, retarde considérablement l'opération du circuit.
Les processeurs associatifs sont ceux qui opèrent sur de nomvreuses données objets simultanément plutôt que séquentiellement comme dans un processeur conventionnel.
Un tel processeur associatif peut êts constitué par une matrice d'ordinateur opérant sur un seul élément binaire et réalisé par un processus d'intégration à grande échelle (LSI). De tels ordinateurs cellulaires obéissent simultanément à la même instruction, chacun opérant sur ses propres données.
Les cellules d'une rangée de la matrice de processeur associatif peuvent être dynamiquement (d'une instruction à l'autre) configurées en un nombre quelconque de champs de longueur prédéterminée arbitraire (dans les limites de la largeur de la matrice). Chaque champ peut alors opérer indépendamment comme s'il était un ordinateur séparé pour la longueur de mots donnée, capable d'accomplir des opérations arithmétiques et logiques. Ces champs doivent tous obéir simultanément à la même instruction, ou ils peuvent être sélectivement inhibés sous commande du programme.
Un example d'une architecture de cellules de
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processeur associatif du type qui peut effectivement utiliser la présente invention est décrit dans le brevet principal auquel on peut se référer pour les détails d'un processeur associatif.
Le brevet américain No 3.728. 532 (Carry Skip-Ahead Network) décrit des réseaux de retenue ayant un nombre d'éléments binaires qui est une puissance de deux, dans lequel le nombre de connexions entre les cellules augmente au fur et à mesure que le nombre d'éléments binaires sautés augmente, étant de 4 pour un bloc de 4 éléments binaires, augmentant ainsi le coût de l'interconnexion. Le brevet américain No 3 654 394 (Field Effect Transistor Switch, Particularly for Multiplexing) décrit le multiplexage de signaux analogiques. Le brevet américain No 3 925 651 (Current Mode Arithmethic Logic Array) montre une unité arithmétique et logique à quatre éléments binaires construite suivant un mode courant pour la logique.
Le brevet américain No 4229803 (I2L Full Adder and ALU) montre une unité arithmétique
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2 et logique suivant la technologie
La présente invention décrit un circuit amélioré pour accomplir des calculs arithmétiques à grande vitesse et comporte un mécanisme pour dynamiquement éliminer des éléments binaires de données fautifs dans une configuration minimisant les chemins de délai de propagation. Elle est particulièrement applicable à un processeur associatif où la longueur des mots de données et le taux d'écoulement de celles-ci peut varier d'une instruction à l'autre. Suivant l'invention, le temps de délai de propagation des données est minimisé tout comme l'est le nombre des interconnexions de circuit requises, rendant par là l'invention facilement réalisable sur une puce LSI.
Les avantages de cette technique de circuit sont multipliés dans un processeur associatif car ils sont hautement reconfigurableset doivent être capables d'exclure des éléments
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binaires non désirés d'une opération arithmétique, de changer les tailles dos mots de données et d'éliminer des éléments binaires fautifs. La présente invention est avantageusement réalisée sous forme de circuits de retenue arithmétiques dans des circuits logiques multiplexés en cascade, qui peuvent effectivement être réalisés par des circuits intégrés MOS (Metal Oxide Semiconductor), ou en CMOS (Complementary MOS) dans lesquels une pluralité d'étages de tels circuits doivent être connectés en série, c'est-à-dire 8,16, 32 etc., tout en fournissant encore une haute vitesse d'exécution.
C'est par conséquent un objet essentiel de la présente invention que de fournir une configuration de processeur numérique amélioré ayant un délai de propagation de signal numérique minimisé.
C'est un autre but de l'invention que de fournir une structure de cellule de processeur associatif améliorée.
C'est encore un autre but de l'invention que de minimiser le nombre des connexions requises entre les cellules arithmétiques dans un processeur.
C'est encore un autre but de l'invention que de fournir une cellule d'additionneur CMOS améliorée.
C'est encore un autre but de l'invention que de fournir un circuit amélioré pour exclure des éléments binaires de données fautifs.
C'est encore un autre objet de l'invention que de fournir un processeur associatif ayant une haute vitesse d'exécution et dans lequel des éléments binaires de données non désirée ou fautifs sont exclus.
C'est encore un autre but de l'invention que de configurer une série de cellules de traitement ou étages dans un groupement dynamique pour minimiser les délais de propagation de signaux numériques et pour opérer effectivement
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sur des longueurs de mots de données choisies arbitraitement, cette longueur pouvant être facilement changée.
C'est encore un autre but de l'invention que de réaliser des circuits répondant à ce qui précède dans
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-------------------------------------------------------- une technologie MOS LSI, nécessitant seulement une seule connexion entre les cellules, et permettant à des cellules sélectionnées dans un processeur associatif d'être omises pour une opération arithmétique.
Les buts et autres caractéristiques précités ainsi que les avantages de l'invention deviendront plus apparents en se référant à la description détaillée qui fait suite devant être lue en conjonction avec les dessins qui l'accompagnent et dans lesquels :
La Fig. lA est une représentation schématique d'une porte de transfert CMOS connue ;
La Fig. 1B est une représentation simplifiée du circuit de la Fig. 1A ;
La Fig. 1C est une représentation schématique d'un modèle de circuit à éléments discrets d'une porte de transfert connue ;
La Fig. 2 est un circuit équivalent simplifié d'un circuit de retenue à porte de transfert dans le cas le plus mauvais ;
La Fig. 3A est une cellule d'additionneur élémentaire suivant la présente invention ;
La Fig. 3B est une table de vérité logique pour les décisions de retenue de la cellule d'additionneur de la Fig. 3A ;
La Fig. 4 est un additionneur à élémentsbinaires multiples constitué par huit cellules d'additionneur élémentaires du type illustré à la Fig. 3A ; et
La Fig. 5 est un additionneur à éléments binaires multiples avec contournement d'un élément suivant la présente
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invention.
Les Fig ; 1A, 1B et 1C illustrent des représentations de circuits conventionnellement utilisées pour décrire des portes de transfert CMOS. La Fig. 1A montre laporte de transfert 10 comme constituée par deux tranÅastors de transfert 12 et 14, interconnectés comme montré et le transistor 12 étant du type p tandis que le transistor 14 est du type n. Lorsque la ligne de commande 16 est haute (1 logique), l'un ou l'autre des transistors 12 ou 14 va devenir conducteur, suivant les états du signal d'entrée sur la ligne 18 et du signal de sortie sur la ligne 20, et présentant alors un chemin à impédance relativement basse entre l'entrée 18 et la ligne de sortie 20.
Les transistors étant de polarité complémentaire, le signal de commande 16 est appliqué directement à la grille de 14 et sous la forme complémentaire, à la grille de 12 par l'intermédiaire de l'inverseur 22.
De la sorte, lorsque la ligne de commande 16 est basse (0 logique), les deux transistors sont alors coupés et l'entrée 18 est déconnectée de la sortie 20 suite à l'impédance élevée présentée par la porte 10dans cette condition. L'inverseur 22 de la Fig. 1A a été remplacé par un simple cercle 24 à la Fig. 1B sur la grille du transistor 12. La porte de transfert CMOS de la Fig. 1B est donc une représentation équivalente simplifiée. La Fig. 1C illustre un modèle du circuit à éléments discrets d'une porte de transfert CMOS.
Typiquement, pour une porte CMOS active avec une géométrie minimum et configurée sur une base de puce LSI utilisant les règles de la technologie à 4 microns et une tension d'entrée de 5 Volt. les capacitances C et Clsont chacune approximativement égales à 0,5 picofarad tandis que la résistance série R est de l'ordre de 1000 ohm.
En se référant maintenant à la Fig. 2, un circuit équivalent simplifié pour un circuit de retenue à porte de
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transfert CMOS dans le cas le plus mauvais est illustré par une pluralité de circuits à éléments discrets en série et du type montré à la Fig. 1C. Une telle série se produit d'ordinaire dans une longue chaine de propagation de retenues.
La capacitance C entre chacun des noeuds 1 à 8 et la terre est égale à C +C,. L'impédance résistive R pour charger C au noeud 1 est égale à R+S, où S est l'impédance de la source.
De façon analogue, l'impédance résistive pour charger C au noeud 4 est 4R+S et ainsi de suite pour chacun des noeuds.
Ainsi, il est apparent que, au plus longue est la chaine, au plus grande est la résistance pour la charge lorsqu'on avance le long de la chaine. De la sorte, la vitesse d'opération du circuit décroît au fur et à mesure que le nombre de portes de transmissionen série augmente.
Il y aurait une impédance constante pour activer chaque noeud si chacune des portes de transmission était remplacée par un circuit tampon tel que 114 à la Fig. 3A.
Un tel tampon, lorsqu'il est activé, présenterait une impédance d'environ 1000 ohm vers la terre ou Vcc et la sortie serait dans le même état que l'entrée. Cependant, le délai de propagation à tavers un tampon est sensiblement plus long que celui à travers une porte de transmission isolée.
Une performance optimiséepeut être obtenue par une combinaison de portes de transmission et de tampons.
En se référant maintenant à la Fig. 3A, une cellule d'additionneur élémentaire suivant la présente invention est illustrée généralement par 100. Un circuit somme 102 qui peut être d'une réalisation conventionnelle donne la somme vraie lorsqu'une et seulement une des trois entrées A, B et la retenue d'entrée est vraie, ou lorsque toutes les trois le sont. Le circuit de retenue 104 fournit de façon particulière un choix sur les lignes 106 et 108 pour la propagation de la retenue. La retenue d'entrée peut passer soit par la porte
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de transmission CMOS comprenant les transistors 112 ou par le tampon 114 suivant l'information IRM dépendant de la configuration sur la ligne 116, et l'information de localisation de faute sur la ligne 118.
Le Masque de Restauration d'Impédance est symbolisé par IRM et l'information de localisation de faute par BYPASS. Un masque de restauration d'impédance peut être défini comme une configuration d'éléments binaires qui sélectionne quels sont les tampons qui doivent être utilisés plutôt que des portes de transfert, afin de minimiser les délais de propagation dans le cas le plus mauvais.
Lorsque IRM est vrai (1 logique), BYPASS est faux (0 logique) et A et B sont tels qu'une retenue devrait être propagée, auquel cas les entrées Cp des portes 132 et 136 pour la propagation de retenue sont vraie, l'entrée de retenue pour le circuit 104 est propagée à travers le tampon 114 qui fournit une sortie à basse impédance sur la ligne 106.
Lorsque IRM est faux (0 logique), l'entrée de retenue est propagée à travers les transistors de transfert 112. Au cas où la retenue d'entrée n'est pas propagée et que BYPASS est faux (0 logique), un"un"logique ou un"zero"logique est fourni par le transistor 120 d'une porte de transfert MOS ou le transistor 122 d'u porte ana1ogue, suivant LES règles conventionnelles pour la génération des retenues. Lorsque BYPASS sur la ligne 118 est vrai (1 logique), ce qui est le cas soit pour une cellule défectueuse ou pour exclure un élément binaire de données des calculs, l'entrée de retenue est couplée à la sortie 124 par le chemin le plus rapide (celui avec le délai de propagation le plus faible) qui est constitué par les transistors de transfert 112.
Le circuit logique 130 pour la décision de retenue est un circuit logique qui réalise la table de vérité logique pour de telles décisions et représentée à la Fig. 3B. Ainsi,
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suivant l'état logique des entrées A et B, les sorties (retenue 1), C (propagation de retenue) et C (retenue zéro) p ont les états logiques montrés à cette figure. La porte ET 132 combine C avec IRM et le complément de BYPASS. Ce dernier P signal est également appliqué à la porte NAND 134 ensemble avec CO cl. Le complément de IRM et C sont combinés par la porte ET 136. La sortie de cette dernière constitue une des entrées de la porte OU 138, l'autre étant le signal BYPASS sur la ligne 118. La porte ET 140 combine le complément de BYPASS avec
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C.
La porte de transmission MOS 120 est soit un circuit ouvert z ou est couplée à la tension Vcc qui est de préférence de 5 ou de 10 V en courant continu. Le tampon 114 connecte l'entrée de retenue vers la sortie de retenue sur la ligne 124 ou est un circuit ouvert. La porte de transmission CMOS 112 connecte l'entrée de retenue vers la sortie de retenue sur la ligne 124 ou est un circuit ouvert. La porte de transmission MOS 122 est connectée à la terre d'alimentation ou est un circuit ouvert.
En se référant maintenant à la Fig. 4, un additionneur à élémentsbinairos multiples est représenté généralement par 200. Il est configuré sous la forme d'une pluralité de
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cellules d'additionneur élémentaires, chacun d'eux étant du type décrit en se référant aux Fig. 3et 3B. Dans l'exemple montré à la Fig. 4, huit cellules d'additionneur élémentaire 202,204, 206,208, 210,212, 214 et 216 sont connectées en série pour opérer sur une retenue d'entrée sur la ligne 218 et pour fournir une retenue de sortie sur la ligne 220.
Cet exemple suppose
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que IRM 7-0 Les cellules d'additionneur 202, 204, 206, 210, 212 et 214 conséquent chacune activer une porte de transmission de l'entrée de retenue de la cellule à la sortie de retenue, c'est-à-dire respectivement les portes 222,224, 226,228, 230 et 232, chacune du type décrit en se référant à la porte 112 de la Fig. 3A. Les cellules d'additionneur 208 et
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216 peuvent chacune activer un tampon de l'entrée de retenue de la cellule à la sortie. de retenue, c'est-à-dire respectivement les tampons 234 et 236, chacun du type décrit en se référant au tampon 114 de la Fig.. 3A.
Les entrées logiques A et B pour le délai de propagation dans le cas le plus mauvais, vers les cellules 202 à 216, montrées comme A et Bo pour la cellule 202 jusqu'à A7 et B7 pour la cellule 216, sont représentées au tableau ci-dessous.
Ce dernier montre aussi IRM..... IRM-, qui minimisent ce délai et BYPASSO,.... BYPASS qui sélectionnent toutes les cellules
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devant participer à l'addition.
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<tb>
A7 <SEP> A6 <SEP> A5 <SEP> A4 <SEP> A3 <SEP> A2 <SEP> A1 <SEP> A0 <SEP>
<tb> 1 <SEP> 1 <SEP> 1 <SEP> 1,1 <SEP> 1 <SEP> 1 <SEP> 1
<tb> B7 <SEP> B6 <SEP> B, <SEP> B4 <SEP> B3 <SEP> B, <SEP> B, <SEP> B0
<tb> 1 <SEP> 1 <SEP> 1 <SEP> 1,1 <SEP> 1 <SEP> 1 <SEP> 1
<tb> IRM <SEP> IRM6 <SEP> IRM5 <SEP> IRM4 <SEP> IRM3 <SEP> IRM2 <SEP> IRM1 <SEP> IRM0
<tb> 1 <SEP> 0 <SEP> 0 <SEP> 0,1 <SEP> 0 <SEP> 0 <SEP> 0
<tb> BYPASS7 <SEP> BYPASS6 <SEP> BYPASS5 <SEP> BYPASS4 <SEP> BYPASS3 <SEP> BYPASS2 <SEP> BYPASS1 <SEP> BYPASS0
<tb> 0 <SEP> 0 <SEP> 0 <SEP> 0, <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 0
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Les portes de transmission et les tampons sont représentés au tableau qui résulte de = 1000, 10002 et pour un chemin de propagation de retenue dans le cas le plus mauvais, de B7-0 ="7-0 =1111,
11112
Le délai de propagation de l'entrée de retenue sur l'entrée 218 à la sortie de retenue sur la sortie 220, en supposant que les entrées logiques A et B- sont stables, et en supposant des dimensions minima suivant les règles de la technologie à 4 micron, des circuit intégrés CMOS opérant à 5 Volt, est d'environ 3 nanosecondes pour la première porte de transmission 222,4 ns pour la seconde porte 224,5 ns
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pour la troisième porte 226, plus 10 ns par tampon, pour un délai de propagation total de deux fois 22 ou 44 ns, comparé à huit fois 10 soit 80 ns, si tous les tampons devaient être utilisés. Les sommes ..... 17 sont typiquement couplées à l'entrée d'une mémoire dont les sorties constituent la source des entrées AO,....A7 et BO,....., B7.
La somme peut ainsi être utilisée dans des calculs ultérieurs. La sortie de retenue est typiquement couplée à l'entrée de la section suivante de l'additionneur pour celui qui a plus de huit éléments binaires ou à une bascule pour emmagasinage, afin d'être utilisée dans des calculs ultérieurs. Typiquement, IRM,...,IRM sont obtenus d'un registre qui est chargé par le contrôleur du système lorsque les dimensions des mots sont changées.
Typiquement, BYPASS,, BYPASS sont obtenus d'un registre qui est chargé par le contrôleur du système lorsque des défectuosités sont décelées ou quand des éléments binaires doivent d'une autre manière être exclus d'une opération.
La performance du circuit pour toutes les portes de transmission de l'additionneur 200 produit un signal dont le temps d'élévation et de descente est très lent et qui a un temps de délai de propagation résultant pour huit éléments binaires comparable à un circuit ayant uniquement des tampons au lieu de portes de transmission.
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En se référant maintenant à la Fig. 5, une représentation schematique d'un additionneur à éléments binaires multiples) du type qui peut avantageusement être utilisé dans un processeur associatif, est généralement illustré par 300. Chacune des cellules d'additionneur élémentaire 302,304, 306,308, 310,312, 314 et 316 est du type décrit en se référant à la Fig. 3A. On souhaite qu'un des éléments binaires centraux ne participent pas au processus d'addition mais que les éléments binaires restants soient ajoutés.
L'élément binaire non participant est appelé"élément con-
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tourné" en guise d'exemple il se produit dans l'additionneur 308. L'élément court-circuité est omis de l'addition soit parce qu'il est fautif ou parce que les entrées ont un élément binaire particulier en leur sein qui ne doit pas être ajouté. Un tel élément binaire particulier pourrait par exemple être un élément de statut dans une application de télémétrie.
Où que soit situé l'élément contourné, il est important que l'entrée de retenue soit transmise à travers l'élément contourné de l'additionneur sans dépendre des entrées A et B vers cet élément contourné. Le signal BYPASS couplé à l'additionneur est mis sur vrai (1 logique) lorsqu'un élément binaire doit être omis. La Fig. 3 représente comment le signal BYPASS est couplé à l'additionneur de base.
Il peut venir d'un registre qui est extérieur à l'additionneur.
De façon similaire, le masque de restauration d'impédance (IRM) peut venir d'un registre externe. La porte de transmission 112 de la Fig. 3A est activée et tous les autres éléments 120, 114 et 122 de l'additionneur élémentaire de la Fig. 3A sont coupés chaque fois que le signal BYPASS est vrai (1 logique).
Les cellules d'additionneur élémentaire 302,304, 306,308, 312 et 314 peuvent respectivement activer les portes de transmission 318,320, 322,324, 326 et 328. Les cellules d'additionneur 310 et 316 peuvent respectivement activer les tampons 330 et 332. Lorsque l'élément binaire BYPASS d'une cellule est faux, activer un tampon ou une porte de transmission dans une cellule est déterminé par IRM . Une porte de transmission est activée lorsque le signal BYPASS est vrai (1 logique). Tandis que l'activation d'une porte de transmission est d'habitude préférable au tampon parce que la porte de transmission est plus rapide, il faut noter que le tampon pourrait être activé plutôt que la porte de transmission si on le souhaite.
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La Fig. 5 illustre un masque de restauration d'impédance (IRM) qui autorise le tampon 330 pour l'élément binaire suivant l'élément contourné. Si cet élément (dénoté. par X) n'était pas contourné, le tampon ou la porte de transmission dans l'additionneur 308 aurait autrement été autorisé. Ce court-circuitage d'un élément binaire défectueux fonctionne pour minimiser le nombre d'éléments binaires d'addi- tionneur dans une série, maintenant par là une vitesse élevée pour la propagation des données.
Les entrées logiques A et B vers les cellules d'additionneur 302,... 316, montrées comme AO et BO pour la cellule 302,...., A7 et B7 pour la cellule 316 sont représentées dans un second tableau qui fait suite, de même
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que IRM,.... IRM7 et BYPASS,.... BYPASS.
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A7 <SEP> A6 <SEP> A5 <SEP> A4 <SEP> A3 <SEP> A2 <SEP> A1 <SEP> A0
<tb> 1 <SEP> 1 <SEP> 1 <SEP> 1, <SEP> X <SEP> 1 <SEP> 1 <SEP> 1
<tb> B7 <SEP> B6 <SEP> B5 <SEP> B4 <SEP> B3 <SEP> B2 <SEP> B1 <SEP> B0
<tb> 1 <SEP> 1 <SEP> 1 <SEP> 1, <SEP> X <SEP> 1 <SEP> 1 <SEP> 1
<tb> IRM7 <SEP> IRM6 <SEP> IRM <SEP> IRM4 <SEP> IRM3 <SEP> IRM2 <SEP> IRM1 <SEP> IRM
<tb> 1 <SEP> 0 <SEP> 0 <SEP> 1, <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 0
<tb> BYPASS7 <SEP> BYPASS6 <SEP> BYPASS5 <SEP> BYPASS4 <SEP> BYPASS3 <SEP> BYPASS2 <SEP> BYPASS1 <SEP> BYPASS0
<tb> 0 <SEP> 0 <SEP> 0 <SEP> 0, <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 0
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Les sommes ,... < et sont couplées à l'entrée d'une mémoire dont les sorties sont et La somme peut ainsi être utilisée dans des calculs ultérieurs.. La somme de l'additionneur 308 peut aussi être éliminée.
L'entrée de retenue sur la ligne 334 est dérivée de la sortie de retenue d'un étage antérieur ou peut être connectée à diverses sources, tel qu'un 0 logique pour"ajouter A à B sans retenue d'entrée"ou une bascule de retenue pour"ajouter A à B avec une bascule de retenue".
La sortie de retenue sur la ligne 336 est couplée
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à l'entrée de la section suivante de l'additionneur pour un additionneur avec plus de huit éléments binaires, ou à une bascule pour y être emmagasinée pour un usage dans des calculs ultérieurs. IRM,...,IRM et BYPASS,..., BYPASS sont dérivés de registres qui sont chargés par le contrôleur de système lorsque les longueurs cbsmots sont changées, des défectuosités décelées, où des éléments binaires sont pour toute autre raison exclus d'une opération.
La technique de la présente invention est applicable à d'autres circuits logiques que des additionneurs. Elle l'est généralement à toute unité de logique fonctionnelle ayant une entrée, une opération à accomplir D une sortie qui est transmise à l'étage suivant. Par exemple, une connexion série de portes OU exclusif peuvent avoir un élément binaire qui est omis d'une opération. Un élément binaire est omis en établissant le signal BYPASS sur vrai (1 logique) pour l'unité de logique fonctionnelle particulière réalisant la fonction OU exclusif.
Suivant la présente invention, un jeu de valeurs pour le masque de restauration d'impédance est choisi pour minimiser le temps de propagation de signal dans le cas le plus mauvais. Le choix dépend de la technique de fabrication du circuit LSI, de considérations d'interface entre les cellules, et de la longueur du mot de données. Il est supposé dans l'exemple de la Fig. 4 que seulement un tampon sur quatre peut devoir être activé, laissant les trois portes de transmission intermédiairespotentiellement actives. La valeur du masque de restauration d'impédance peut être chargée dans un registre qui envoie l'information à l'additionneur au moment de l'opération, ou cela peut être fixé dans le cablage au moment de la fabrication, en dépendance de la possibilité de configurer le circuit.
Des chaînes d'additionneur de longueur arbitraire peuvent être fabriquées et le temps de délai de
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propagation résultant de l'usage optimum de tampons est seulement une petite fractionne celui requis pour une réalisation tout en tamponsou tout en portes de transmission.
Quoique les principes de l'invention aient été décrits ci-dessus en se référant à des exemples particuliers, il est bien entendu que cette description is faite seulement à titre d'exemple et ne constitue aucunement une limitation de la portée de l'invention.