JPS5814622A - 遅延回路 - Google Patents

遅延回路

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JPS5814622A
JPS5814622A JP56113224A JP11322481A JPS5814622A JP S5814622 A JPS5814622 A JP S5814622A JP 56113224 A JP56113224 A JP 56113224A JP 11322481 A JP11322481 A JP 11322481A JP S5814622 A JPS5814622 A JP S5814622A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は例えば各種のタイミング信号を発生させる場
合に用いられる遅延回路に関し、特に敏速且つ正確に遅
延回路の遅延時間を所定の値に設定することができる遅
延回路を提供するＫある。
例えば半導体メモリ等の動作を試験する装置においては
各種の位相を持つタイきング信号が必要とされる。この
ような場合第１図に示すように共通のパルス発生器１か
ら複数の可変遅延回路２ａ、２も、２ｃ、２ｄ、２・、
２ｆに基準りシックＰａ（第２図Ａ）を与え、各可変遅
延回路２龜〜２ｆよシ第２図Ｂ−ＧＫ示すような各位相
を持つ遅延パルｘ　Ｐ　ｂ−Ｐ　ｇｔ　４１　、仁の各
遅延パルスｐｂ〜Ｐｇをそれぞれメモリ試験用のタイミ
ング信号として利用するものである。
可変遅延回路２１〜２ｆは第３図に示すように例えばポ
テンショメータ３によって電圧を変化させることにより
その遅延量を変化させることができるように構成される
。入力端子４と出力端子５の間には切換回路６が設けら
れ、切換回路６によって遅延量ゼｐの状態と遅延回路７
によって遅延を与える状態とに切換ることかできるよう
にしている。実際にはこのような可変遅延回路が多段縦
続接続され、各段の遅延回路７の遅延時間に重み付けを
付し、その重み付けされた遅延回路７を適宜に直列接続
する如く選択するととｋよシ大略の遅延時間を得、その
遅延時間の微細な調整唸各遅延回路７のボテンシロメー
タ３て調整している。
従来はこの調整を行なう場合、遅延を与えていない基準
パルスと、遅延を与えたパルスとをオシログラフ゛に描
かせ、陰極線管に表示された二つの波形から遅延量を測
定し、その遅延量が所望の遅延量となるようにポテンシ
ロメータ３を調整している。
このように遅延量をオシログラフで測定している丸めそ
の測定精度はオシログラフの精度に依存し、更に読破誤
差も含まれるため遅延量の測定は精度よく行なわれてい
ない。また各遅延回路２ａ〜２ｆをそれぞれ調整しなけ
ればならないためその調整に時間が掛る欠点もある。
この発明の目的は敏速且つ正確に遅延時間を設定するこ
とができる遅延回路を提供するにある。
この発明では遅延時間を設定すべき遅延回路の遅延出力
を必要に応じて帰還することができるように構成し、そ
の帰還によシループを発振させ、その発振周期を測定す
る仁とＫよシ遅延回路の遅延時間を測定し、その測定値
と設定値とを比較し、その差がゼロとなるように可変遅
延回路に、制御電圧を与える。
よってこの発明によれば敏速且つ正確に遅延時間を設定
できる。
以下にこの発明の一実施例を群細に説明する。
第４図はこの発明の一実施例を示す。図中第３図と対応
する部分には同一符号を付してその重複説明は省略する
。この考案においては切換回路６の他に入力側に４切換
回路８を設け、この切換回路８によって出力端子５に出
力される遅延パルスを入力側に帰還できるように構成す
る。帰還回路には単安定マルチバイブレータ９が設けら
れ、オアゲート１１を通じて遅延パルスを与える。単安
定マルチバイブレータ９の出力は切換回路８を通じて遅
延回路７に与える。１２はスタートパルス発生器、１３
は制御器である。
制御器１３によシ切換回路８と６を制御する仁とにより
入力端子４から遅延回路７−出力端子５に通ずる状態と
、入力端子４から直接出力端子５に通ずる状態と、切換
回路８から直接切換回路６に通過し、オアゲート１１と
単安定マルチバイブレータ９によって第１閉ループを構
成する状態と遅延回路７−切換回路６−オアゲート１１
−単安定マルチバイブレータ９−切換回路８−遅延回路
７によって構成される鮪２閉ループ状態に切換ることが
できる。
先ず第１閉ループを構成している状態においてスタート
パルス発生器１２からスタートパルスを与えることによ
シ単安定マルチバイブレータ９からパルスを発生させる
。このパルスを第１閉ループに供給することによシ第１
閉ループはこれを構成する各回路素子の遅延時間に相当
する周期で発振する。この発振周期をカウンタ１４によ
シ測定し、その周期をＴ１として演算手段１５に記憶す
る。
次に第２閉ループを構成する状態に切換え、再びスター
トパルスを与える。このスタートパルスを与えると、第
２閉ループは発振状態となる。この第２閉ループは遅延
回路７を含むためその発振周期Ｔｍは長い。この発振周
期Ｔ８をカウンタ１４により計測し演算手段１５に供給
する。
演算手段１５は’Ｊ’ｓ−’ｌ’ｔを演算し、その７　
嘗−Ｔ　Ｉと設定すべき遅延時間Ｔｓとを比較し、その
差がゼロとなるように遅延回路７０制御手段１７を制御
する。この例では制御手段１７をディジタルメモリｘ＋
ａとＤ−Ａｔンパータ１７ｂによって構成した場合を示
す。つまシ演算器１゛５から出力されるディジタル値が
メモリ１７ａに入力され、メモリ１７ｍの読出出力がＤ
−Ａコンバータ１７１ｍでアナログ電圧に変換され、そ
のアナログ電圧が遅延回路７に与えられ、このアナログ
電圧により遅延回路７の遅延時間を規定する。
よってＴＩ−Ｔｌと設定値Ｔ８とが一致するように制御
系が動作する仁とによシ遅延回路７の遅延時間は直ちに
所望の設定値ＴｓＫ設定される。
以上説明したようにこの発明によれば、遅延回路７を含
む閉ループと遅延回路７を含まない閉ループを形成し、
この二つの閉ループを発振させることＫより遅延回路７
の直の遅延時間Ｔｌ−Ｔｌを得るようにし、遅延時間Ｔ
＊−Ｔｒと設定値Ｔ−とを比較し、その比較結果がゼロ
となるように制御ル−プを動作させるから、極〈短時間
に遅延回路７の遅延時間を所望の値に設定することがで
きる。
またカウンタ１４の計測値と設定値Ｔ−との比較はディ
ジタル的に比較するからその比較精度は高い。
よりて遅延回路７の遅延時間は精度よく設定できる。更
に設定が終了した状態で演算手段１５をメモリｔ７ｍか
ら切離すことによりメモリ１７＆はその設定値を保持し
続けるため、遅延回路７は設定状態を長期にわたって保
持することができる。
尚嬉４図では一つの遅延回路だけを示したが、実際は第
１図に示したように多くの可変ｉ！１延回路２ａ〜２ｆ
が存在する。設定が終了した状態ではカウンタ１４と演
算器１５は切離され、他の系の設定手段として流用する
ことができる。
また上述では遅延回路７としてアナログ電圧によって遅
延時間を変化させる形式のものを説明したがディジタル
信号によって遅延時間を設定できる形式の遅延回路もあ
る。このような形式の遅延回路を用いる場合にはＤ−Ａ
変換器１７ｂを省略することができ、メモリ１７ＪＬの
出力によって直接制御することができる。
【図面の簡単な説明】
第１図は遅延回路の応用例を示す接続図、第２図はその
動作を説明するための波形図、第３図は従来の遅延回路
の遅延時間を設定する方法を説明するための接続図、第
４図はこの発明の一実施例を示す接続図である。 ７：遅延回路、６．８：切換回路、１４：発振周期を測
定するカウンタ、１５：演算手段、１７：制御手段。 特許出願人　　タケダ理研工業株式会社代理人　単針　
卓

Claims (1)

    【特許請求の範囲】
  1. （１）外部信号によシ遅延量を制御できる遅延回路と、
    必要に応じてその遅弧出力を入力側に帰還する切換手段
    と、その切換手段が上記遅延出力を入力側に帰還する状
    １１にあるときその帰還ループによシ発振する発振周期
    を測定する手段と、その測定値と目標値との偏差値を求
    める演算手段と、この演算手段の演算結果を配憶して上
    記遅延回路に制御信号を与える制御手段とを具備して成
    る遅延回路。
JP56113224A 1981-07-20 1981-07-20 遅延回路 Granted JPS5814622A (ja)

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JP56113224A JPS5814622A (ja) 1981-07-20 1981-07-20 遅延回路
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JP56113224A JPS5814622A (ja) 1981-07-20 1981-07-20 遅延回路

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JPS5814622A true JPS5814622A (ja) 1983-01-27
JPH0124373B2 JPH0124373B2 (ja) 1989-05-11

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