JPS625367B2 - - Google Patents
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- Publication number
- JPS625367B2 JPS625367B2 JP54021045A JP2104579A JPS625367B2 JP S625367 B2 JPS625367 B2 JP S625367B2 JP 54021045 A JP54021045 A JP 54021045A JP 2104579 A JP2104579 A JP 2104579A JP S625367 B2 JPS625367 B2 JP S625367B2
- Authority
- JP
- Japan
- Prior art keywords
- delay
- circuit
- gate
- amount
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/26—Time-delay networks
- H03H11/265—Time-delay networks with adjustable delay
Landscapes
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
この発明は遅延量を正しい値に補正する事が可
能な遅延回路に関する。
能な遅延回路に関する。
従来において遅延回路の遅延時間が正しい値で
あるか否かを測定し、その遅延時間を正しい値に
補正調整する場合は陰極線管オシロスコープに遅
延回路の入力と出力とを供給し、そのオシロスコ
ープ上の目盛により入力と出力との差を読み取り
これを時間に換算して遅延時間を測定していた。
この測定は精度が悪く、しかも測定に時間がかか
り遅延回路をしばしば校正する場合には不便であ
つた。
あるか否かを測定し、その遅延時間を正しい値に
補正調整する場合は陰極線管オシロスコープに遅
延回路の入力と出力とを供給し、そのオシロスコ
ープ上の目盛により入力と出力との差を読み取り
これを時間に換算して遅延時間を測定していた。
この測定は精度が悪く、しかも測定に時間がかか
り遅延回路をしばしば校正する場合には不便であ
つた。
この発明は容易にしかも正確にかつ短時間で遅
延量を測定し、正しい遅延量に補正する事ができ
る補正可能な遅延装置を提供する事にある。
延量を測定し、正しい遅延量に補正する事ができ
る補正可能な遅延装置を提供する事にある。
この発明によれば外部からの制御信号で遅延量
を変化する事ができる遅延回路の出力を入力側に
帰還して発振状態とする事ができるように構成さ
れる。これを発振状態としてその発振周期を測定
しその周期からその測定結果から遅延量の誤差を
演算して制御信号を作り、この制御信号により上
記遅延回路の遅延量を制御して遅延量の補正を行
う。
を変化する事ができる遅延回路の出力を入力側に
帰還して発振状態とする事ができるように構成さ
れる。これを発振状態としてその発振周期を測定
しその周期からその測定結果から遅延量の誤差を
演算して制御信号を作り、この制御信号により上
記遅延回路の遅延量を制御して遅延量の補正を行
う。
例えば第１図に示すように複数の遅延部１１，
１２，１３及び１４が縦続的に接続されてその入
力端子１５と出力端子１６との間に挿入されてい
る。これ等遅延部１１〜１４はそれぞれ遅延され
ることなく信号を通過させる場合と一定量遅延さ
せて通過させる場合とを選択する事ができるよう
に構成されている。
１２，１３及び１４が縦続的に接続されてその入
力端子１５と出力端子１６との間に挿入されてい
る。これ等遅延部１１〜１４はそれぞれ遅延され
ることなく信号を通過させる場合と一定量遅延さ
せて通過させる場合とを選択する事ができるよう
に構成されている。
例えば遅延部１１においては入力された信号は
アンドゲート１７及び１８に与えられる。端子１
９からの制御信号レベルは低レベルの場合はイン
バータ２１を通じて反転されてアンドゲート１７
に与えられてアンドゲート１７を入力信号は通過
するが、アンドゲート１８には制御信号からのま
ま与えられ入力信号はアンドゲート１８で阻止さ
れる。逆に端子１９の制御信号が高レベルの場合
はアンドゲート１７は入力信号を阻止し、アンド
ゲート１８は入力信号を通過させる。アンドゲー
ト１７の出力はオアゲート２２を通じて出力さ
れ、つまり遅延部１１の出力とされるが、アンド
ゲート１８の出力は遅延回路２３を通じてオアゲ
ート２２に与えられる。
アンドゲート１７及び１８に与えられる。端子１
９からの制御信号レベルは低レベルの場合はイン
バータ２１を通じて反転されてアンドゲート１７
に与えられてアンドゲート１７を入力信号は通過
するが、アンドゲート１８には制御信号からのま
ま与えられ入力信号はアンドゲート１８で阻止さ
れる。逆に端子１９の制御信号が高レベルの場合
はアンドゲート１７は入力信号を阻止し、アンド
ゲート１８は入力信号を通過させる。アンドゲー
ト１７の出力はオアゲート２２を通じて出力さ
れ、つまり遅延部１１の出力とされるが、アンド
ゲート１８の出力は遅延回路２３を通じてオアゲ
ート２２に与えられる。
従つてアンドゲート１７が選択されている場合
は端子１５よりの入力は全く遅延なしに或はアン
ドゲート１７及びオアゲート１２による固定の遅
延だけ遅延されて遅延部１１を通過する。一方ア
ンドゲート１８が選択されている場合は遅延量α
１の遅延回路２３を通じて出力される。アンドゲ
ート１７及び１８を同一のものとしておけばアン
ドゲート１７が選択された場合に対してアンドゲ
ート１８が選択された場合には信号はα１だけ遅
延されたものとなる。
は端子１５よりの入力は全く遅延なしに或はアン
ドゲート１７及びオアゲート１２による固定の遅
延だけ遅延されて遅延部１１を通過する。一方ア
ンドゲート１８が選択されている場合は遅延量α
１の遅延回路２３を通じて出力される。アンドゲ
ート１７及び１８を同一のものとしておけばアン
ドゲート１７が選択された場合に対してアンドゲ
ート１８が選択された場合には信号はα１だけ遅
延されたものとなる。
同様に遅延部１２，１３，１４もそれぞれ制御
端子２４，２５，２６を高レベルにするかどうか
によつてその入力信号がα２、α３、α４遅延さ
れるかそのような遅延をともなわないで通過する
かの何れかに選択される。従つて遅延量α１、α
２、α３、α４をそれぞれ１＋１秒、２＋１秒、
４＋１秒、８＋１秒に選定しておき、これ等を制
御端子１９，２４，２５，２６に与える制御信号
によつて入出力端子１５及び１６間に各種の遅延
量を得る事ができる。
端子２４，２５，２６を高レベルにするかどうか
によつてその入力信号がα２、α３、α４遅延さ
れるかそのような遅延をともなわないで通過する
かの何れかに選択される。従つて遅延量α１、α
２、α３、α４をそれぞれ１＋１秒、２＋１秒、
４＋１秒、８＋１秒に選定しておき、これ等を制
御端子１９，２４，２５，２６に与える制御信号
によつて入出力端子１５及び１６間に各種の遅延
量を得る事ができる。
このような遅延装置において制御信号に応じて
各種の遅延量を得るが、その場合得られる遅延量
が正しい事が望まれる。その遅延量が正しいか否
かの測定を行うため、従来においては入力信号と
出力信号を陰極線管オシロスコープに供給してこ
れ等の位相差を表示管面上の目盛から読み取つて
正しい遅延量になるように遅延回路２３を補正し
ていた。
各種の遅延量を得るが、その場合得られる遅延量
が正しい事が望まれる。その遅延量が正しいか否
かの測定を行うため、従来においては入力信号と
出力信号を陰極線管オシロスコープに供給してこ
れ等の位相差を表示管面上の目盛から読み取つて
正しい遅延量になるように遅延回路２３を補正し
ていた。
この発明においては例えば第１図の遅延部１１
に適用した場合第２図に示すように遅延回路２３
としては制御信号によつて遅延量が制御できるよ
うなものとされる。又この遅延回路２３の出力を
入力側に帰還する帰還回路２７が構成される。即
ちオアゲート２２の出力は端子２８に供給される
と共に単安定マルチバイブレータ２９にも供給さ
れる。その単安定マルチバイブレータ２９の出力
はオアゲート３１に与えられる。入力端子１５と
遅延部１１の入力側との間に切替スイツチ３２が
設けられ、切替スイツチ３２は遅延部１１の入力
側を入力端子１５とオアゲート３１の出力側とに
切替え接続する事ができるようにされる。オアゲ
ート３１は発振用の起動パルスを入力するための
ものであり、端子３３よりオアゲート３１に対し
て起動パルスを与える事ができるようにされる。
に適用した場合第２図に示すように遅延回路２３
としては制御信号によつて遅延量が制御できるよ
うなものとされる。又この遅延回路２３の出力を
入力側に帰還する帰還回路２７が構成される。即
ちオアゲート２２の出力は端子２８に供給される
と共に単安定マルチバイブレータ２９にも供給さ
れる。その単安定マルチバイブレータ２９の出力
はオアゲート３１に与えられる。入力端子１５と
遅延部１１の入力側との間に切替スイツチ３２が
設けられ、切替スイツチ３２は遅延部１１の入力
側を入力端子１５とオアゲート３１の出力側とに
切替え接続する事ができるようにされる。オアゲ
ート３１は発振用の起動パルスを入力するための
ものであり、端子３３よりオアゲート３１に対し
て起動パルスを与える事ができるようにされる。
スイツチ３２をオアゲート３１側に接続した状
態で端子３３に起動パルスを与えるとオアゲート
３１の出力は制御端子１９の制御信号の状態に応
じてアンドゲート１７又は１８の何れかを通過
し、更にオアゲート２２を通過しその通過出力に
より単安定マルチバイブレータ２９が駆動され
る。マルチバイブレータ２９の出力がオアゲート
３１を通過して再び遅延部１１に入力される。つ
まりスイツチ３２をオアゲート３１側に接続する
事によつて帰還回路２７が構成され、帰還回路２
７に起動パルスを与えれば発振状態となる。
態で端子３３に起動パルスを与えるとオアゲート
３１の出力は制御端子１９の制御信号の状態に応
じてアンドゲート１７又は１８の何れかを通過
し、更にオアゲート２２を通過しその通過出力に
より単安定マルチバイブレータ２９が駆動され
る。マルチバイブレータ２９の出力がオアゲート
３１を通過して再び遅延部１１に入力される。つ
まりスイツチ３２をオアゲート３１側に接続する
事によつて帰還回路２７が構成され、帰還回路２
７に起動パルスを与えれば発振状態となる。
この発振状態の発振周期が周期測定回路３４に
よつて測定され、その測定結果に基いて所望の周
期に対する誤差が演算回路３５で演算され、その
演算結果が制御信号として遅延回路２３に与えら
れる。この例においては制御端子１９を低レベル
としてゲート１７を通る発振状態を構成してその
時の発振周期T0を測定し、その後制御端子１９
を高レベルとしてゲート１８及び遅延回路２３を
通る発振状態としその時の周期を測定回路３４で
測定する。その測定値をT1と前記測定値T0との
差が所定の遅延量、つまり遅延回路２３の遅延量
α１となるように演算回路３５において演算して
制御信号を発生する。この制御信号の大きさと遅
延回路２３における遅延量との関係は予め知られ
ているものとし、この関係により適当な制御信号
を作ることができ正しい遅延量が得られる。
よつて測定され、その測定結果に基いて所望の周
期に対する誤差が演算回路３５で演算され、その
演算結果が制御信号として遅延回路２３に与えら
れる。この例においては制御端子１９を低レベル
としてゲート１７を通る発振状態を構成してその
時の発振周期T0を測定し、その後制御端子１９
を高レベルとしてゲート１８及び遅延回路２３を
通る発振状態としその時の周期を測定回路３４で
測定する。その測定値をT1と前記測定値T0との
差が所定の遅延量、つまり遅延回路２３の遅延量
α１となるように演算回路３５において演算して
制御信号を発生する。この制御信号の大きさと遅
延回路２３における遅延量との関係は予め知られ
ているものとし、この関係により適当な制御信号
を作ることができ正しい遅延量が得られる。
更に高い精度にするためには以上の動作を繰返
し、即ち制御端子１９に与える信号を制御してゲ
ート１７を通じる周期T0と、ゲート１８を通じ
た場合の周期とT1との測定を行いその差がα１
と正しくなるように制御信号を演算することを繰
返して正確な遅延量α１を得る事ができる。
し、即ち制御端子１９に与える信号を制御してゲ
ート１７を通じる周期T0と、ゲート１８を通じ
た場合の周期とT1との測定を行いその差がα１
と正しくなるように制御信号を演算することを繰
返して正確な遅延量α１を得る事ができる。
遅延回路２３を例えばアナログ遅延回路として
構成する場合は第３図に示すようにゲート１８の
出力側は抵抗器３８を通じてオアゲート２２に接
続されると共に抵抗器３８のオアゲート２２側は
可変容量ダイオード３９を通じ、更に直流阻止コ
ンデンサ４１を通じて接地される。一方演算回路
３５においてその演算結果はAD変換器４２でア
ナログ信号に変換されそのアナログ信号は可変容
量ダイオード３９及びコンデンサ４１の接続点に
与えられて可変容量ダイオード３９の容量値が制
御されこれにより遅延回路２３の遅延量が制御さ
れる。即ち抵抗器３８と可変容量ダイオード３９
とによる遅延回路に与えられたパルスの立上り特
性は可変容量ダイオード３９の容量が大きい程
徐々に立上り、従つてオアゲート２２の入力がそ
のしきい値を越える時点が入力パルスに対して遅
れ、つまり遅延量が増加する。可変容量ダイオー
ド３９の容量値が小さい程入力パルスに対し出力
パルスの立上りの遅れは小さくなる。このように
して制御信号により遅延回路２３の遅延量が制御
される。
構成する場合は第３図に示すようにゲート１８の
出力側は抵抗器３８を通じてオアゲート２２に接
続されると共に抵抗器３８のオアゲート２２側は
可変容量ダイオード３９を通じ、更に直流阻止コ
ンデンサ４１を通じて接地される。一方演算回路
３５においてその演算結果はAD変換器４２でア
ナログ信号に変換されそのアナログ信号は可変容
量ダイオード３９及びコンデンサ４１の接続点に
与えられて可変容量ダイオード３９の容量値が制
御されこれにより遅延回路２３の遅延量が制御さ
れる。即ち抵抗器３８と可変容量ダイオード３９
とによる遅延回路に与えられたパルスの立上り特
性は可変容量ダイオード３９の容量が大きい程
徐々に立上り、従つてオアゲート２２の入力がそ
のしきい値を越える時点が入力パルスに対して遅
れ、つまり遅延量が増加する。可変容量ダイオー
ド３９の容量値が小さい程入力パルスに対し出力
パルスの立上りの遅れは小さくなる。このように
して制御信号により遅延回路２３の遅延量が制御
される。
遅延部１１において遅延回路２３を通じる場合
と通じない場合とに切替る事なく単に遅延回路２
３を通すだけにする場合において、その遅延量を
補正する場合にもこの発明を適用する事ができ
る。その場合遅延回路２３を含まない遅延量が予
め知られている場合においてその予め知られた値
を遅延回路２３を含む発振回路を構成した場合に
おける発振周期の測定と比較して遅延回路２３に
対する制御信号を作る。或は切替動作をしなくと
もゲート１７，２２を通じる遅延量、つまり帰還
回路２７を通じた発振周期が予め知られている場
合はこのような切替制御をする事なくゲート１８
を通じる発振回路を構成してその時の発振周期と
予め知られている発振周期との差から遅延回路２
３に対する制御信号を作るようにしても良い。
と通じない場合とに切替る事なく単に遅延回路２
３を通すだけにする場合において、その遅延量を
補正する場合にもこの発明を適用する事ができ
る。その場合遅延回路２３を含まない遅延量が予
め知られている場合においてその予め知られた値
を遅延回路２３を含む発振回路を構成した場合に
おける発振周期の測定と比較して遅延回路２３に
対する制御信号を作る。或は切替動作をしなくと
もゲート１７，２２を通じる遅延量、つまり帰還
回路２７を通じた発振周期が予め知られている場
合はこのような切替制御をする事なくゲート１８
を通じる発振回路を構成してその時の発振周期と
予め知られている発振周期との差から遅延回路２
３に対する制御信号を作るようにしても良い。
二つの遅延回路の補正をする場合においては例
えば第４図に示すように構成する事ができる。即
ち切替スイツチ３２の可動子がアンドゲート４
４，４５に接続され、これ等アンドゲート４４，
４５は端子４６，４７よりの選択信号によつて何
れか又は両者を選択できるようにされている。こ
れ等アンドゲート４４，４５の出力は遅延回路４
８，４９を通じて出力端子５１，５２に得られる
と共にこれ等遅延回路の出力はオアゲート２２を
通じ単安定マルチバイブレータ２９に供給される
ようにする。オアゲート２９の出力は周期測定回
路３４に供給される。
えば第４図に示すように構成する事ができる。即
ち切替スイツチ３２の可動子がアンドゲート４
４，４５に接続され、これ等アンドゲート４４，
４５は端子４６，４７よりの選択信号によつて何
れか又は両者を選択できるようにされている。こ
れ等アンドゲート４４，４５の出力は遅延回路４
８，４９を通じて出力端子５１，５２に得られる
と共にこれ等遅延回路の出力はオアゲート２２を
通じ単安定マルチバイブレータ２９に供給される
ようにする。オアゲート２９の出力は周期測定回
路３４に供給される。
アンドゲート４４を選択し、かつスイツチ３２
を帰還回路２７を構成するように、つまりオアゲ
ート３１側に接続した状態においてその時の発振
周期を測定し遅延回路４８の遅延量のずれを演算
回路３５にて演算し、その演算結果を記憶回路５
３に記憶しその記憶内容で遅延回路４８を制御し
て遅延量のずれを補正するようにする。
を帰還回路２７を構成するように、つまりオアゲ
ート３１側に接続した状態においてその時の発振
周期を測定し遅延回路４８の遅延量のずれを演算
回路３５にて演算し、その演算結果を記憶回路５
３に記憶しその記憶内容で遅延回路４８を制御し
て遅延量のずれを補正するようにする。
同様にアンドゲート４５を選択して遅延回路４
９を通じる発振回路を構成してその時の発振周期
を測定回路３４で測定し、更にその測定結果に基
いて遅延回路４９の遅延量のずれを演算回路３５
で演算しそのずれに基く制御信号を得て記憶回路
５４にその値を記憶し、この記憶回路５４の出力
で遅延回路４９の遅延量の補正を行う。
９を通じる発振回路を構成してその時の発振周期
を測定回路３４で測定し、更にその測定結果に基
いて遅延回路４９の遅延量のずれを演算回路３５
で演算しそのずれに基く制御信号を得て記憶回路
５４にその値を記憶し、この記憶回路５４の出力
で遅延回路４９の遅延量の補正を行う。
これ等の補正の場合遅延回路４８，４９に対す
る制御信号がアナログ信号の場合は記憶回路５
３，５４の出力側にDA変換器をそれぞれ挿入し
て各記憶回路の出力をアナログ信号に変換すれば
良い。
る制御信号がアナログ信号の場合は記憶回路５
３，５４の出力側にDA変換器をそれぞれ挿入し
て各記憶回路の出力をアナログ信号に変換すれば
良い。
第１図に示したように複数の遅延部が縦続に接
続されている場合にはその各遅延部の遅延量の補
正を行う手段を兼用する事ができる。例えば第５
図に第１図と対応する部分に同一符号を付けて示
すように遅延部１１〜１３の縦続接続の終段の出
力側が単安定マルチバイブレータ２９の入力側に
接続されスイツチ３２をオアゲート３１側に切替
えて帰還回路２７が構成されるようにする。遅延
部１１〜１３においてその遅延回路２３の何れを
も挿入しない場合の帰還回路２７の出力の周期
T0を周期測定回路３４で測定し、又一つの遅延
回路２３を挿入しその他の遅延回路２３を挿入し
ない事を遅延部１１〜１３のそれぞれについて行
つてその時の周期と前記周期T0との差から遅延
部１１，１２，１３に対する各遅延量のずれを演
算回路３５で演算し、各演算結果を記憶回路５
３，５４，５５にそれぞれ記憶する。これ等記憶
回路５３〜５５の出力を遅延部１１，１２，１３
に対する遅延量の制御信号とする。
続されている場合にはその各遅延部の遅延量の補
正を行う手段を兼用する事ができる。例えば第５
図に第１図と対応する部分に同一符号を付けて示
すように遅延部１１〜１３の縦続接続の終段の出
力側が単安定マルチバイブレータ２９の入力側に
接続されスイツチ３２をオアゲート３１側に切替
えて帰還回路２７が構成されるようにする。遅延
部１１〜１３においてその遅延回路２３の何れを
も挿入しない場合の帰還回路２７の出力の周期
T0を周期測定回路３４で測定し、又一つの遅延
回路２３を挿入しその他の遅延回路２３を挿入し
ない事を遅延部１１〜１３のそれぞれについて行
つてその時の周期と前記周期T0との差から遅延
部１１，１２，１３に対する各遅延量のずれを演
算回路３５で演算し、各演算結果を記憶回路５
３，５４，５５にそれぞれ記憶する。これ等記憶
回路５３〜５５の出力を遅延部１１，１２，１３
に対する遅延量の制御信号とする。
第６図に示すように遅延部１１，１２，１３の
入力側を並列にしてスイツチ３２に接続し、出力
側をそれぞれ各別に出力端子に接続すると共にこ
れ等の出力をマルチプレクサ５６に入力する。こ
のマルチプレクサ５６を制御して遅延部１１，１
２，１３の出力の一つを選択して単安定マルチバ
イブレータ２９に供給して帰還回路を構成するよ
うにする。マルチプレクサ５６の出力を周期測定
回路３４に供給し、その出力について演算回路３
５で演算して各遅延部１１〜１３に対する演算結
果を記憶回路５３〜５５にそれぞれセツトし、そ
の出力で遅延部１１〜１３の遅延量の補正を行
う。この場合これ等の遅延部１１，１２，１３の
遅延量を同一にすればその発振周期が同一となる
ように記憶回路５３〜５５の記憶値が選定され
る。
入力側を並列にしてスイツチ３２に接続し、出力
側をそれぞれ各別に出力端子に接続すると共にこ
れ等の出力をマルチプレクサ５６に入力する。こ
のマルチプレクサ５６を制御して遅延部１１，１
２，１３の出力の一つを選択して単安定マルチバ
イブレータ２９に供給して帰還回路を構成するよ
うにする。マルチプレクサ５６の出力を周期測定
回路３４に供給し、その出力について演算回路３
５で演算して各遅延部１１〜１３に対する演算結
果を記憶回路５３〜５５にそれぞれセツトし、そ
の出力で遅延部１１〜１３の遅延量の補正を行
う。この場合これ等の遅延部１１，１２，１３の
遅延量を同一にすればその発振周期が同一となる
ように記憶回路５３〜５５の記憶値が選定され
る。
以上述べたようにこの発明による補正可能な遅
延回路によれば遅延量を短時間で正しく補正する
事ができ、必要に応じて装置に付けられた遅延量
を補正する事によつて環境条件の変化に基く、或
は経年変化に基く遅延量の補正を容易に短時間で
正確に行う事ができる。
延回路によれば遅延量を短時間で正しく補正する
事ができ、必要に応じて装置に付けられた遅延量
を補正する事によつて環境条件の変化に基く、或
は経年変化に基く遅延量の補正を容易に短時間で
正確に行う事ができる。
第１図は可変遅延装置を示す図、第２図はこの
発明による補正可能な遅延装置の一例を示す回路
図、第３図はアナログの制御信号により遅延量が
変化される可変遅延回路の一例を示す接続図、第
４図〜第６図はそれぞれこの発明による補正可能
な遅延装置の他の例を示すブロツク図である。 １５：入力端子、１６：出力端子、１９：制御
端子、２３：可変遅延回路、２７：帰還回路、２
９：単安定マルチバイブレータ、３１：オアゲー
ト、３３：起動パルス入力端子、３４：周期測定
回路、３５：演算回路。
発明による補正可能な遅延装置の一例を示す回路
図、第３図はアナログの制御信号により遅延量が
変化される可変遅延回路の一例を示す接続図、第
４図〜第６図はそれぞれこの発明による補正可能
な遅延装置の他の例を示すブロツク図である。 １５：入力端子、１６：出力端子、１９：制御
端子、２３：可変遅延回路、２７：帰還回路、２
９：単安定マルチバイブレータ、３１：オアゲー
ト、３３：起動パルス入力端子、３４：周期測定
回路、３５：演算回路。
Claims (1)
- １ 遅延量を外部からの制御信号で変化させる事
ができる遅延回路と、この遅延回路の出力を入力
に帰還させて発振状態とさせる事ができる帰還回
路と、その帰還回路に挿入されて上記発振及びそ
の停止を制御する手段と、上記発振状態の発振周
期を測定する周期測定回路と、その周期測定結果
より上記遅延回路の遅延量の誤差を演算して上記
制御信号を作る手段とを具備する補正可能な遅延
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2104579A JPS55114018A (en) | 1979-02-23 | 1979-02-23 | Correctable delay unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2104579A JPS55114018A (en) | 1979-02-23 | 1979-02-23 | Correctable delay unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55114018A JPS55114018A (en) | 1980-09-03 |
| JPS625367B2 true JPS625367B2 (ja) | 1987-02-04 |
Family
ID=12043951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2104579A Granted JPS55114018A (en) | 1979-02-23 | 1979-02-23 | Correctable delay unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55114018A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0059802B1 (de) * | 1981-03-06 | 1984-08-08 | Deutsche ITT Industries GmbH | Integrierte Isolierschicht-Feldeffekttransistor-Verzögerungsschaltung für Digitalsignale und deren Verwendung in Farbfernsehempfängern |
| US4458165A (en) * | 1983-03-23 | 1984-07-03 | Tektronix, Inc. | Programmable delay circuit |
| US4737670A (en) * | 1984-11-09 | 1988-04-12 | Lsi Logic Corporation | Delay control circuit |
| JPS6280421U (ja) * | 1985-11-08 | 1987-05-22 | ||
| KR970000560B1 (ko) * | 1986-10-01 | 1997-01-13 | 아오이 죠이치 | 반도체집적회로 |
-
1979
- 1979-02-23 JP JP2104579A patent/JPS55114018A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55114018A (en) | 1980-09-03 |
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