KR970000560B1 - 반도체집적회로 - Google Patents

반도체집적회로 Download PDF

Info

Publication number
KR970000560B1
KR970000560B1 KR1019870010908A KR870010908A KR970000560B1 KR 970000560 B1 KR970000560 B1 KR 970000560B1 KR 1019870010908 A KR1019870010908 A KR 1019870010908A KR 870010908 A KR870010908 A KR 870010908A KR 970000560 B1 KR970000560 B1 KR 970000560B1
Authority
KR
South Korea
Prior art keywords
circuit
output
level
charge
signal
Prior art date
Application number
KR1019870010908A
Other languages
English (en)
Other versions
KR880005746A (ko
Inventor
나카이 히로토
히로시 이와하시
마사미치 아사노
시게루 구마가이
Original Assignee
아오이 죠이치
가부시키가이샤 도시바
다케다이 마사다카
도시바 마이콤 엔지니어링 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아오이 죠이치, 가부시키가이샤 도시바, 다케다이 마사다카, 도시바 마이콤 엔지니어링 가부시키가이샤 filed Critical 아오이 죠이치
Publication of KR880005746A publication Critical patent/KR880005746A/ko
Application granted granted Critical
Publication of KR970000560B1 publication Critical patent/KR970000560B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/26—Time-delay networks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/125—Discriminating pulses
    • H03K5/1252—Suppression or limitation of noise or interference
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/00195—Layout of the delay element using FET's

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

내용 없음.

Description

[발명의 명칭]
반도체집적회로
도면의 간단한 설명
제1도는 종래의 지연회로를 나타낸 도면.
제2도와 제3도는 제1도에 도시된 지연회로의 신호파형을 나타낸 도면.
제4도는 본 발명의 제1실시예에 따른 반도체집적회로에 적용된 지연회로를 나타낸 도면.
제5도는 제4도에 도시된 지연회로의 신호파형을 나타낸 도면.
제6도는 본 발명의 제2실시예에 따른 반도체집적회로를 나타낸 도면.
제7도는 본 발명의 제3실시예에 따른 반도체집적회로를 나타낸 도면.
제8도~제14도는 본 발명의 다른 실시예에 따른 반도체집적회로를 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
1, 4, 11, 14, 21, 24, 101, 104, 311, 314 : 인버터회로
2, 5, 12, 15, 22, 25, 102, 105, 120, 150, 312, 315 : 전송게이트회로
3, 6, 13, 16, 23, 26, 103, 106, 130, 160, 313, 316 : 충방전 캐패시터회로
7, 107, 317 : 출력회로 2a, 2b, 5a , 5b : 전송게이트
A, B : 입력신호 A2, B2 : 출력신호
P1, P2 : 잡음
[발명의 상세한 설명]
[산업상의 이용분야]
본 발명은 메모리셀에 기억되어 있는 데이터를 안정하게 출력하기 위해서 이네이블신호를 지연시키는 지연회로를 구비하는 반도체 메모리를 갖춘 반도체집적회로에 관한 것이다.
[종래의 기술 및 그 문제점]
예컨대, 반도체집적회로에 있어서는, 입력신호를 소정 시간 지연시켜 출력하는 지연회로가 사용되는 경우가 있다. 이러한 지연회로를 있어서, 입력이 한쪽의 방향, 예컨대 0레벨에서 1레벨로 변화한 때는 지연을 실시하고, 다른 방향, 예컨대 1레벨에서 0레벨로 변화한 때는 지연을 실시하지 않는 지연회로가 알려져 있다.
제1도는 이러한 반도체메모리를 갖춘 반도체집적회로에 적용할 수 있는 CMOS IC를 사용한 종래의 지연회로의 일례를 나타낸 도면이다. 이 지연회로는, CMOS인버터(101), 전송게이트(102), 충방전 캐패시터회로(103) CMOS인버터(104), 전송게이트(105), 충방전 캐패시터회로(106) 및, 2단의 CMOS인버터회로로 이루어진 출력회로(107)로 구성되고, 충방전 캐패시터회로(103, 106)에 의해 CMOS인버터(101)에 공급되는 입력신호(A)가 0레벨로부터 1레벨로 변화할 때 지연시키고 있다.
이러한 구성의 지연회로에 있어서는, 제2도에 나타낸 바와 같은 입력신호(A)가 CMOS인버터(101)의 입력단자로 공급되면, 소정의 지연시간이 지난후 출력회로(107)로부터 출력신호(A2)가 출력된다. 이 경우, 상기 소정의 지연시간은 충방전 캐패시터회로(103, 106)의 캐패시터의 용량과 전송게이트(102, 105)의 저항간의 곱(積)에 의해 제공되는 시정수로 결정된다.
다음으로, 입력신호(A)가 1레벨에서 0레벨로 변환하면, 출력회로(107)내의 입력신호(A)가 게이트에 공급되고 있는 N채널 트랜지스터(T107d)가 턴오프, P채널 트랜지스터(T107c)가 턴온되므로, 입력신호(A)의 1레벨로부터 0레벨로의 변화가 충방전 캐패시터회로(103, 106)와 전송게이트(102, 105)를 통하지 않고 직접 출력회로(107)로부터 출력된다. 이 때문에, 시간의 지연은 존재하지 않는다. 이와 같이 입력신호(A)가 0레벨로부터 1레벨로 변화한 때는 소정 시간 지연이 실시되지만, 입력신호(A)가 1레벨로부터 0레벨로 변환한 때는 지연되지 않고 출력회로(107)로부터 입출력신호(A)가 출력된다.
제3도에 나타낸 바와 같이 입력신호(A)가 0레벨에 있을 때 펄스형상의 1레벨의 잡음(P1;예컨대, 해저드)이 발생하는 경우가 종종 있다. 이와 같은 잡음(P1)이 발생한 직후 입력신호(A)가 0레벨에서 1레벨로 변화한 경우의 회로동작에 대해 생각해보자.
우선, 입력신호(A)는 0레벨이기 때문에, CMOS인버터(101)의 P채널 트랜지스터(T101a)가 턴온되고, 전송게이트(102)를 통해서 충방전 캐패시터회로(103)가 충전되어, 충방전 캐패시터회로(103)의 노오드(N103)의 전위는 1레벨로 된다. 또, 이 노오드(N103)의 1레벨신호에 의해 CMOS인버터(104)의 N채널 트랜지스터(T104b)가 턴온되고, 전송게이트(105)를 통해서 충방전4 캐패시터회로(106)가 방전되어, 노오드(N106)의 전위는 0레벨로 된다. 따라서, 2단의 인버터로 이루어진 출력회로(107)로부터 0레벨의 출력신호(A2)가 출력된다. 이 경우, 출력회로(107)의 P채널 트랜지스터(T107c)가 0레벨의 입력신호(A)에 의해 턴온되므로, 출려회로(107)의 출력신호(A2)도 역시 0레벨로 된다.
이 상태에서, 입력신호(A)가 1레벨로 되면, CMOS인버터(101)의 N채널 트랜지스터(T101b)가 턴온되므로, 충방전캐패시터회로(103)에 충전되어 있던 전하는 전송게이트(102)와 트랜지스터(T101b)를 통해서 방전되기 시작한다. 여기서, 제3도에 나타낸 바와 같이 입력신호(A)가 잡음(P1)으로 인하여 일시적으로 0레벨로 되면, 충방전 캐패시터회로(103)는 충전되기 시작한다. 그리고, 올바른 신호가 입력신호(A)로서 전송되어 입력신호(A)가 1레벨로 되어 안정해지면, 노오드(N103)는 트랜지스터(T101b)에 의해 방전되고, 충방전 캐패시터회로(106)는 CMOS인버터(104)의 P채널 트랜지스터(T104a)에 의해 충전되어 1레벨로 되므로, 출력회로(107)로부터 1레벨의 출력신호(A2)가 출력된다.
이와 같이, 입력신호(A)가 0레벨로부터 1레벨로 변화하는 경우에 있어서, 잡음(P1)이 발생하여 입력신호(A)가 1레벨로부터 일순간 0레벨로 변화할 때, CMOS인버터(101)의 트랜지스터(T101a)는 전송게이트(102)를 통하여 충방전 캐패시터회로(103)를 충전하지만, 입력신호(A)는 상기 충방전 캐패시터회로(103)의 노오드(N103)의 전위가 충분히 상승하기 전에 즉시 1레벨로 되어 충방전 캐패시터회로(103)는 방전된다. 마찬가지로, 노오드(N106)의 전하는 노드(N103)의 전위가 충분히 상승하지 않기 때문에 N채널 트랜지스터(T104b)에 의해 그다지 방전되지 않아 충방전 캐패시터회로(106)는 즉시 층전된다. 즉, 입력신호(A)가 0레벨로 되어 있는 시간이 짧기 때문에, 충방전 캐패시터회로(103)의 노드(N103)의 전위는 1레벨에 충분히 도달하지 못하게 된다. 마찬가지로, 충방전 캐패시터회로(103)의 노드(N103)의 전위가 1레벨에 충분히 도달하지 못하기 때문에, 충방전 캐패시터회로(106)의 노오드(N106)의 전위는 0레벨에 충분히 도달하지 못하게 된다. 이 경우, 노오드(N103)의 충전과 노오드(N106)의 방전이 종료하지 않음에 따라, 다음의 1레벨의 입력신호(A)가 출력회로(107)를 통해 소정의 지연시간보다 짧은 시간으로 출력신호(A2)로서 출력되어 버린다.
제3도에 나타낸 바와 같이, 입력신호(A)에 잡음(P1)이 혼입하여 입력신호(A)가 1레벨로 되고 잡음(P1)의 기간동안 0레벨로 되며, 또 즉시 1레벨로 되면, 이 잡음(P1) 발생후의 입력신호(A)의 0레벨로부터 1레벨로의 변화시점에 있어서 소정의 지연시간이 얻어지지 않음으로써, 안정한 지연동작이 실시되지 않고, 잡음(P1)에 의한 오동작이 발생하기 쉽다고 하는 문제가 있다.
[발명의 목적]
본 발명은 상기한 문제점을 해결하기 위해 발명된 것으로, 입력신호에 잡음이 포함되어 있는 경우에도 확실히 소정의 지연시간을 얻을 수 있는 반도체집적회로를 제공하고자 함에 그 목적이 있다.
[발명의 구성 및 작용]
상기한 목적을 달성하기 위해 본 발명의 반도체집적회로는, 저항 및 캐패시터를 갖추고, 입력신호가 소정의 방향으로 변화한 때는 그 입력신호에 따라 상기 저항을 통하여 상기 캐패시터를 충전 또는 방전시킴으로써 상기 입력신호에 대해 소정 시간 지연된 출력신호를 발생시키는 지연수단과, 상기 입력신호가 상기 소정의 방향과 반대의 방향으로 변화한 때는 상기 캐패시터를 신속하게 충전 또는 방전시켜 상기 입력신호에 대하여 지연되지 않은 출력신호를 발생시키는 제어수단을 갖춘 것을 특징으로 한다.
상기한 본 발명의 반도체집적회로에서는, 입력신호가 소정의 방향으로 변화한 때는 소정 시간 지연된 출력신호를 발생시키고, 입력신호가 상기 소정의 방향과 반대의 방향으로 변화한 때는 지연되지 않은 출력신호를 발생 시키고 있다.
또, 본 발명의 반도체집적회로는, 제어신호에 따라 대기상태 또는 동작상태로 되는 반도체집적회로에 있어서, 제어신호에 의해 제어되는 출력버퍼회로와, 상기 제어신호가 소정의 방향으로 변화한 때는 소정 시간 지연시킨 제어신호에 의해 상기 출력버퍼회로를 제어하여 그 출력버퍼회로의 출력부를 소정 시간후에 고임피던스 상태로부터 해제시키도록 상기 제어신호를 소정 시간 지연시키는 지연수단 및, 상기 제어신호가 상기 소정의 방향과 반대의 방향으로 변화한 때는 상기 출력버퍼회로의 출력부를 상기 소정 시간 지연시키지 않고 신속하게 고임피던스상태로 제어하는 제어수단을 갖춘 것을 특징으로 한다.
상기한 본 발명의 반도체집적회로에서는, 제어신호가 소정의 방향으로 변화한 때는 제어신호를 소정 시간 지연시켜 소정의 시간후에 출력버퍼회로의 출력부를 고임피던스 상태로부터 해제한다. 그리고, 제어신호가 상기 소정의 방향과 반대의 방향으로 변화한 때는 상기 출력버퍼회로의 출력부를 신속하게 고임피던스 상태로 제어하고 있다.
[실시예]
이하, 예시도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제4도는 본 발명의 제1실시예에 따른 반도체집적회로에 적용된 지연회로를 나타낸다. 동도에 나타낸 지연회로는, 입력신호(B)가 공급되는 CMOS인버터(1)와, 전송게이트회로(2), 충방전 캐패시터회로(3), CMOS인버터(4), 전송게이트회로(5), 충방전 캐패시터회로(6) 및 출력회로(7)로 구성되고, 출력회로(7)로부터 입력신호(B)를 지연시킨 출력신호(B2)가 출력되도록 되어 있다.
CMOS인버터(1)는, P채널 트랜지스터(T10)와 N채널 트랜지스터(T11)로 구성되고, 양 트랜지스터(T10, T11)의 게이트에 입력신호(B)가 공급되고 있다. CMOS인버터(1)의 출력, 즉 노오드(N10)는 전송게이트회로(2)의 한쪽단자에 접속되고, 전송게이트회로(2)의 다른쪽 단자는 충방전 캐패시터회로(3)의 노오드(N20)에 접속되어 있다. 전송게이트회로(2)는, N채널 및 P채널 트랜지스터(T12, T13)로 이루어진 제1전송게이트(2a)와, N채널 및 P채널 트랜지스터(T14, T15)로 이루어지며 상기 제1전송게이트(2a)에 병렬로 접속된 제2전송게이트(2b)로 구성된다. 충방전 캐패시터회로(3)는 직렬로 접속된 2개의 캐패시터(3a, 3b)와 양 캐패시터(3a, 3b)의 접속점을 이루는 노오드(N20)에 드레인이 접속된 P채널 트랜지스터(T16)로 구성된다. 상기 노오드(N20)는 CMOS인버터(4)의 입력단자에 접속되어 있다. P채널 트랜지스터(T16)는 CMOS인버터(1)의 P채널 트랜지스터(T10)를 기능적으로 복제한 것으로, 그 게이트에는 트랜지스터(T10)와 마찬가지로 입력신호(B)가 공급되고 있다.
CMOS인버터(4)는 P채널 트랜지스터(T17)와 N채널 트랜지스터(T18)로 구성되고, 그 출력단자는 전송게이트회로(5)를 통해서 충방전 캐패시터회로(6)에 접속되어 있다. 전송게이트회로(5)는, 전송게이트회로(2)와 마찬가지로 N채널 및 P채널 트랜지스터(T19, T20)로 이루어진 제3전송게이트(5a)와, N채널 및 P채널 트랜지스터(T21, T22)로 이루어지며 상기 제3전송게이트(5a)에 병렬로 접속된 제4전송게이트(5b)로 구성된다. 충방전 캐패시터회로(6)는 직렬로 접속된 캐패시터(6a, 6b)와 양 캐패시터(6a, 6b)의 접속점을 이루는 노오드(N40)에 드레인이 접속된 N채널 트랜지스터(T23)로 구성된다. 이 트랜지스터(T23)는 CMOS인버터(4)의 트랜지스터(T18)를 기능적으로 복제한 것으로, 그 게이트는 충방전 캐패시터회로(3)의 노오드(N20)에 접속되어 있다. 또 충방전 0의의 충방전 캐패시터회로(6)의 노오드(N40)는 출력회로(7)의 입력단자에 접속되어 있다.
출력회로(7)는, 게이트가 충방전 캐패시터회로(6)의 노오드(N4)에 접속된 P채널 트랜지스터(T24)와 N채널 트랜지스터(T26)으로 이루어진 CMOS인버터와, 드레인이 이 CMOS인버터의 출력단자(노오드(S))인 트랜지스터(T24, T26)의 드레인에 접속된 P채널 트랜지스터(T25), 드레인이 트랜지스터(T26)의 소오스에 접속된 N채널 트랜지스터(T27) 및, 게이트가 노오드(S)에 접속된 P채널 트랜지스터(T28)와 N채널 트랜지스터(T29)로 이루어진 CMOS인버터로 구성되어 있다. 여기서, 트랜지스터(T24, T25, T26, T27)은 NAND 게이트 회로를 구성하고 있다. 또 트랜지스터(T25, T27)의 게이트에는 입력신호(B)가 공급되고 있다.
상기한 전송게이트회로(2, 5)는 각각 병렬로 접속된 한쌍의 전송게이트로 구성되어 있지만, 전송게이트회로(2, 5)는 각각 충방전 캐패시터회로(3, 6)의 충방전용의 저항을 구성하는 것이다. 따라서, 상술한 바와 같이 전송 게이트를 병렬로 2개 접속하는 것은 충방전에 대한 저항값을 단순히 저하시키는 것이고, 병렬로 2개의 전송 게이트를 접속하지 않고 1개의 전송게이트만을 배치해도 좋은 것이다. 이와 같이 2개의 전송게이트를 병렬로 접속하면, 반도체집적회로가 완성된 후에 지연시간을 더 길게 할 필요가 생겼을 때 레이저빔을 이용하여 한쪽의 전송게이트를 다른쪽의 전송게이트로부터 분리함으로써 달성 할 수 있다.
상기한 바와 같이 구성된 반도체집적회로에 있어서, 입력신호(B)가 0레벨인 경우에는, CMOS인버터(1)의 트랜지스터(T10)가 턴온되고, 트랜지스터(T11)가 턴오프되므로, 트랜지스터(T10)의 소오스에 공급되는 전압(Vcc)은 전송게이트회로(2)를 통해 충방전 캐패시터회로(3)의 노오드(N20)를 충전하고, 이에 따라 이 충방전 캐패시터회로(3)의 노오드(N20)의 전위가 1레벨로 된다. 이 노오드(N20)의 1레벨의 신호에 의해 CMOS인버터(4)의 트랜지스터(T18)가 턴온되고 트랜지스터(T17)가 턴오프되므로, 충방전 캐패시터회로(6)의 노오드(N40)는 전송게이트회로(5)와 트랜지스터(T18)를 통해서 방전된다. 따라서, 노오드(N40)의 전위는 0레벨로 된다. 또, 노오드(N40)의 0레벨의 신호에 의해서 출력회로(7)의 트랜지스터(T24)가 턴온되고 트랜지스터(T26)가 턴오프되기 때문에, 최종단의 CMOS인버터의 트랜지스터(T29)가 턴온되어 출력신호(B2)는 0레벨로 된다.
상기한 동작에 있어서, 입력신호(B)의 0레벨에 의해 충방전 캐패시터회로(3)의 트랜지스터(T16)도 턴온되어 충방전 캐패시터회로(3)의 노오드(N20)의 레벨을 1레벨로 한다. 그리고, 이 노오드(N20)의 1레벨 신호에 의해 충방전 캐패시터회로(6)의 트랜지스터(T23)가 턴온되어 충방전 캐패시터회로(6)의 노오드(N40)의 레벨을 0레벨로 하고 있다. 또, 출력회로(7)의 트랜지스터(T25)가 0레벨의 입력신호(B)에 의해 턴온되므로, 출력회로(7)이 출력신호(B2)는 0레벨로 된다.
이상과 같이, 입력신호(B)가 제5도에 나타낸 바와 같이 0레벨로부터 1레벨로 변화하면, CMOS인버터(1)의 트랜지스터(T10)는 턴오프되고, 트랜지스터(T11)는 턴온되어 충방전 캐패시터회로(30)에 충전되어 있던 전하, 즉 노오드(N20)의 전하가 전송게이트(2)와 트랜지스터(T11)를 통해서 방전되어 충방전 캐패시터회로(3)의 노오드(N20)의 전위를 0레벨로 하려고 한다. 그러나, 이때 입력신호(B)이 1레벨이 제5도에 나타낸 기간 T1~T2와 같이 비교적 짧은 경우에는, 충방전 캐패시터회로(3)의 노오드(N20)의 레벨은 완전히 0레벨에 도달하지 않고, 예컨대 2.5볼트정도의 중간레벨로 밖에 저하하지 않는다. 따라서, 이 레벨에서는 노오드(N20)에 접속된 CMOS인버터(4)의 트랜지스터(T17, T18)는 양자 모두 턴온되지만, 완전한 턴온상태로 되지 않으므로, CMOS인버터(4)로부터 전송게이트회로(5)를 통해서 충방전 캐패시터회로(6)로 충분한 충전전류가 흐르지 않게 된다. 이 때문에, 충방전 캐패시터회로(6)의 노오드(N40)의 전위는 각 트랜지스터의 크기에도 따르지만, 예컨대 1볼트정도밖에 상승하지 않는다. 이때, 입력신호(B)는 1레벨이므로, 트랜지스터(T25)는 턴오프로 되고 트랜지스터(T27)는 턴온된다. 한편, 이때 충방전 캐패시터회로(6)의 노오드(N40)의 전위는 상술한 바와 같이 1볼트정도로 낮으므로, 트랜지스터(T24)는 충분히 턴온되지만 트랜지스터(T26)는 완전히 턴온되지 않아서 전류구동능력이 낮아지게 되고, 이에 따라 출력회로(7)의 최종단에 있는 CMOS인버터의 입력노오드(S)가 0레벨로 되지 않게 된다. 따라서, 출력회로(7)의 출력(B2)은 아직 0레벨인 채로 변화하지 않게 된다.
이러한 상태에서 입력신호(B)가 제5도에 나타낸 바와 같이 순간적으로 0레벨로 되면, CMOS인버터(1)의 트랜지스터(T10)가 턴온됨과 더불어 충방전 캐패시터회로(3)의 트랜지스터(T16)도 터온되기 때문에, 충방전 캐패시터회로(3)는 트랜지스터(T16)를 통해서 급속히 충전되고, 노오드(N20)는 1레벨까지 상승한다. 그리고, 이 급속히 상승하는 노오드(N20)의 1레벨에 의해 CMOS인버터(4)의 트랜지스터(T18)가 턴온됨과 더불어 충방전 캐패시터회로(6)의 트랜지스터(T23)도 턴온되기 때문에, 충방전 캐패시터회로(6)는 트랜지스터(T23)를 통해서 급속히 방전되고, 노오드(N40)는 0레벨로 저하한다. 따라서, 트랜지스터(T24)가 턴온되고 노오드(S)가 완전한 1레벨로 되어 출력회로(7)의 출력(B2)은 0레벨인 채로 있게 된다. 즉, 입력신호(B)가 잡음(P2)에 의해 짧은 시간(T1~T2)동안 1레벨로 된 후 0레벨로 되더라도, 출력회로(7)의 출력(B2)은 지연회로의 동작에 의해 0레벨인 채로 있게 되고, 충방전 캐패시터회로(3, 6)의 충방전전압상태는 트랜지스터(T16, T23)의 작용에 의해 초기상태로 되돌아가 다음의 1레벨의 입력신호에 대비하게 된다.
즉, 잡음(P2),이 없어진 후, 입력신호(B)가 정규의 1레벨로 되어 안정해지면, CMOS인버터(1)의 트랜지스터(T11)가 턴온되고 충방전 캐패시터회로(3)가 전송게이트회로(2)와 트랜지스터(T11)를 통해서 방전되어, 노오드(N20)는 0레벨로 저하한다. 그 다음에, 노오드(N20)의 0레벨에 의해 CMOS인버터(4)의 트랜지스터(T17)가 턴온되고, 충방전 캐패시터회로(6)가 트랜지스터(T17)와 전송게이트회로(5)를 통해서 충전되어, 노오드(N40)는 1레벨로 상승한다. 그 결과, 출력회로(7)의 트랜지스터(T26)가 턴온되고 노오드(S)가 0레벨로 되어, 출력회로(7)의 출력신호(B2)는 1레벨로 된다. 이 경우, 출력신호(B2)는 충방전 캐패시터회로(3)와 전송게이트회로(2)의 용량과 저항의 시정수 및 충방전 캐패시터회로(6)와 전송게이트회로(5)의 용량과 저항의 시정수에 의해 제5도의 시간(T2'~T3)만큼 지연되어 출력회로(7)로부터 출력되는 것이다.
상기한 충방전 캐패시터회로(3, 6)는, 지연시간의 설정치에도 의존하지만, 각각 인버터(4)와 출력회로(7)의 인버터의 게이트용량을 대용해도 좋다. 또, 전송게이트회로(2) 대신에 트랜지스터(T11)의 도통저항을 크게 설정하여 이것을 대용해도 좋고, 마찬가지로 전송게이트회로(5) 대신에 트랜지스터(T17)의 도통저항을 크게 설정하여 이것을 대용해도 좋다.
제6도는 N채널 MOS트랜지스터로 지연회로를 실현한 본 발명의 제2실시예를 나타낸 회로도이다. 이 제6도의 회로는, 제4도의 실시예와 마찬가지로 인버터(11)와 전송게이트회로(12), 충방전 캐패시터회로(13), 인버터(14), 전송게이트회로(15) 및 충방전 캐패시터회로(16)로 구성된다. 충방전 캐패시터회로(13, 16)에 급속 충전 및 급속 방전용의 트랜지스터(T 31, T32)가 접속되고, 이에 따라 제4도의 출력회로(7)를 제거한 지연회로의 지연부와 마찬가지로 동작하게 된다. 여기서, 충전용의 트랜지스터(T31)는 노오드(N13)가 완전히 1레벨까지 충전되기 때문에, 그 임계치전압을 0볼트 이하로 하는 것이 좋다.
제7도는 CMOS IC에 대해 지연회로(출력회로는 도시하지 않음)가 적용되어 보다 신속하게 충전 및 방전시키도록 구성한 본 발명의 제3실시예를 난타낸 회로도이다. 이 제7도의 회로는, 기본적으로는 제4도와 마찬가지로 인버터(21)와 전송게이트회로(22), 충방전 캐패시터회로(23), 인버터(24), 전송게이트회로(25) 및, 충방전 캐패시터회로(26)로 구성된다. 전송게이트회로(22)와 충방전 캐패시터회로(23)에는 인버터(21)의 P채널 트랜지스터와 동일한 구성의 트랜지스터(T33, T34)가 접속되고, 더욱이 전송게이트회로(25)와 충방전 캐패시터회로(26)에는 인버터(24)의 N채널 트랜지스터와 동일한 구성의 트랜지스터(T35, T36)가 접속되어 있다.
제8도~제12도는 반도체메모리로부터의 데이터를 안정하게 출력하도록 칩 이네이블신호를 제4도의 지연회로와 동일한 구성을 갖는 지연회로에 의해 지연시키도록 되어 있는 본 발명의 다른 실시예에 따른 반도체 집적회로의 회로도이다. 특히 이 경우에 있어서 칩 이네이블신호, 즉 외부제어신호(/CE : 여기서, /는 -를 의미함. 이하, 동일)가 1레벨로부터 0레벨로 변화하여 메모리가 대기상태로부터 동작상태로 변화하는 경우에 있어서의 오동작을 방지하기 위해 역위상의 내부제어신호(CE*1)가 0레벨로부터 1레벨로 된 때에 이 내부제어신호(CE*1)를 지연시킨 출력신호(CE**)를 지연회로로 형성하고, 이 지연시킨 출력신호(CE**)에 의해 출력이 고임피던스상태로부터 출력상태로 교체되도록 하고 있다.
제8에 나타낸 제어회로에서는, 외부제어신호(/CE)로부터 동위상의 내부제어신호(/CE*)와 역위상의 내부제어신호(CE*, CE*1)를 형성하고, 이 내부제어신호(CE*1)가 제9도에 나타낸 지연회로에 있어서 지연되고 있다.
제9도에 나타낸 지연회로에서는, 서로 직병렬로 접속되는 전송게이트의 수가 제4도의 지연회로의 전송게이트회로(2, 5)에서의 전송게이트의 수보다 많게 하고, 충방전 캐패시터회로(3, 6)에서 각 캐패시터를 MOS트랜지스터로 구성하고 있다. 제9도의 지연회로의 다른 구성은 기본적으로 제4도의 구성과 동일하므로, 동일한 구성요소에는 동일한 참조부호를 기재하였다. 따라서, 제4도의 회로와 다른 점에 대해서만 제9도의 지연회로를 설명한다.
우선, 전송게이트회로(120)는 제4도의 전송게이트회로(2)에 대응하는 것이지만, 게이트가 제1전원(Vcc)에 접속된 N채널 트랜지스터(T121)와, 이 N채널 트랜지스터(T121)에 병렬로 접속되면서 게이트가 접지전위인 제2전원에 접속된 P채널 트랜지스터(T122)로 구성된 전송게이트가 2개 직렬접속된 회로가 서로 병렬로 3회로 접속되어 구성되어 있다. 또, 전송게이트회로(150)도 마찬가지로 제4도의 전송게이트회로(5)에 대응하는 것이지만, 게이트가 제1전원(Vcc)에 접속된 N채널 트랜지스터(T151)와 이 N채널 트랜지스터(T151)에 병렬로 접속되면서 게이트가 접지전위인 제2전원에 접속된 P채널 트랜지스터(T152)로 구성된 전송게이트가 2개 직렬접속된 회로가 서로 병렬로 3회로 접속되어 구성되어 있다. 더욱이, 충방전 캐패시터회로(130, 160)는 제4도의 충방전 캐패시터회로(3, 6)에 대응하는 것이지만, 제4도에서는 캐패시터(3a, 3b, 6a, 6b)로 구성되어 있던 것이 MOS트랜지스터(T131, T132, T133, T134, T161, T162, T163, T164)로 구성되어 있다.
상기와 같이 구성된 제9도의 지연회로에 있어서, 상기 내부제어신호(CE*1)는 지연회로에서 지연되어 출력신호(CE**)로서 제10도에 나타낸 /OE버퍼회로에 공급되고, 제10도의 /OE버퍼회로로부터 출력되는 ODL과 ODU신호는 제12도의 데이터출력버퍼회로에 공급된다. 또, 제11도에 나타낸 전류미러회로에 있어서, 감지증폭기에 의해 감지된 메모리출력신호(/Dout*)는 제12도의 회로에 공급되고 있다. 내부제어신호(/CE*)는 제10도의 /OE버퍼회로에 공급되고, 내부제어신호(CE*)는 제11도의 전류미러회로에 공급된다.
/CE신호는 반도체메모리를 대기상태 또는 동작상태로 되도록 제어하는 신호이고, 이 /CE신호가 1레벨로부터 0레벨로 변화해서 대기상태로부터 동작상태로 된 후, 소정의 어드레스에 의해 메모리셀이 선택될 때까지 불확실한 데이터가 출력된다. 즉, 기준전위(Vref)가 소정의 전위로 되고 메모리셀로부터의 전위가 메모리셀의 데이터에 대응하는 전위로 되어 안정해질 동안, 감지증폭기회로의 출력은 불확정 전위로 되어 변동하는 경우가 있다. 이러한 출력데이터의 변동은 전원전압의 변동을 야기시키므로 반도체메모리의 오동작의 원인으로도 된다. 더욱이, 출력(Dout)과 공통으로 접속되어 있는 다른 반도체메모리의 오동작의 원인으로도 되는 경우가 있다.
이러한 문제를 해결하기 위해, 본 발명에 있어서는/CE신호가 1레벨로부터 0레벨로 변화함과 더불어 CE*1신호가 0레벨로부터 1레벨로 될 때, 이 CE*1신호의 지연에 의해 CE**신호가 생긴다. 그리고 이 신호에 의해 메모리셀의 데이터에 대응하는 레벨의 신호가 메모리출력신호(/Dout*)로 출력될 때까지 ODL신호와 ODU신호가 각각 0레벨과 1레벨로 되도록 하고, 그동안 제12도의 출력버퍼회로만을 대기(standby)상태로 함으로써, 메모리셀의 데이터에 대응하지 않는 불확정 데이터가 출력(Dout)으로 출력되지 않도록 한 것이다.
일반적으로 반도체메모리를 제어하는 신호로서는 /CE(칩 이네이블)신호와 /OE(출력이네이블)신호가 있는데, 칩 이네이블신호(/CE)는 선택된 반도체메모리를 대기상태 또는 동작상태로 하고, 출력이네이블(/OE)신호는 반도체메모리의 출력버퍼회로의 출력부를 고임피던스(High Impedence)상태 또는 출력상태로 하기 위해 사용된다. /CE버퍼회로의 출력신호는 /OE버퍼회로의 입력신호로 되고, /CE신호가 1레벨, 즉 반도체메모리가 대기상태일 때에도 출력은 고임피던스상태로 된다.
상술한 바와 같이 출력버퍼회로의 출력부는 소정의 어드레스에 의해 선택된 메모리셀의 데이터가 감지증폭기회로로부터 출력될 때까지 대기상태 또는 고임피던스상태로 되는 것이 바람직하다. 한편, 반도체메모리가 동작상태로부터 대기상태로 변환되는 경우에는, 출력부는 신속하게 고임피던스상태로 되는 것이 바람직하다. 반도체메모리를 사용하는 대부분의 시스템에 있어서는, 출력버퍼회로의 출력부가 접속되는 출력버스선에는 다수의 메모리 IC의 출력부가 공통으로 접속되어 있다. 이와 같이 공통으로 다수의 IC의 출력부가 접속되어 있기 때문에, 출력부에는 고임피던스상태로 되는 기능이 구비된다. 즉, 어떤 IC로부터 데이터가 출력되고 있는 경우, 다른 IC는 고임피던스상태로 된다. 만일 다른 IC가 고임피던스상태로 되어 있지 않으면, 다수의 IC의 출력부의 트랜지스터 사이에서 전류가 흐르게 되어 올바른 데이터가 출력되지 않게 된다. 이 때문에, 버스선에 접속되는 다른 IC의 출력부는 신속하게 고임피던스로 되는 것이 바람직하다. 제어신호가 입력되고 나서 고임피던스상태로 되는 시간이 짧으면 짧을수록 다른 IC로부터 버스선으로 데이터를 출력하는 시간을 빠르게 할 수 있으므로, 시스템의 처리속도가 향상된다.
이와 같이 어떤 반도체메모리가 /CE신호에 의해 제어되어 동작상태로부터 대기상태로 되는 시간(TA)이 짧을수록 빨리 다른 반도체메모리가 동작상태로 된다. 이를 위해 본 실시예에서는 /CE신호가 1레벨로부터 0레벨로 변화한 때에 지연회로의 출력신호이면서 /OE버퍼회로의 입력신호로 되는 신호(CE**)에 대하여 소정의 지연을 주고 있다. 또, /CE신호가 0레벨로부터 1레벨로 변화하여 반도체메모리가 대기상태로 됨과 더불어 출력이 고임피던스상태로 될 때는, 신호(CE**)에 대해 지연이 이루어지지 않도록 하고 있다. 이것은 /CE신호가 0레벨로부터 1레벨로 변화하여 /CE버퍼의 출력신호(CE*1)가 1레벨로부터 0레벨로 변화한 경우, 제9도에 나타낸 바와 같이 지연회로의 노오드(N46)의 전위에 관계없이 N채널 트랜지스터(T27)가 턴오프되고, P채널 트랜지스터(T25)가 턴온되기 때문에, CE**신호는 지연이 되지 않고 1레벨로부터 0레벨로 변화한다.
또, 내부제어신호(CE*)는 제11도의 감지증폭기회로에 공급됨과 동시에 다른 어드레스버퍼회로나 프리디커더(predecoder) 등의 내부회로의 다수의 MOS 트랜지스터의 게이트에 공급되는데, 이들 트랜지스터의 게이트 용량의 합은 예컨대 수 pF로 상당히 크다. 이 때문에, 외부제어신호(/CE)가 변화하고 나서 내부제어신호(CE*)가 변화할 때까지의 지연시간은 길다. 이에 대해, 내부제어신호(CE*1)가 공급되는 것은 제9도의 지연회로의 MOS트랜지스터(T10, T11, T25, T27)이기 때문에, 그 용량은 0.1pF이하로 작아서 지연 시간이 매우 짧다. 따라서, 외부제어신호(/CE)가 0레벨로부터 1레벨로 변화하는 경우, 내부제어신호(CE*1)는 내부제어신호(CE*)와 비교하여 신속하게 1레벨로부터 0레벨로 변화하게 되므로, /OE버퍼회로를 통해서 신속하게 출력을 고임피던스상태로 할 수 있게 된다. 그리고, 내부회로가 내부제어신호(CE*)의 지연 때문에 대기상태로 되는 것이 늦어지더라도 출력은 신속하게 고임피던스상태로 된다.
제13도는 N채널 MOS트랜지스터로 지연회로를 구성한 본 발명의 또다른 실시예에 따른 반도체집적회로의 회로도이다. 이 지연회로는 인버터회로(311)와 전송게이트회로(312), 충방전 캐패시터회로(313), 인버터회로(314), 전송게이트회로(315), 충방전 캐패시터회로(316) 및 출력회로(317)로 구성되고, 충방전 캐패시터회로(313, 316)에 각각 급속 충전용 트랜지스터(T304)가 접속되어 있다. 제13도에 있어서, 인버터회로(311)와 전송게이트회로(312), 충방전 캐패시터회로(313), 전송게이트회로(315) 및 충방전 캐패시터회로(316)는 모두 N채널형 MOS트랜지스터로 구성되지만, 그 작용은 제9도의 인버터회로(1)와 전송게이트회로(120), 충방전 캐패시터회로(130), 전송게이트회로(150) 및 충방전 캐패시터회로(160)와 동일하다.
상술한 제9도의 지연회로에서는, 외부제어신호(/CE)가 1레벨로부터 0레벨로 변화한 경우, 지연회로의 출력신호(CE**)가 소정 시간 지연되고, 이때 충방전 캐패시터회로(130)의 노오드(N20)는 1레벨로부터 0레벨로 변화하며, 반대로 충방전 캐패시터회로(130)의 노오드(N40)는 0레벨로부터 1레벨로 변화한다. 그러나, 제13도의 지연회로에서는 충방전 캐패시터회로(313)의 노오드(N350)는 1레벨로부터 0레벨로 변화하고, 충방전 캐패시터회로(316)의 노오드(N360)는 마찬가지로 1레벨로부터 0레벨로 변화한다. 제13도에서는, N채널형 MOS트랜지스터로 구성된 인버터의 회로임계치가 일반적으로 1V이하로 낮기 때문에, 인버터의 입력신호가 0레벨로부터 1레벨로 변화하여 인버터의 출력이 절환되는 경우의 지연시간은 인버터의 입력신호가 1레벨로부터 0레벨로 변화하여 인버터의 출력이 절환되는 경우의 지연시간에 비해 대단히 짧아진다. 이 때문에, 인버터회로(314)의 출력이 입력과 동위상으로 되도록 인버터회로(314)를 구성한 것이다. 더욱이 입력신호인 내부제어신호(CE*1)와 출력신호(CE**)가 동위상으로 되고, 외부제어신호(/CE)가 0레벨로부터 1레벨로 변화한 경우에는 전송게이트회로의 저항과 충방전 캐패시터회로의 용량에 의한 지연이 이루어지지 않도록 N채널 트랜지스터로 출력회로(317)가 구성된다. 또 제13도의 트랜지스터(T301, T303, T305, T306, T307, T308)는 부(負)의 임계치를 갖는 디플리션형 트랜지스터로 구성되고, 트랜지스터(T302, T304)는 0볼트 근방의 임계치를 갖는 N채널 MOS트랜지스터로 구성된다.
제14도는 본 발명의 더욱 다른 실시예를 나타낸 회로도이다. 이 실시예는, 전송게이트회로와 충방전 캐패시터회로로 구성되는 제4도의 지연회로의 지연부를 CMOS 인버터를 다단 접속함으로써 구성한 것이다. 제12도에 있어서, CMOS NAND 게이트(NAND3)와 CMOS 인버터(INV3)는 제4도의 출력회로(7)와 등가이다. CE*1신호가 0레벨로부터 1레벨로 변화한 경우, 소정의 지연시간 후 노오드(N404)의 전위가 0레벨로부터 1레벨로 변화하기 때문에, 출력(CE**)도 소정 시간후 0레벨로부터 1레벨로 변화한다.
CE*1신호가 1레벨로부터 0레벨로 변화한 경우에는, NAND 게이트 (NAND3)의 출력은 신속하게 1레벨로 되고, 지연회로의 출력은 신속하게 1레벨로부터 0레벨로 변화한다.
CE*1신호가 제5도에 나타낸 입력신호(B)와 같이 짧은 시간동안 0레벨로 되어 있던 경우라도, NAND 게이트 NAND1과 NAND2의 출력인 노오드(N401, N403)는 신속하게 1레벨로 되고, NOR 게이트 NOR1과 NOR2의 출력인 노오드(N402, N404)는 신속하게 0레벨로 되기 때문에, 출력(CE**)은 소정의 지연 시간후에 0레벨로부터 1레벨로 변화하게 된다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 입력신호가 소정의 방향으로 변화한 경우에 소정 시간 지연된 출력신호를 발생한다. 그리고 입력신호가 상기 소정의 방향과 반대의 방향으로 변화한 경우에는 지연되지 않은 출력 신호를 발생한다. 또, 제어신호가 소정의 방향으로 변화한 겨우에는 제어신호를 소정 시간 지연시키고, 소정의 지연시간후에 출력버퍼회로의 출력부를 고임피던스상태로부터 해제한다. 그리고 제어신호가 상기 소정의 방향과 반대방향으로 변화한 경우에는 출력버퍼회로의 출력부를 신속하게 고임피던스상태로 제어하고 있으므로, 설령 제어신호에 잡음이 포함되어 있다고 하더라도 소정의 지연시간을 확실하게 얻을 수 있게 되어 오동작하는 일없이 안정하게 동작할 수 있게 된다. 또, 본 발명을 반도체메모리에 적용한 경우에는, 그 메모리가 대기상태로부터 동작상태로 변화하는 경우에 있어서도 오동작하는 일 없이 안정하게 동작할 수 있게 된다.

Claims (1)

  1. 입력단자로부터 입력되는 입력신호를, 그 입력신호의 소정의 방향으로의 레벨변화(천이)에 대하여 소정의 안정한 지연을 제공하고 상기 입력신호의 상기 소정의 방향과 반대의 방향으로의 레벨변화에 대하여 지연을 제공하지 않으면서 출력단자로 전송하는 반도체집적회로에 있어서, 상기 입력단자는 상기 입력신호를 받아들이고, 상기 출력단자는 출력신호를 발생시키며, 상기 집적회로의 상기 입력단자에 접속된 입력단자 및 출력단자를 갖춘 제1인버터와, 상기 제1인버터의 상기 출력단자에 접속된 입력단자 및 출력단자를 갖춘 제2인버터, 상기 제2인버터의 상기 출력단자에 접속된 제1입력단자와 상기 집적회로의 상기 입력단자에 접속된 제2입력단자 및 출력단자를 갖춘 제1NAND 게이트, 상기 제1인버터의 상기 출력단자에 접속된 제1입력단자와 상기 제1NAND 게이트의 상기 출력단자에 접속된 제2입력단자 및 출력단자를 갖춘 NOR 게이트 및, 상기 집적회로의 상기 입력단자에 접속된 제1입력단자와 상기 NOR 게이트의 상기 출력단자에 접속된 제2입력단자 및 상기 집적회로의 상기 출력단자에 접속된 출력단자를 갖춘 제2NAND 게이트를 구비한 것을 특징으로 하는 반도체집적회로.
KR1019870010908A 1986-10-01 1987-09-30 반도체집적회로 KR970000560B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP23344686 1986-10-01
JP61-233446 1986-10-01
JP233446 1986-10-01
JP62246763A JP2557411B2 (ja) 1986-10-01 1987-09-30 半導体集積回路
JP62-246763 1987-09-30

Publications (2)

Publication Number Publication Date
KR880005746A KR880005746A (ko) 1988-06-30
KR970000560B1 true KR970000560B1 (ko) 1997-01-13

Family

ID=16955170

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019870010908A KR970000560B1 (ko) 1986-10-01 1987-09-30 반도체집적회로

Country Status (3)

Country Link
US (1) US5055706A (ko)
JP (1) JP2557411B2 (ko)
KR (1) KR970000560B1 (ko)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5764093A (en) * 1981-11-28 1998-06-09 Advantest Corporation Variable delay circuit
KR910002033B1 (ko) * 1988-07-11 1991-03-30 삼성전자 주식회사 메모리 셀의 센스앰프 구동회로
US5719812A (en) * 1988-11-16 1998-02-17 Fujitsu Limited Semiconductor memory including bit line reset circuitry and a pulse generator having output delay time dependent on type of transition in an input signal
US5160863A (en) * 1989-06-30 1992-11-03 Dallas Semiconductor Corporation Delay circuit using primarily a transistor's parasitic capacitance
US5287534A (en) * 1990-01-04 1994-02-15 Digital Equipment Corporation Correcting crossover distortion produced when analog signal thresholds are used to remove noise from signal
US5163168A (en) * 1990-03-30 1992-11-10 Matsushita Electric Industrial Co., Ltd. Pulse signal generator and redundancy selection signal generator
JP2621612B2 (ja) * 1990-08-11 1997-06-18 日本電気株式会社 半導体集積回路
US5229657A (en) * 1991-05-01 1993-07-20 Vlsi Technology, Inc. Method and apparatus for controlling simultaneous switching output noise in boundary scan paths
KR970005124B1 (ko) * 1991-08-14 1997-04-12 가부시끼가이샤 아드반테스트 가변지연회로
US5389843A (en) * 1992-08-28 1995-02-14 Tektronix, Inc. Simplified structure for programmable delays
EP0637134B1 (en) 1993-07-30 1998-09-23 STMicroelectronics, Inc. Inverter with variable impedance delay element
US5396110A (en) * 1993-09-03 1995-03-07 Texas Instruments Incorporated Pulse generator circuit and method
AU7981094A (en) * 1993-11-09 1995-05-29 Motorola, Inc. Circuit and method for generating a delayed output signal
JPH07154221A (ja) * 1993-11-25 1995-06-16 Nec Corp 遅延回路
US5479132A (en) * 1994-06-06 1995-12-26 Ramtron International Corporation Noise and glitch suppressing filter with feedback
JPH09223952A (ja) * 1996-02-15 1997-08-26 Mitsubishi Electric Corp 可変遅延回路とこれを用いたリング発振器及びパルス幅可変回路
US5764090A (en) * 1996-08-26 1998-06-09 United Microelectronics Corporation Write-control circuit for high-speed static random-access-memory (SRAM) devices
US5896054A (en) * 1996-12-05 1999-04-20 Motorola, Inc. Clock driver
JP3338758B2 (ja) * 1997-02-06 2002-10-28 日本電気株式会社 遅延回路
JPH10303709A (ja) * 1997-04-25 1998-11-13 Advantest Corp パルス幅整形回路
JP3926011B2 (ja) 1997-12-24 2007-06-06 株式会社ルネサステクノロジ 半導体装置の設計方法
US6573772B1 (en) * 2000-06-30 2003-06-03 Intel Corporation Method and apparatus for locking self-timed pulsed clock
JP3866594B2 (ja) * 2002-03-15 2007-01-10 Ｎｅｃエレクトロニクス株式会社 遅延回路と半導体記憶装置及び半導体記憶装置の制御方法
US20070106375A1 (en) * 2005-11-07 2007-05-10 Carlos Vonderwalde Bifurcated stent assembly
SG11201601235SA (en) * 2013-08-19 2016-03-30 Japan Science & Tech Agency Reconfigurable delay circuit, delay monitor circuit using said delay circuit, variation compensation circuit, variation measurement method, and variation compensation method

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4860447U (ko) * 1971-11-09 1973-08-01
US3996481A (en) * 1974-11-19 1976-12-07 International Business Machines Corporation FET load gate compensator
US3971960A (en) * 1975-03-05 1976-07-27 Motorola, Inc. Flip-flop false output rejection circuit
JPS528864A (en) * 1975-07-09 1977-01-24 Seiko Instr & Electronics Ltd Oscillator-frequency divider circuit with level shifter of electronic watch
JPS5245247A (en) * 1975-10-08 1977-04-09 Hitachi Ltd Pulse width convertor circuit
JPS55114018A (en) * 1979-02-23 1980-09-03 Nippon Telegr & Teleph Corp <Ntt> Correctable delay unit
US4300065A (en) * 1979-07-02 1981-11-10 Motorola, Inc. Power on reset circuit
JPS5651662A (en) * 1979-10-05 1981-05-09 Kanto Kagaku Kk Qualitative and quantitative analytical method for saccharides
JPS5915212B2 (ja) * 1979-11-29 1984-04-07 富士通株式会社 発振回路
JPS5711526A (en) * 1980-06-25 1982-01-21 Nec Corp Latch circuit
JPS58111429A (ja) * 1981-12-24 1983-07-02 Nec Corp 遅延回路
JPS58140649A (ja) * 1982-02-16 1983-08-20 Fujitsu Ltd 電圧検出回路
JPS595488A (ja) * 1982-07-01 1984-01-12 Fujitsu Ltd 半導体装置
US4508978A (en) * 1982-09-16 1985-04-02 Texas Instruments Incorporated Reduction of gate oxide breakdown for booted nodes in MOS integrated circuits
US4583008A (en) * 1983-02-25 1986-04-15 Harris Corporation Retriggerable edge detector for edge-actuated internally clocked parts
JP2564787B2 (ja) * 1983-12-23 1996-12-18 富士通株式会社 ゲートアレー大規模集積回路装置及びその製造方法
DD220474A1 (de) * 1984-01-02 1985-03-27 Mikroelektronik Zt Forsch Tech Integrierte verzoegerungsschaltung
US4786824A (en) * 1984-05-24 1988-11-22 Kabushiki Kaisha Toshiba Input signal level detecting circuit
US4707626A (en) * 1984-07-26 1987-11-17 Texas Instruments Incorporated Internal time-out circuit for CMOS dynamic RAM
JPS61104397A (ja) * 1984-10-24 1986-05-22 Hitachi Ltd 半導体記憶装置
JPS60111126U (ja) * 1984-12-06 1985-07-27 富士通株式会社 リセツト付遅延回路
JPS61208919A (ja) * 1985-03-13 1986-09-17 Toshiba Corp 集積回路内蔵型低域通過フイルタ
US4634905A (en) * 1985-09-23 1987-01-06 Motorola, Inc. Power-on-reset circuit having a differential comparator with intrinsic offset voltage
IT1204808B (it) * 1986-02-18 1989-03-10 Sgs Microelettronica Spa Circuito di reset all'accensione per reti logiche in tecnologia mos,particolarmente per periferiche di microprocessori
JPS63129863A (ja) * 1986-11-14 1988-06-02 Toko Inc スイツチング電源装置

Also Published As

Publication number Publication date
JPS63226111A (ja) 1988-09-20
US5055706A (en) 1991-10-08
KR880005746A (ko) 1988-06-30
JP2557411B2 (ja) 1996-11-27

Similar Documents

Publication Publication Date Title
KR970000560B1 (ko) 반도체집적회로
US4933902A (en) Method of and apparatus for reducing current of semiconductor memory device
JP3759758B2 (ja) 半導体記憶装置
US6104221A (en) Power-up detection circuit of a semiconductor device
US5682353A (en) Self adjusting sense amplifier clock delay circuit
KR930008577B1 (ko) 반도체 메모리장치
US5459421A (en) Dynamic-static master slave flip-flop circuit
US5469386A (en) Semiconductor integrated circuit device having low-power consumption signal input circuit responsive to high-speed small-amplitude input signal
US5929681A (en) Delay circuit applied to semiconductor memory device having auto power-down function
US4638182A (en) High-level CMOS driver circuit
US5517142A (en) Output buffer with a reduced transient bouncing phenomenon
US5111078A (en) Input circuit for logic circuit having node and operating method therefor
EP0202025B1 (en) Booster circuit
US5124585A (en) Pulsed bootstrapping output buffer and associated method
US6154415A (en) Internal clock generation circuit of semiconductor device and method for generating internal clock
KR100195975B1 (ko) 출력버퍼
US6765432B2 (en) Semiconductor device with a low-power operation mode
US4893029A (en) Power supply noise protection circuit
JPH0456400B2 (ko)
JP3502387B2 (ja) 高レベル出力制御機能を有するｎｍｏｓ出力バッファ
US5463335A (en) Power up detection circuits
KR940004516B1 (ko) 반도체 메모리의 고속 센싱장치
US6084455A (en) High-speed CMOS latch
US5742558A (en) Semiconductor memory device for plurality of ranges of power supply voltage
US5963077A (en) Auto mode selector

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070629

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee