JP3502387B2 - 高レベル出力制御機能を有するｎｍｏｓ出力バッファ - Google Patents
高レベル出力制御機能を有するｎｍｏｓ出力バッファInfo
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
- H03K19/01742—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by means of a pull-up or down element
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Description
【発明の詳細な説明】
技術分野
本発明はメモリチップ、データレジスタ等の半導体ロ
ジックデバイスに関する。特に、本発明は寄生抵抗を介
したリーク電流による誤動作の影響を受けやすいデータ
出力回路を有するデバイスに関する。例えば、NMOSトラ
ンジスタはこの傾向がある。“NMOS"とはＮチャンネル
シリコンゲートMOS（Metal−Oxide Semiconductor）の
製造方法を利用して作られた半導体素子をいう。
ジックデバイスに関する。特に、本発明は寄生抵抗を介
したリーク電流による誤動作の影響を受けやすいデータ
出力回路を有するデバイスに関する。例えば、NMOSトラ
ンジスタはこの傾向がある。“NMOS"とはＮチャンネル
シリコンゲートMOS（Metal−Oxide Semiconductor）の
製造方法を利用して作られた半導体素子をいう。
背景技術
半導体産業において、半導体ロジックデバイスは主に
MOSを使用して製造されている。これら半導体ロジック
デバイスは多種多様の用途を有し、ロジック回路により
入力データを処理・記憶し、NMOSトランジスタによりそ
れら処理・記憶されたデータを出力端子に出力する。こ
れらNMOSは通常出力端子と出力バッファから構成されて
おり、データは、論理値“1"または“0"の形で与えられ
る。
MOSを使用して製造されている。これら半導体ロジック
デバイスは多種多様の用途を有し、ロジック回路により
入力データを処理・記憶し、NMOSトランジスタによりそ
れら処理・記憶されたデータを出力端子に出力する。こ
れらNMOSは通常出力端子と出力バッファから構成されて
おり、データは、論理値“1"または“0"の形で与えられ
る。
通常、論理値“1"と“0"のデータ出力信号は、出力バ
ッファにより制御され、それぞれ5V、0Vの電圧出力に対
応する。例えば、出力端子に論理値“0"を与えるとき
は、出力バッファは出力端子において信号を論理値“0"
から0Vの電圧値へ変換する。理想的には一度正しい論理
値が出力端子に与えられると、出力端子に対して論理値
の書き換え命令があるまでは論理値は変わることなく維
持される。
ッファにより制御され、それぞれ5V、0Vの電圧出力に対
応する。例えば、出力端子に論理値“0"を与えるとき
は、出力バッファは出力端子において信号を論理値“0"
から0Vの電圧値へ変換する。理想的には一度正しい論理
値が出力端子に与えられると、出力端子に対して論理値
の書き換え命令があるまでは論理値は変わることなく維
持される。
NMOS出力トランジスタを含んだ回路において論理値
“0"の変換は、バイアス回路をNMOSトランジスタの入力
チャンネルに特に必要とせず、瞬時に実行できる。しか
し論理値“1"の変換については、要求される時間内の出
力電圧への変換は困難で、通常、“プリチャージング回
路（Pre−charging circuit）”を必要とする。“プリ
チャージング回路（Pre−charging circuit）”は、NMO
Sトランジスタを介して出力ドライバの入力を正値印加
電源と結合しておき、出力バッファが論理値“1"の信号
を与えたときに瞬時に出力電圧変換ができるようにする
ものである。。
“0"の変換は、バイアス回路をNMOSトランジスタの入力
チャンネルに特に必要とせず、瞬時に実行できる。しか
し論理値“1"の変換については、要求される時間内の出
力電圧への変換は困難で、通常、“プリチャージング回
路（Pre−charging circuit）”を必要とする。“プリ
チャージング回路（Pre−charging circuit）”は、NMO
Sトランジスタを介して出力ドライバの入力を正値印加
電源と結合しておき、出力バッファが論理値“1"の信号
を与えたときに瞬時に出力電圧変換ができるようにする
ものである。。
特定の用途において、NMOSの出力バッファはブートス
トラップ回路（Bootstrapping circuit）により性能改
善がなされており、ブートストラップ回路は出力ドライ
バの入力を正値印加電圧値よりも更に高い電圧値と結合
することによりプリチャージング回路機能を強化する。
これにより出力バッファの性能が向上し、出力ドライバ
の入力部分で発生するリーク電流の影響によるを減少さ
せ、出力ドライバが論理値“1"の出力電圧レベルを維持
できる時間を延ばすことができる。
トラップ回路（Bootstrapping circuit）により性能改
善がなされており、ブートストラップ回路は出力ドライ
バの入力を正値印加電圧値よりも更に高い電圧値と結合
することによりプリチャージング回路機能を強化する。
これにより出力バッファの性能が向上し、出力ドライバ
の入力部分で発生するリーク電流の影響によるを減少さ
せ、出力ドライバが論理値“1"の出力電圧レベルを維持
できる時間を延ばすことができる。
本発明は、上記したようなブートストラップ回路によ
ってもまだ出力電圧レベルを維持できる時間が限られて
いる点に関連してなされたものであり、従来のNMOS出力
バッファではブートストラップ回路によっても一定時間
経過後には論理値“1"の出力値を供給できなくなるため
ロジックデバイスの不具合が引き起こされる。
ってもまだ出力電圧レベルを維持できる時間が限られて
いる点に関連してなされたものであり、従来のNMOS出力
バッファではブートストラップ回路によっても一定時間
経過後には論理値“1"の出力値を供給できなくなるため
ロジックデバイスの不具合が引き起こされる。
上記問題の解決方法の一つは、出力ドライバの入力を
更に高い出力電圧と結合させることであり、これにより
デバイスが不具合を起こす出力低下までの時間を延長す
ることが可能となる。しかしこの方法がまだ提供されて
いないために、多くの用途においてデバイスが不具合を
起こす出力低下までの時間が受容できるものとなってい
ない。
更に高い出力電圧と結合させることであり、これにより
デバイスが不具合を起こす出力低下までの時間を延長す
ることが可能となる。しかしこの方法がまだ提供されて
いないために、多くの用途においてデバイスが不具合を
起こす出力低下までの時間が受容できるものとなってい
ない。
上記従来技術での課題を解決するデータ出力回路を持
つデバイスが要求されており、本発明はこれらの問題の
解決手段を含む多くの特徴と利点を提供するものであ
る。
つデバイスが要求されており、本発明はこれらの問題の
解決手段を含む多くの特徴と利点を提供するものであ
る。
発明の開示
本発明は、上述のような従来技術の欠点である出力回
路の入力部における寄生抵抗により生じるリーク電流の
影響を解決するためのバッファ構成と制御手段を提供す
るものである。
路の入力部における寄生抵抗により生じるリーク電流の
影響を解決するためのバッファ構成と制御手段を提供す
るものである。
実施形態の１つとして、本発明は、寄生抵抗により生
じるリーク電流と同等もしくはそれ以上の割合でNMOSの
出力回路の入力部に電流を供給するバッファ構成と制御
手段を提供する。これにより、リーク電流が出力回路の
不具合を引き起こすことなく、NMOS出力回路は必要な時
間、出力信号を供給することができる。
じるリーク電流と同等もしくはそれ以上の割合でNMOSの
出力回路の入力部に電流を供給するバッファ構成と制御
手段を提供する。これにより、リーク電流が出力回路の
不具合を引き起こすことなく、NMOS出力回路は必要な時
間、出力信号を供給することができる。
他の実施の形態として、本発明はの半導体デバイス回
路は、制御信号を生成するプリ出力部（Pre−output Se
ction）と、制御信号に結合された入力端子と制御信号
に対応した出力信号を供給する出力端子と持ち、入力端
子を寄生抵抗を介して共通電位に結合したNMOS出力回路
と、発振デジタル信号を供給する発振回路と、既定の２
つの状態のいずれか一方の状態にある発振デジタル信号
と制御信号に応答し、寄生抵抗の影響によるリーク電流
を補償するための発振デジタル信号によるエネルギーの
蓄積とNMOS出力回路の入力端子へのブート信号とを供給
するブースター回路とからなる。
路は、制御信号を生成するプリ出力部（Pre−output Se
ction）と、制御信号に結合された入力端子と制御信号
に対応した出力信号を供給する出力端子と持ち、入力端
子を寄生抵抗を介して共通電位に結合したNMOS出力回路
と、発振デジタル信号を供給する発振回路と、既定の２
つの状態のいずれか一方の状態にある発振デジタル信号
と制御信号に応答し、寄生抵抗の影響によるリーク電流
を補償するための発振デジタル信号によるエネルギーの
蓄積とNMOS出力回路の入力端子へのブート信号とを供給
するブースター回路とからなる。
上記本発明の要旨は、本発明の全ての実施形態又は全
ての特徴を表わしたものではない。各実施形態および発
明の特徴の説明は、以下の図面および説明の目的とする
ところである。
ての特徴を表わしたものではない。各実施形態および発
明の特徴の説明は、以下の図面および説明の目的とする
ところである。
図面の簡単な説明
本発明の他の特徴及び利点を以下の詳細説明及び図面
によって示す。ここで、 図１は本発明の原理を適用し得る回路デバイスタイプ
を例示する半導体チップの斜視図、 図２は本発明に係わるNMOS出力バッファの構成と使用
を例示するブロック図、 図３は本発明に係わるNMOS出力バッファを使用したDR
AMのブロック図、 図４は本発明の原理を適用したNMOS出力バッファの回
路詳細図、 図５は図４においてブロック図として示されているブ
ースター回路の回路図、 図６は図４においてロジックシンボルとして示されて
いるVCCPインバータ回路の回路図、 図７は図４においてブロック図として示されているク
ランプ回路の回路図である。
によって示す。ここで、 図１は本発明の原理を適用し得る回路デバイスタイプ
を例示する半導体チップの斜視図、 図２は本発明に係わるNMOS出力バッファの構成と使用
を例示するブロック図、 図３は本発明に係わるNMOS出力バッファを使用したDR
AMのブロック図、 図４は本発明の原理を適用したNMOS出力バッファの回
路詳細図、 図５は図４においてブロック図として示されているブ
ースター回路の回路図、 図６は図４においてロジックシンボルとして示されて
いるVCCPインバータ回路の回路図、 図７は図４においてブロック図として示されているク
ランプ回路の回路図である。
本発明は種々の変形と別構成が可能であるが、その詳
細は図面の例によって示され以下に説明される。しかし
ながら、記述された特定の実施形態に本発明を制限する
意図ではない。逆に、添付された請求の範囲によって定
められた本発明の意図及び範囲に含まれるすべての変形
例、均等物、及び代替物に及ばせる意図であると解釈さ
れるべきである。
細は図面の例によって示され以下に説明される。しかし
ながら、記述された特定の実施形態に本発明を制限する
意図ではない。逆に、添付された請求の範囲によって定
められた本発明の意図及び範囲に含まれるすべての変形
例、均等物、及び代替物に及ばせる意図であると解釈さ
れるべきである。
図面の詳細な説明
本発明は、NMOS出力バッファにより出力端子に一定期
間、デジタル信号の出力を維持することが要求される半
導体回路において、種々のアプリケーションを有する。
例えば、本発明は図１の10で示される通常のDIP（デュ
アルインラインパッケージ）に格納されたメモリチッ
プ、データレジスタ、カウンタ、フリップフロップなど
に使用されるNMOS出力バッファに適用される。
間、デジタル信号の出力を維持することが要求される半
導体回路において、種々のアプリケーションを有する。
例えば、本発明は図１の10で示される通常のDIP（デュ
アルインラインパッケージ）に格納されたメモリチッ
プ、データレジスタ、カウンタ、フリップフロップなど
に使用されるNMOS出力バッファに適用される。
図２のブロック図には、本発明が適用されたNMOS出力
バッファ12の回路構成が示されている。NMOS出力バッフ
ァ12はアプリケーションロジック回路16の出力する信号
に従って出力端子14にデジタルデータ信号を出力する。
アプリケーションロジック回路16は、図２に示された回
路の中心的制御機能を有する部分である。上記に説明さ
れるように、チップの使用用途により、アプリケーショ
ンロジック16はメモリチップ、データレジスタ、カウン
タ、フリップフロップなどとして機能することになる。
バッファ12の回路構成が示されている。NMOS出力バッフ
ァ12はアプリケーションロジック回路16の出力する信号
に従って出力端子14にデジタルデータ信号を出力する。
アプリケーションロジック回路16は、図２に示された回
路の中心的制御機能を有する部分である。上記に説明さ
れるように、チップの使用用途により、アプリケーショ
ンロジック16はメモリチップ、データレジスタ、カウン
タ、フリップフロップなどとして機能することになる。
通常アプリケーションロジック16は入力端子18より入
力データを受け取る。入力データの処理、格納後、アプ
リケーションロジック16はライン20に制御信号を出力
し、その制御信号はNMOS出力バッファ12が出力端子14に
対応するデジタル信号を出力するために使用される。ク
ロックジェネレータ22は通常（必ずしも必須ではない
が）アプリケーションロジック回路16に接続されてい
る。クロックジェネレータ22はブロック図２に記載の回
路構成おいて内蔵型であっても外付チップであっても良
い。NMOS出力バッファ12内において、出力端子14へ出力
するデジタル信号を生成するためライン20からの与えら
れる制御信号を処理するNMOS出力回路24がある。NMOS出
力回路24はライン20から制御信号のロジックレベルに対
応する入力信号を受けとるための入力手段を持ってい
る。NMOS出力回路24はその入力部において寄生抵抗（R
P）26を持ち、グランド（共通電位）との経路を形成し
ている。この寄生抵抗は、通常は回路図において記載さ
れていないが一般的に存在するもので、図に示すように
NMOS出力回路24の入力部とグランドの間にリーク電流の
経路を形成する。このように入力信号として5V電圧が供
給された場合、このNMOS出力回路24を動作させるための
5V電圧により電流が寄生抵抗26を介してリーク電流とし
て流れる。出力端子14から外部回路が出力信号を受けと
る前に、NMOS出力回路24を動作させるために必要な電流
が寄生抵抗26を介してリーク電流として漏れてしまうた
め、回路が不具合を発生してしまう。
力データを受け取る。入力データの処理、格納後、アプ
リケーションロジック16はライン20に制御信号を出力
し、その制御信号はNMOS出力バッファ12が出力端子14に
対応するデジタル信号を出力するために使用される。ク
ロックジェネレータ22は通常（必ずしも必須ではない
が）アプリケーションロジック回路16に接続されてい
る。クロックジェネレータ22はブロック図２に記載の回
路構成おいて内蔵型であっても外付チップであっても良
い。NMOS出力バッファ12内において、出力端子14へ出力
するデジタル信号を生成するためライン20からの与えら
れる制御信号を処理するNMOS出力回路24がある。NMOS出
力回路24はライン20から制御信号のロジックレベルに対
応する入力信号を受けとるための入力手段を持ってい
る。NMOS出力回路24はその入力部において寄生抵抗（R
P）26を持ち、グランド（共通電位）との経路を形成し
ている。この寄生抵抗は、通常は回路図において記載さ
れていないが一般的に存在するもので、図に示すように
NMOS出力回路24の入力部とグランドの間にリーク電流の
経路を形成する。このように入力信号として5V電圧が供
給された場合、このNMOS出力回路24を動作させるための
5V電圧により電流が寄生抵抗26を介してリーク電流とし
て流れる。出力端子14から外部回路が出力信号を受けと
る前に、NMOS出力回路24を動作させるために必要な電流
が寄生抵抗26を介してリーク電流として漏れてしまうた
め、回路が不具合を発生してしまう。
本発明の原理によれば、ブースター回路30を使用する
ことにより、NMOS出力回路24の入力部に好ましくは電位
がハイレベル（5V）になるまで電流を追加することがで
き、上記問題を解決することができる。ブースター回路
30はライン32から供給される発振信号を電流信号に変換
できるように構成されていることが好ましい。NMOS出力
回路24の入力部で5Vの電圧を維持するため、ライン36よ
り制御ロジック回路34より与えられるイネーブル信号に
応答して動作する。このイネーブル信号は、ブースター
回路30の上記電流追加機能（Current pumping functio
n）を制御するためのもので、入力信号が5Vの電圧レベ
ルであるときに活性化される。もしイネーブル信号が出
力されていない場合、ブースター回路30はNMOS出力回路
24の入力部に電流の追加は行なわない。
ことにより、NMOS出力回路24の入力部に好ましくは電位
がハイレベル（5V）になるまで電流を追加することがで
き、上記問題を解決することができる。ブースター回路
30はライン32から供給される発振信号を電流信号に変換
できるように構成されていることが好ましい。NMOS出力
回路24の入力部で5Vの電圧を維持するため、ライン36よ
り制御ロジック回路34より与えられるイネーブル信号に
応答して動作する。このイネーブル信号は、ブースター
回路30の上記電流追加機能（Current pumping functio
n）を制御するためのもので、入力信号が5Vの電圧レベ
ルであるときに活性化される。もしイネーブル信号が出
力されていない場合、ブースター回路30はNMOS出力回路
24の入力部に電流の追加は行なわない。
図２の回路のさらなる詳細を述べる前に、図３にNMOS
出力バッファ12のより有効な利用例について示す。図３
のブロック図には、図２のNMOS出力バッファ12がNMOS出
力バッファ12′として描かれており、クロックジェネレ
ータ22は２つに分かれてクロックジェネレータ46と48と
して描かれており、図３の残りの部分はアプリケーショ
ンロジック16の詳細構成が描かれている。図３におい
て、アプリケーションロジック16の構成は、アドレス端
子（A0−A9）を持つ1Mバイトの４つのDRAM、４つの入出
力端子（D01−D04）、ライトイネーブル端子（WE＊）、
カラムアドレスストローブ（CAS＊）端子、ロウアドレ
スストローブ（RAS＊）端子、およびアウトプットイネ
ーブル（OE＊）端子からなる。
出力バッファ12のより有効な利用例について示す。図３
のブロック図には、図２のNMOS出力バッファ12がNMOS出
力バッファ12′として描かれており、クロックジェネレ
ータ22は２つに分かれてクロックジェネレータ46と48と
して描かれており、図３の残りの部分はアプリケーショ
ンロジック16の詳細構成が描かれている。図３におい
て、アプリケーションロジック16の構成は、アドレス端
子（A0−A9）を持つ1Mバイトの４つのDRAM、４つの入出
力端子（D01−D04）、ライトイネーブル端子（WE＊）、
カラムアドレスストローブ（CAS＊）端子、ロウアドレ
スストローブ（RAS＊）端子、およびアウトプットイネ
ーブル（OE＊）端子からなる。
４つのメモリアレイ54a、54b、54c、54dのメモリセル
アクセスのためのライトイネーブル信号、カラムアドレ
スストローブ信号、ロウアドレスストローブ信号に関し
て、10のアドレス信号が使われる。
アクセスのためのライトイネーブル信号、カラムアドレ
スストローブ信号、ロウアドレスストローブ信号に関し
て、10のアドレス信号が使われる。
メモリアレイ54a−54bのカラムは通常、カラムアドレ
スバッファ56とカラムアドレスデコーダ58が使用され、
それによりセンサ増幅器およびI/Oゲート回路60を介し
てメモリアレイのカラムが選択され、アドレス信号（A0
−A9）に応答する。メモリアレイセルのロウは通常、ロ
ウアドレスバッファ64とロウアドレスデコード・セレク
ト回路66が使用される。リフレッシュコントローラ・カ
ウンタ68は、ロウアドレスバッファ64とロウアドレスデ
コード・セレクト回路66を介してロウごとにメモリセル
にアクセスしてメモリアレイの各メモリセルのデータリ
フレッシュを行なうために使用される。
スバッファ56とカラムアドレスデコーダ58が使用され、
それによりセンサ増幅器およびI/Oゲート回路60を介し
てメモリアレイのカラムが選択され、アドレス信号（A0
−A9）に応答する。メモリアレイセルのロウは通常、ロ
ウアドレスバッファ64とロウアドレスデコード・セレク
ト回路66が使用される。リフレッシュコントローラ・カ
ウンタ68は、ロウアドレスバッファ64とロウアドレスデ
コード・セレクト回路66を介してロウごとにメモリセル
にアクセスしてメモリアレイの各メモリセルのデータリ
フレッシュを行なうために使用される。
ライトイネーブル信号とカラムアドレスストローブ信
号は、早期書き込み検知回路（Early−write−detectio
n circuit）72、NORゲート74、ロジックゲート76と80へ
の制御信号として使用される。NORゲート74の出力は、
データ入力バッファ86へのイネーブル信号として使用さ
れ、この信号により、センサ増幅器とI/Oゲート回路60
を介したメモリアレイのデータ入出力端子（D01−D04）
へのデータの書き込みを許可する。ゲート76は、DRAMが
書き込みモードではないことを示す“QED"信号を出力す
る。ゲート76の入力端子の一つはライトイネーブル端子
に接続され、他の端子は早期書き込み検知回路（Early
−write−detection circuit）72の出力端子に接続され
ている。これにより、ゲート76のロジックレベルが“0"
である場合、ゲート出力80はNMOS出力バッファ12′をデ
ィスエーブルにする。これは重要なことであって、その
ままではNMOS出力バッファ12′はデータ入出力端子（D0
1−D04）に供給される入力信号を妨害してしまうからで
ある。
号は、早期書き込み検知回路（Early−write−detectio
n circuit）72、NORゲート74、ロジックゲート76と80へ
の制御信号として使用される。NORゲート74の出力は、
データ入力バッファ86へのイネーブル信号として使用さ
れ、この信号により、センサ増幅器とI/Oゲート回路60
を介したメモリアレイのデータ入出力端子（D01−D04）
へのデータの書き込みを許可する。ゲート76は、DRAMが
書き込みモードではないことを示す“QED"信号を出力す
る。ゲート76の入力端子の一つはライトイネーブル端子
に接続され、他の端子は早期書き込み検知回路（Early
−write−detection circuit）72の出力端子に接続され
ている。これにより、ゲート76のロジックレベルが“0"
である場合、ゲート出力80はNMOS出力バッファ12′をデ
ィスエーブルにする。これは重要なことであって、その
ままではNMOS出力バッファ12′はデータ入出力端子（D0
1−D04）に供給される入力信号を妨害してしまうからで
ある。
早期書き込み検知回路（Early−write−detection ci
rcuit）72は、カラムアドレスストローブ信号がハイレ
ベルからローレベルに遷移する前にライトイネーブル
（WE＊）信号検出をラッチするための１つまたはそれ以
上のラッチ回路により構成できる。NMOS出力バッファ1
2′はカラムアドレスストローブ信号がローレベルでメ
モリアレイへのアクセスが許可されている間に限りイネ
ーブル状態とされる。ゲート76の出力がハイレベルのと
き、前記アウトプットイネーブル信号はローレベルとな
り、NMOS出力バッファ12′からデータ端子への書き込み
が許可される。
rcuit）72は、カラムアドレスストローブ信号がハイレ
ベルからローレベルに遷移する前にライトイネーブル
（WE＊）信号検出をラッチするための１つまたはそれ以
上のラッチ回路により構成できる。NMOS出力バッファ1
2′はカラムアドレスストローブ信号がローレベルでメ
モリアレイへのアクセスが許可されている間に限りイネ
ーブル状態とされる。ゲート76の出力がハイレベルのと
き、前記アウトプットイネーブル信号はローレベルとな
り、NMOS出力バッファ12′からデータ端子への書き込み
が許可される。
またNMOS出力バッファ12′はライン90からクロック信
号を受けとる。好ましくは、第２のクロックジェネレー
タ48がこのクロック信号を例えば1MHz、50％のデューテ
ィサイクルの比較的遅い周波数で継続的に供給されるも
のとする。
号を受けとる。好ましくは、第２のクロックジェネレー
タ48がこのクロック信号を例えば1MHz、50％のデューテ
ィサイクルの比較的遅い周波数で継続的に供給されるも
のとする。
図４は、図２のNMOS出力バッファ12を詳細に示してい
る。図４のNMOS出力バッファを図３に示したDRAMアプリ
ケーションに使用するためには、必要とされる各データ
出力端子の数に応じてNMOS出力バッファを４つ分複製す
る必要がある。図４においてデータ端子100に供給され
るデータは、３つのNMOSトランジスタ104A、104B、104C
からなる出力回路104により制御されている。104A、104
Bのゲートそれぞれはラッチ回路106により供給される制
御信号に応じてアクティブハイ（“1"）信号を受信す
る。ラッチ回路106が制御信号を供給したときライン126
の信号はロジックローレベルにあり、トランジスタ104
A、104Bのゲートは、端子100の信号をロジックハイレベ
ルに変えるためのアクティブハイ信号を受信する。同様
に、トランジスタ104Cのゲートがロジックローレベルに
あるライン124の信号に応じてアクティブハイ信号を受
信したとき、トランジスタ104Cのゲートは、端子100の
信号をロジックローレベルに変えるためのアクティブハ
イ信号を受信する。
る。図４のNMOS出力バッファを図３に示したDRAMアプリ
ケーションに使用するためには、必要とされる各データ
出力端子の数に応じてNMOS出力バッファを４つ分複製す
る必要がある。図４においてデータ端子100に供給され
るデータは、３つのNMOSトランジスタ104A、104B、104C
からなる出力回路104により制御されている。104A、104
Bのゲートそれぞれはラッチ回路106により供給される制
御信号に応じてアクティブハイ（“1"）信号を受信す
る。ラッチ回路106が制御信号を供給したときライン126
の信号はロジックローレベルにあり、トランジスタ104
A、104Bのゲートは、端子100の信号をロジックハイレベ
ルに変えるためのアクティブハイ信号を受信する。同様
に、トランジスタ104Cのゲートがロジックローレベルに
あるライン124の信号に応じてアクティブハイ信号を受
信したとき、トランジスタ104Cのゲートは、端子100の
信号をロジックローレベルに変えるためのアクティブハ
イ信号を受信する。
寄生抵抗108および110を介するリーク電流を考慮して
トランジスタ104A、104Bのゲートをロジックハイレベル
に維持するため、図２におけるブースター回路30は図４
に示すように、保持回路114および116を有し、それら保
持回路はライン120に供給される発振（クロック）信号
に応答し、ライン122に供給される信号をイネーブルに
する。この保持回路114および116がないと、寄生抵抗10
8または110を介するリーク電流の影響が大きくなり、ト
ランジスタ104A、104Bがオフ状態に反転してしまい、デ
ータ端子100のロジックハイレベルがロジックローレベ
ルに変わり不具合を起こしてしまう。
トランジスタ104A、104Bのゲートをロジックハイレベル
に維持するため、図２におけるブースター回路30は図４
に示すように、保持回路114および116を有し、それら保
持回路はライン120に供給される発振（クロック）信号
に応答し、ライン122に供給される信号をイネーブルに
する。この保持回路114および116がないと、寄生抵抗10
8または110を介するリーク電流の影響が大きくなり、ト
ランジスタ104A、104Bがオフ状態に反転してしまい、デ
ータ端子100のロジックハイレベルがロジックローレベ
ルに変わり不具合を起こしてしまう。
ライン122のイネーブル信号はラッチ回路106からの制
御信号を解釈するロジック回路により供給される。ラッ
チ回路106は例えば、前記したライン124および126の機
能により供給される差動出力をもつクロスカップルドNA
NDゲート（Cross−coupled NAND gate）を使用すること
により構成される。このようなラッチ回路は通常市販さ
れているICによく利用されているもので、マイクロンテ
クノロジー社（Micron Technology,Inc）により製造販
売されているMT4C4001J（1Mバイト×4DRAM）などがあ
る。
御信号を解釈するロジック回路により供給される。ラッ
チ回路106は例えば、前記したライン124および126の機
能により供給される差動出力をもつクロスカップルドNA
NDゲート（Cross−coupled NAND gate）を使用すること
により構成される。このようなラッチ回路は通常市販さ
れているICによく利用されているもので、マイクロンテ
クノロジー社（Micron Technology,Inc）により製造販
売されているMT4C4001J（1Mバイト×4DRAM）などがあ
る。
ラッチ回路106がライン124に生成したロジックローレ
ベルに応答して、またNANDゲート130の出力がローであ
ると仮定して、NORゲート132はNANDゲート134へ信号を
提供するため、ライン124のロジックローレベルの信号
を反転する。NANDゲート134は、インバータ168を介し
て、NORゲート132およびNORゲート140からの出力信号を
受け取る。ライン126の信号がローの場合、端子100のデ
ータはハイでなければならないことを示しており、トラ
ンジスタ104Cがアクティブ状態になることを防止するた
めに、NANDゲート134はディスエーブルとされる。同様
にNANDゲート130が入力信号がローの場合、図４の出力
バッファからの出力信号が不適切であることを示し、同
様にNANDゲート134はディスエーブルとされる。上記の
条件下でのみトランジスタ104Cのゲートをロジックハイ
レベルとするバイアスをかけるため、インバーター136
はNANDゲート134とトランジスタ104Cとの出力の間に配
置される。
ベルに応答して、またNANDゲート130の出力がローであ
ると仮定して、NORゲート132はNANDゲート134へ信号を
提供するため、ライン124のロジックローレベルの信号
を反転する。NANDゲート134は、インバータ168を介し
て、NORゲート132およびNORゲート140からの出力信号を
受け取る。ライン126の信号がローの場合、端子100のデ
ータはハイでなければならないことを示しており、トラ
ンジスタ104Cがアクティブ状態になることを防止するた
めに、NANDゲート134はディスエーブルとされる。同様
にNANDゲート130が入力信号がローの場合、図４の出力
バッファからの出力信号が不適切であることを示し、同
様にNANDゲート134はディスエーブルとされる。上記の
条件下でのみトランジスタ104Cのゲートをロジックハイ
レベルとするバイアスをかけるため、インバーター136
はNANDゲート134とトランジスタ104Cとの出力の間に配
置される。
ラッチ回路106がライン126にロジックローレベルを供
給した場合、端子100の出力信号がハイでなければなら
ないことを意味し、多くの回路が作動することになる。
今ここで再びNANDゲート130の出力がローであると仮定
すると、NORゲート140は必ずライン126のローレベルを
反転する。このライン126の信号は、インバーター142お
よびNMOSトランジスタ144、146、148、150からなるプル
アップ回路と、保持回路114および116をイネーブルとす
るためのライン122のイネーブル信号を生成するインバ
ーター152と、トランジスタ104Aおよび104Bのゲートに
適当なバイアスを与えるための２倍昇圧キャパシタ（Vo
ltage doubling capacitor）160および162を含むブート
ストラップ回路をイネーブルとするインバーター156
と、キャパシタ160からトランジスタ104Bのゲートへの
経路を流れる電流をスイッチ制御するインバーター166
とに与えられる。
給した場合、端子100の出力信号がハイでなければなら
ないことを意味し、多くの回路が作動することになる。
今ここで再びNANDゲート130の出力がローであると仮定
すると、NORゲート140は必ずライン126のローレベルを
反転する。このライン126の信号は、インバーター142お
よびNMOSトランジスタ144、146、148、150からなるプル
アップ回路と、保持回路114および116をイネーブルとす
るためのライン122のイネーブル信号を生成するインバ
ーター152と、トランジスタ104Aおよび104Bのゲートに
適当なバイアスを与えるための２倍昇圧キャパシタ（Vo
ltage doubling capacitor）160および162を含むブート
ストラップ回路をイネーブルとするインバーター156
と、キャパシタ160からトランジスタ104Bのゲートへの
経路を流れる電流をスイッチ制御するインバーター166
とに与えられる。
図４の左横に示されているNMOS出力回路104を制御す
るそれぞれの入力信号について説明する。それらは６つ
の信号からなり、VCCP、TURBO、ENABLE、CAS、QEDおよ
び前記説明したライン120のクロック信号VCCPOSCであ
る。
るそれぞれの入力信号について説明する。それらは６つ
の信号からなり、VCCP、TURBO、ENABLE、CAS、QEDおよ
び前記説明したライン120のクロック信号VCCPOSCであ
る。
VCCPはライン170に出力され、インバータ142に電力を
供給する。VCCPはVCCを供給する同じ電源回路によって
供給できる。VCCPの電圧レベルはVCCの電圧レベルより
わずかに高く設定されることが好ましく、例えばVCCが5
VとするとVCCPは6.5Vとする。インバータ142は図６によ
りさらに詳しく説明されている。
供給する。VCCPはVCCを供給する同じ電源回路によって
供給できる。VCCPの電圧レベルはVCCの電圧レベルより
わずかに高く設定されることが好ましく、例えばVCCが5
VとするとVCCPは6.5Vとする。インバータ142は図６によ
りさらに詳しく説明されている。
TURBOはライン172に出力され、それは充電電圧を蓄積
するためプルアップ回路を作動させるためのインバータ
142へのイネーブル信号である。この充電電圧により、
ゲート140の出力がローレベルからハイレベルに遷移す
るとトランジスタ104Aおよび104Bのゲートにバイアスが
瞬時にかけられる。
するためプルアップ回路を作動させるためのインバータ
142へのイネーブル信号である。この充電電圧により、
ゲート140の出力がローレベルからハイレベルに遷移す
るとトランジスタ104Aおよび104Bのゲートにバイアスが
瞬時にかけられる。
ENABLEはライン174に出力され、例えば、ディスエー
ブル状態の一つまたはそれ以上の出力バッファによりDR
AMが構成できることを許可するため、NANDゲート130を
イネーブルまたはディスエーブルするチップセレクタ信
号として使われることが好ましい。TURBOおよびENABLE
信号ともにロジック回路がレーザー融着または固着さ
れ、電源が投入される前においても所望のロジックレベ
ルに固定されていることが好ましい。または一つまたは
両方の信号のロジックレベルが、外部から供給される信
号により選択可能であるものでも良い。
ブル状態の一つまたはそれ以上の出力バッファによりDR
AMが構成できることを許可するため、NANDゲート130を
イネーブルまたはディスエーブルするチップセレクタ信
号として使われることが好ましい。TURBOおよびENABLE
信号ともにロジック回路がレーザー融着または固着さ
れ、電源が投入される前においても所望のロジックレベ
ルに固定されていることが好ましい。または一つまたは
両方の信号のロジックレベルが、外部から供給される信
号により選択可能であるものでも良い。
CASはライン176に出力され、図３に関連して前記説明
したカラムアドレスストローブ信号である。CAS信号はN
ANDゲート130により受信され、図４に示す出力バッファ
は、メモリアレイがアクセスされた場合でも、双方向の
データ端子100に対してバイアス電圧を供給しない。
したカラムアドレスストローブ信号である。CAS信号はN
ANDゲート130により受信され、図４に示す出力バッファ
は、メモリアレイがアクセスされた場合でも、双方向の
データ端子100に対してバイアス電圧を供給しない。
QEDはライン178に出力され、図４のNMOS出力バッファ
のイネーブル／ディスエーブル制御信号であり、メモリ
アレイが書き込みできる状態であることを示すライトイ
ネーブル（WE＊）信号およびカラムアドレスストローブ
信号（CAS＊）に応答した制御がなされる。このQED信号
は前記の早期書き込み回路（Early−write−detection
circuit。図３の72）を利用して生成される。
のイネーブル／ディスエーブル制御信号であり、メモリ
アレイが書き込みできる状態であることを示すライトイ
ネーブル（WE＊）信号およびカラムアドレスストローブ
信号（CAS＊）に応答した制御がなされる。このQED信号
は前記の早期書き込み回路（Early−write−detection
circuit。図３の72）を利用して生成される。
ブートストラップ回路（インバータ156により動作状
態となる）は、インバータ156の出力電圧レベルがロジ
ックローからロジックハイに遷移したときに、プルアッ
プ側にあるキャパシタ160および162の電圧がそれらキャ
パシタ間の瞬時の変化により２倍になる。インバータ回
路156の出力信号がハイレベルに遷移するまでの時間、
ライン122のイネーブル信号により、Ｐチャンネルのト
ランジスタ180は、プルアップ側にあるキャパシタ160と
トランジスタ104Bのゲートを結合する。トランジスタ18
0はトランジスタ104Bのゲートに直接接続されていると
ともにトランジスタ182とも接続されている。このトラ
ンジスタ182は、インバータ166の出力がローになること
に応答して、トランジスタ184を通じてグランドとの経
路を供給する。このように図４に記載された種々のロジ
ックゲートのタイミングおよび関連した時間遅れは重要
であり、キャパシタ160とインバータ156の出力の電圧が
結合される前に、プルアップ側にあるキャパシタ160か
らグランド（トランジスタ184を介する）への電流の経
路が確立されなければならない。これにより不当な時間
遅れなしに所望の高いバイアス電圧がトランジスタ104B
のゲートに印加される。
態となる）は、インバータ156の出力電圧レベルがロジ
ックローからロジックハイに遷移したときに、プルアッ
プ側にあるキャパシタ160および162の電圧がそれらキャ
パシタ間の瞬時の変化により２倍になる。インバータ回
路156の出力信号がハイレベルに遷移するまでの時間、
ライン122のイネーブル信号により、Ｐチャンネルのト
ランジスタ180は、プルアップ側にあるキャパシタ160と
トランジスタ104Bのゲートを結合する。トランジスタ18
0はトランジスタ104Bのゲートに直接接続されていると
ともにトランジスタ182とも接続されている。このトラ
ンジスタ182は、インバータ166の出力がローになること
に応答して、トランジスタ184を通じてグランドとの経
路を供給する。このように図４に記載された種々のロジ
ックゲートのタイミングおよび関連した時間遅れは重要
であり、キャパシタ160とインバータ156の出力の電圧が
結合される前に、プルアップ側にあるキャパシタ160か
らグランド（トランジスタ184を介する）への電流の経
路が確立されなければならない。これにより不当な時間
遅れなしに所望の高いバイアス電圧がトランジスタ104B
のゲートに印加される。
プルアップ側にあるキャパシタ162は、キャパシタ160
とは違い、トランジスタ104Aのゲートに直接接続されて
いる。104Bのゲートで要求されるバイアス電圧とは違
い、104Aのゲートでのバイアス電圧は最大においてブー
トストラップレベルである。
とは違い、トランジスタ104Aのゲートに直接接続されて
いる。104Bのゲートで要求されるバイアス電圧とは違
い、104Aのゲートでのバイアス電圧は最大においてブー
トストラップレベルである。
NMOS出力回路104は、寄生抵抗を通じて流れるリーク
電流による不意な不具合を起こしやすい一つもしくはそ
れ以上のトランジスタを含むものであるが、データ出力
端子100に対して３つの状態を提供する。それぞれ、ラ
イン126の信号がローになることを示すロジックハイレ
ベル状態、ライン124の信号がローであることを示すロ
ジックロー状態、ライン124の信号およびライン126の信
号がともにローではない場合またはNANDゲート130がそ
の出力においてロジックハイレベルを供給する場合の高
インピーダンス信号で高いバイアスも低いバイアスも持
たない状態である。
電流による不意な不具合を起こしやすい一つもしくはそ
れ以上のトランジスタを含むものであるが、データ出力
端子100に対して３つの状態を提供する。それぞれ、ラ
イン126の信号がローになることを示すロジックハイレ
ベル状態、ライン124の信号がローであることを示すロ
ジックロー状態、ライン124の信号およびライン126の信
号がともにローではない場合またはNANDゲート130がそ
の出力においてロジックハイレベルを供給する場合の高
インピーダンス信号で高いバイアスも低いバイアスも持
たない状態である。
クランプ回路は出力クランプブロック188および190を
持ち、キャパシタ160および162のそれぞれのプルアップ
側の電圧レベルの上限を設定する。
持ち、キャパシタ160および162のそれぞれのプルアップ
側の電圧レベルの上限を設定する。
図５、６、７はそれぞれ、保持回路114または116、イ
ンバータ142、クランプブロック188または190の出力の
詳細を示したものである。ライン120に現れる発振デジ
タル信号はライン122にイネーブル信号が現れていると
きはいつでもキャパシタ200のもう一方に２倍のプルア
ップ電圧を供給する。イネーブル信号が現れるとＰチャ
ンネルトランジスタ202が作動し、キャパシタ200の上部
側の端子にVCC電圧レベルまでバイアス（昇圧）電圧が
かかることが許容される。このように発振デジタル信号
がローレベルからハイレベルへ遷移した場合、キャパシ
タ200はスイッチングトランジスタ204を介してトランジ
スタ104A、104Bのゲートに電流を流すための充電電圧を
蓄積する電圧２倍昇圧器（Voltage doubler）として機
能する。トランジスタ204は、キャパシタ200のプルアッ
プ側の充電電圧がトランジスタ104A、104Bのゲートの電
圧レベルを越えるときはいつでも、トランジスタ204の
スレッショルド電圧により活性状態となる。トランジス
タ203はトランジスタ202を保護するためにトランジスタ
202とキャパシタ200のプルアップ側との間のダイオード
として構成されている。トランジスタ204の大きさとト
ランジスタの構成を伴うキャパシタ200の大きさはトラ
ンジスタ104A、104Bのゲートの寄生抵抗の最も大きい場
合を基準に選択されることが好ましい。それにより、寄
生抵抗を通じて流れるリーク電流の割合と同等またはそ
れ以上の電流をキャパシタ200の充電電圧から得ること
ができる。この方法により、図４のNMOS出力回路はトラ
ンジスタ104A、104Bのゲートの印加電圧が不十分になる
危険性なしに常に出力端子100にハイレベル出力を維持
することができる。また、キャパシタ200により流され
る電流は寄生抵抗を通して流れるリーク電流の割合より
も小さくても良い。この場合は出力端子100の出力を不
変的にハイレベルに維持することは不可能であるが、寄
生抵抗を通して流れるリーク電流により出力回路104が
不具合を起こすまでハイレベルを維持できる期間を有効
に長くすることができる。
ンバータ142、クランプブロック188または190の出力の
詳細を示したものである。ライン120に現れる発振デジ
タル信号はライン122にイネーブル信号が現れていると
きはいつでもキャパシタ200のもう一方に２倍のプルア
ップ電圧を供給する。イネーブル信号が現れるとＰチャ
ンネルトランジスタ202が作動し、キャパシタ200の上部
側の端子にVCC電圧レベルまでバイアス（昇圧）電圧が
かかることが許容される。このように発振デジタル信号
がローレベルからハイレベルへ遷移した場合、キャパシ
タ200はスイッチングトランジスタ204を介してトランジ
スタ104A、104Bのゲートに電流を流すための充電電圧を
蓄積する電圧２倍昇圧器（Voltage doubler）として機
能する。トランジスタ204は、キャパシタ200のプルアッ
プ側の充電電圧がトランジスタ104A、104Bのゲートの電
圧レベルを越えるときはいつでも、トランジスタ204の
スレッショルド電圧により活性状態となる。トランジス
タ203はトランジスタ202を保護するためにトランジスタ
202とキャパシタ200のプルアップ側との間のダイオード
として構成されている。トランジスタ204の大きさとト
ランジスタの構成を伴うキャパシタ200の大きさはトラ
ンジスタ104A、104Bのゲートの寄生抵抗の最も大きい場
合を基準に選択されることが好ましい。それにより、寄
生抵抗を通じて流れるリーク電流の割合と同等またはそ
れ以上の電流をキャパシタ200の充電電圧から得ること
ができる。この方法により、図４のNMOS出力回路はトラ
ンジスタ104A、104Bのゲートの印加電圧が不十分になる
危険性なしに常に出力端子100にハイレベル出力を維持
することができる。また、キャパシタ200により流され
る電流は寄生抵抗を通して流れるリーク電流の割合より
も小さくても良い。この場合は出力端子100の出力を不
変的にハイレベルに維持することは不可能であるが、寄
生抵抗を通して流れるリーク電流により出力回路104が
不具合を起こすまでハイレベルを維持できる期間を有効
に長くすることができる。
図６においてインバータ142はライン172により出力さ
れるTURBO信号がローになることに応答するインバータ2
10を含んでいる。TURBO信号はトランジスタ212が活性化
することでローになり、トランジスタ214および216がグ
ランドに接地され、インバータ142に出力がグランドに
接地され、そのために図４においてトランジスタ144、1
46、148、および150に関連して述べたプルアップ回路が
作動しなくなる。TURBO信号がハイの場合、トランジス
タ222および224を通じて図４のNORゲート140からトラン
ジスタ226のゲートへの電流の経路が提供される。NORゲ
ート140の出力がローの場合、トランジスタ226が活性化
され、VCCP電圧レベルはインバータ142の出力レベルと
結合する。NORゲート140の出力がハイの場合、直接接続
されているトランジスタ216を活性化し、トランジスタ2
16はインバータ142の出力をローにする。インバータ142
の出力がローである限り、出力とトランジスタ226のゲ
ートの間のフィードバック経路に構成されているトラン
ジスタ228は、トランジスタ226が活性化しないようにト
ランジスタ226のゲート電圧ををVCCPレベルに維持す
る。
れるTURBO信号がローになることに応答するインバータ2
10を含んでいる。TURBO信号はトランジスタ212が活性化
することでローになり、トランジスタ214および216がグ
ランドに接地され、インバータ142に出力がグランドに
接地され、そのために図４においてトランジスタ144、1
46、148、および150に関連して述べたプルアップ回路が
作動しなくなる。TURBO信号がハイの場合、トランジス
タ222および224を通じて図４のNORゲート140からトラン
ジスタ226のゲートへの電流の経路が提供される。NORゲ
ート140の出力がローの場合、トランジスタ226が活性化
され、VCCP電圧レベルはインバータ142の出力レベルと
結合する。NORゲート140の出力がハイの場合、直接接続
されているトランジスタ216を活性化し、トランジスタ2
16はインバータ142の出力をローにする。インバータ142
の出力がローである限り、出力とトランジスタ226のゲ
ートの間のフィードバック経路に構成されているトラン
ジスタ228は、トランジスタ226が活性化しないようにト
ランジスタ226のゲート電圧ををVCCPレベルに維持す
る。
図７はクランプブロック188または190がダイオードと
して機能するトランジスタ234、236、238、240の４つに
よる直列接続構成で描かれている。第１のトランジスタ
234は図示のようにソース・ドレイン間にオプションの
短絡経路を持っており、クランプ回路により提供される
スレッショルド（またはシーリング）電圧を補正でき
る。
して機能するトランジスタ234、236、238、240の４つに
よる直列接続構成で描かれている。第１のトランジスタ
234は図示のようにソース・ドレイン間にオプションの
短絡経路を持っており、クランプ回路により提供される
スレッショルド（またはシーリング）電圧を補正でき
る。
以上の例示と説明により開示された本発明の原理は種
々のタイプ、構成の回路により実現できる。例えばNMOS
出力バッファはNMOS以外の（CMOSやPMOSなど）を使って
製造されたトランジスタを伴い、またはそれらを伴わな
いノントライステートトランジスタ（Non−tristate tr
ansistor）の構成によっても実現できる。より複雑な構
成のNMOS出力バッファはNMOSのみによる製造ではなく他
の半導体素子の製造も伴って構成される。さらに差動形
でNMOS出力バッファに制御信号を供給するラッチ回路は
ラッチ機能を持たない回路を含んだ様々な方法によって
も構成できる。特定信号の操作をイネーブルまたはディ
スエーブルするため使う種々の信号は、信号経路上の他
のポイントにて接続されていても良い。当業者は、これ
らの又は他の種々の改良及び改変を、ここに説明し図示
した例に厳密に拘束されることなくかつ以下の請求の範
囲に記載された本発明の中心及び範囲から逸脱すること
なく、本発明に対して行うことが可能であると容易に認
識できるであろう。
々のタイプ、構成の回路により実現できる。例えばNMOS
出力バッファはNMOS以外の（CMOSやPMOSなど）を使って
製造されたトランジスタを伴い、またはそれらを伴わな
いノントライステートトランジスタ（Non−tristate tr
ansistor）の構成によっても実現できる。より複雑な構
成のNMOS出力バッファはNMOSのみによる製造ではなく他
の半導体素子の製造も伴って構成される。さらに差動形
でNMOS出力バッファに制御信号を供給するラッチ回路は
ラッチ機能を持たない回路を含んだ様々な方法によって
も構成できる。特定信号の操作をイネーブルまたはディ
スエーブルするため使う種々の信号は、信号経路上の他
のポイントにて接続されていても良い。当業者は、これ
らの又は他の種々の改良及び改変を、ここに説明し図示
した例に厳密に拘束されることなくかつ以下の請求の範
囲に記載された本発明の中心及び範囲から逸脱すること
なく、本発明に対して行うことが可能であると容易に認
識できるであろう。
フロントページの続き
(56)参考文献 特開 平６−77806（ＪＰ，Ａ)
特開 平５−290582（ＪＰ，Ａ)
特開 昭57−124938（ＪＰ，Ａ)
特開 平５−95274（ＪＰ，Ａ)
米国特許4692638（ＵＳ，Ａ)
米国特許4772812（ＵＳ，Ａ)
米国特許4350906（ＵＳ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/0175 - 19/0944
G11C 11/409 - 11/417
Claims (24)
- 【請求項１】少なくとも１つの電源電圧と共通電圧によ
り動作する半導体デバイス回路であって、 制御信号を生成するプリアウトプット回路と、 前記制御信号に応答してイネーブル信号を生成するロジ
ック回路と、 前記制御信号と結合した入力ノードと前記制御信号に対
応した出力信号を供給する出力ノードを持ち、前記入力
ノードが寄生抵抗を通じて接地されているNMOS出力回路
と、 発振デジタル信号を供給する発振回路および、 前記発振デジタル信号と前記既定の２つの状態のうちの
１つの状態にある制御信号に応答して、また前記イネー
ブル信号に応答して、リーク電流を補償するための前記
NMOS出力回路の入力ノードに対するエネルギーを前記発
振デジタル信号から蓄積し、ブースト信号を供給するブ
ースター回路とから構成されている半導体回路デバイ
ス。 - 【請求項２】前記発振デジタル信号を受信する電圧２倍
昇圧回路を含むブースター回路を備えた請求項１に記載
の半導体回路デバイス。 - 【請求項３】前記電圧２倍昇圧回路が容量性素子を含
み、前記容量性素子が前記発振デジタル信号を受信する
ための１つの端子と前記容量性素子に蓄積されたエネル
ギーを利用したNMOS出力回路の入力部への電流を制御す
る電流制御ドライバと結合された他の端子を持つ、請求
項２に記載の半導体回路デバイス。 - 【請求項４】前記NMOS出力回路の入力部への電流を制御
するように構成されたブースター回路を備えた請求項１
に記載の半導体回路デバイス。 - 【請求項５】前記発振デジタル信号を受信する容量性素
子を持った電圧２倍昇圧回路を含み、かつ、前記既定の
２つの状態のうちの他の状態のときの制御信号に応じて
容量性素子の電荷を放電するトランジスタスイッチを含
むブースター回路を備えた請求項１に記載の半導体回路
デバイス。 - 【請求項６】前記NMOS出力回路の入力部に結合されたプ
ルアップ回路をさらに含んでいる請求項１に記載の半導
体回路デバイス。 - 【請求項７】前記NMOS出力回路の入力部があらかじめ決
められた電圧スレッショルドを越えないために、前記プ
ルアップ回路および前記NMOS出力回路の入力部に結合さ
れたクランプ回路をさらに含んだ請求項６に記載の半導
体回路デバイス。 - 【請求項８】半導体回路デバイスで利用するための、半
導体回路デバイスにおいて生成される制御信号に応答す
るNMOS出力バッファであって、 前記制御信号に結合された入力部と制御信号に対する出
力信号を供給する出力部を持ったNMOS出力回路と、 前記NMOS出力回路の入力部に結合されたプルアップ回路
と、 前記制御信号が既定の２つの状態のうちのどちらの状態
にあるかを表わすためのイネーブル信号を供給するロジ
ック回路と、 発振デジタル信号を供給するための発振回路および、 寄生抵抗を通じて流れるリーク電流を補償するための前
記NMOS出力回路の入力部への電流を供給するため、前記
発振デジタル信号および対応した前記イネーブル信号を
受信するように構成されたブースター回路、または、前
記イネーブル信号が制御信号が既定の２状態のうちの他
の状態にあることを示すまで前記電流を供給するように
さらに構成されたブースター回路からなるNMOS出力バッ
ファ。 - 【請求項９】入力部の電圧レベルが常に既定の電圧スレ
ッショルドを越えないために、前記プルアップ回路およ
び前記NMOS出力回路の入力部に結合されたクランプ回路
をさらに含んだ請求項８に記載のNMOS出力バッファ。 - 【請求項１０】２つの入力部からなるNMOS出力回路の入
力部と、プルアップ回路とを備えた供給ノードをさらに
含み、前記第１のプルアップ回路が前記供給ノードの入
力部の一つと結合され、前記第２のプルアップ回路が前
記供給ノードの他方の入力部と結合されている請求項９
に記載のNMOS出力バッファ。 - 【請求項１１】２つの入力部からなるNMOS出力回路の入
力部と、プルアップ回路とを備えた供給ノードをさらに
含み、前記第１のプルアップ回路が前記供給ノードの入
力部の一つと結合され、前記第２のプルアップ回路が前
記供給ノードの他方の入力部と結合されている請求項８
に記載のNMOS出力バッファ。 - 【請求項１２】前記イネーブル信号に応じて、前記NMOS
出力回路の入力部への電流を供給するための電圧２倍昇
圧回路をさらに含む請求項８に記載のNMOS出力バッフ
ァ。 - 【請求項１３】２つの入力部からなるNMOS出力回路の入
力部と、プルアップ回路とを備えた供給ノードをさらに
含み、前記第１のプルアップ回路が前記供給ノードの入
力部の一つと結合され、前記第２のプルアップ回路が前
記供給ノードの他方の入力部と結合されており、かつ、
前記イネーブル信号に応答して前記入力部の一つへの電
流を供給するための第１の電圧２倍昇圧回路と前記イネ
ーブル信号に応答して前記入力部の他方への電流を供給
するための第２の電圧２倍昇圧回路とをさらに含む請求
項８に記載のNMOS出力バッファ。 - 【請求項１４】前記入力部の１つへの第１の電流信号を
供給するために、前記発振デジタル信号を受信し、前記
イネーブル信号に応答するために構成された第１のブー
スター回路と、前記入力部の他方への第２の電流信号を
供給するために、前記発振デジタル信号を受信し、前記
イネーブル信号に応答するために構成された第２のブー
スター回路とからなるブースター回路を備えた請求項13
に記載のNMOS出力バッファ。 - 【請求項１５】第１および第２のブースター回路がそれ
ぞれ電圧２倍昇圧回路を備えた請求項14に記載のNMOS出
力バッファ。 - 【請求項１６】既定の２つの状態のうちの他方の状態に
ある入力信号に応答してロジックローレベルにある少な
くとも１つの前記出力信号ラインを制御するための第３
の入力部をさらに含むNMOS出力回路の入力部を備えた請
求項14に記載のNMOS出力バッファ。 - 【請求項１７】半導体回路デバイスで利用するための、
出力端子においてデジタル信号を供給するためにラッチ
されたバッファ信号を受信するNMOS出力バッファであっ
て、 ON入力信号を受信するためのON入力部と、OFF入力信号
を受信するためのOFF入力部と、前記それらON、OFF信号
に応じたデジタル信号を前記出力端子に供給する出力部
を持ったNMOS出力回路と、 前記NMOS出力回路のON入力部に結合されたプルアップ回
路と、 前記ラッチされたバッファに入力される信号が２つの既
定状態のうちのどちらの状態にあるかを示すイネーブル
信号を供給し、かつ前記NMOS出力回路へのON・OFF入力
信号を供給するロジック回路と、 前記イネーブル信号に応答して昇圧された電圧信号を供
給するための容量性回路を含む電圧２倍昇圧器と、 前記NMOS出力回路のON入力部への電流を制御するための
電圧２倍昇圧器に接続された電流ドライバと、 発振デジタル信号を供給するための発振回路および、 寄生抵抗を通じて流れるリーク電流を補償するためのNM
OS出力回路のON入力部への電流を供給するため、前記発
振デジタル信号および対応した前記イネーブル信号を受
信するように構成されたブースター回路、または、前記
イネーブル信号がバッファに入力される信号が既定の２
状態のうちの他の状態にあることを示すまで前記電流を
供給するようにさらに構成されたブースター回路からな
るNMOS出力バッファ。 - 【請求項１８】NMOS出力回路のON入力部の電圧レベルが
常に既定の電圧スレッショルドを越えないために、前記
プルアップ回路および前記NMOS出力回路のON入力部に結
合されたクランプ回路をさらに含んだ請求項16に記載の
NMOS出力バッファ。 - 【請求項１９】電圧２倍昇圧回路をさらに含んだブース
ター回路を備えた請求項16に記載のNMOS出力バッファ。 - 【請求項２０】寄生抵抗を通じて共通電位に接地されて
いる入力部を持つ出力バッファを持った半導体回路で利
用するための、前記寄生抵抗を通じて流れるリーク電流
により出力バッファが誤ったデジタル出力信号を出力す
る危険性を低減するための方法であって、 前記デジタル出力信号が既定の２つのロジック状態のう
ち１つの状態をとるべきときを示すために出力バッファ
中にあるイネーブラーを利用する手段と、 発振デジタル信号を供給する手段と、 前記発振デジタル信号を電流増加信号に変換する手段お
よび、 前記デジタル出力信号が既定のロジック状態をとるべき
ことを示し、かつ、前記リーク電流を補償するための電
流増加信号を前記出力バッファのイネーブル回路へ結合
する手段とからなる方法。 - 【請求項２１】前記発振デジタル信号を、少なくとも前
記寄生抵抗を通じて流れるリーク電流の割合と同等の割
合で電流増加信号を供給する手段を含む電流増加信号に
変換する手段を備えた請求項20に記載の方法。 - 【請求項２２】出力バッファ中のイネーブル回路を持つ
出力バッファと、寄生抵抗を通じて共通電位と結合され
た入力部を持つ出力バッファを含む半導体回路で利用す
るための、前記寄生抵抗を通じて流れるリーク電流によ
り前記出力バッファが誤ったデジタル出力信号を出力す
る危険性を減少させるための回路であって、 前記デジタル出力信号が既定の２つのロジック状態のう
ちの１つの状態をとるべきであること示すロジック回路
と、 発振デジタル信号を供給するための発振器と、 前記発振デジタル信号を電流増加信号に変換するための
回路および、 前記デジタル出力信号が既定のロジック状態をとるべき
であることの決定に応じて、前記リーク電流を補償する
ための電流増加信号を前記出力バッファのイネーブル回
路に結合するための結合回路からなる回路。 - 【請求項２３】NMOS出力回路のON入力部の電圧レベルが
常に既定の電圧スレッショルドを越えないために、前記
プルアップ回路および前記NMOS出力回路のON入力部に結
合されたクランプ回路をさらに含んだ請求項16に記載の
NMOS出力バッファ。 - 【請求項２４】電圧２倍昇圧回路をさらに含んだブース
ター回路を備えた請求項16に記載のNMOS出力バッファ。
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-
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-
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