JPH10500543A

JPH10500543A - 高レベル出力制御機能を有するｎｍｏｓ出力バッファ

Info

Publication number: JPH10500543A
Application number: JP7529072A
Authority: JP
Inventors: ポールザガール; トロイマンニング
Original assignee: マイクロンテクノロジーインク
Priority date: 1994-05-05
Filing date: 1995-05-05
Publication date: 1998-01-13
Anticipated expiration: 2019-03-02
Also published as: WO1995031042A1; KR100368496B1; JP3502387B2; US5587671A

Abstract

(57)【要約】寄生抵抗によるリーク電流を補償するため、ＩＣデバイスが、出力回路がロジックハイ出力信号を供給している限りＮＭＯＳ出力回路(２４)の入力部に継続的に電流を加える電流増加器(Boosting current pump)(３０)を含む。前記ＮＭＯＳ出力回路(２４)は入力信号を受信する入力部と少なくとも１つの出力信号ラインを制御するための出力部を持つ。発振回路(２２)は電流増加器(Boosting current pump)(３０)に発振デジタル信号を供給する。前記電流増加器(３０)は、前記リーク電流を補償するための前記ＮＭＯＳ出力回路(２４)への入力部に追加電流を供給するため、前記発振デジタル信号および既定の２状態のうちの１つの状態にある入力信号に応答して作動する。

Description

【発明の詳細な説明】高レベル出力制御機能を有するＮＭＯＳ出力バッファ技術分野本発明はメモリチップ、データレジスタ等の半導体ロジックデバイスに関する。特に、本発明は寄生抵抗を介したリーク電流による誤動作の影響を受けやすいデータ出力回路を有するデバイスに関する。例えば、ＮＭＯＳトランジスタはこの傾向がある。"ＮＭＯＳ"とはＮチャンネルシリコンゲートＭＯＳ(Metal-Oxide Semiconductor)の製造方法を利用して作られた半導体素子をいう。背景技術半導体産業において、半導体ロジックデバイスは主にＭＯＳを使用して製造されている。これら半導体ロジックデバイスは多種多様の用途を有し、ロジック回路により入力データを処理・記憶し、ＮＭＯＳトランジスタによりそれら処理・記憶されたデータを出力端子に出力する。これらＮＭＯＳは通常出力端子と出力バッファから構成されており、データは、論理値"１"または"０"の形で与えられる。通常、論理値"１"と"０"のデータ出力信号は、出力バッファにより制御され、それぞれ５Ｖ、０Ｖの電圧出力に対応する。例えば、出力端子に論理値"０"を与えるときは、出力バッファは出力端子において信号を論理値"０"から０Ｖの電圧値へ変換する。理想的には一度正しい論理値が出力端子に与えられると、出力端子に対して論理値の書き換え命令があるまでは論理値は変わることなく維持される。ＮＭＯＳ出力トランジスタを含んだ回路において論理値"０"の変換は、バイアス回路をＮＭＯＳトランジスタの入力チャンネルに特に必要とせず、瞬時に実行できる。しかし論理値"１"の変換については、要求される時間内の出力電圧への変換は困難で、通常、"プリチャージング回路(Pre-charging circuit)"を必要とする。"プリチャージング回路(Pre-charging circuit)"は、ＮＭＯＳトランジスタを介して出力ドライバの入力を正値印加電源と結合しておき、出力バッファが論理値"１"の信号を与えたときに瞬時に出力電圧変換ができるようにするものである。。特定の用途において、ＮＭＯＳの出力バッファはブートストラップ回路(Boots trapping circuit)により性能改善がなされており、ブートストラップ回路は出力ドライバの入力を正値印加電圧値よりも更に高い電圧値と結合することによりプリチャージング回路機能を強化する。これにより出力バッファの性能が向上し、出力ドライバの入力部分で発生するリーク電流の影響によるを減少させ、出力ドライバが論理値"１"の出力電圧レベルを維持できる時間を延ばすことができる。本発明は、上記したようなブートストラップ回路によってもまだ出力電圧レベルを維持できる時間が限られている点に関連してなされたものであり、従来のＮＭＯＳ出力バッファではブートストラップ回路によっても一定時間経過後には論理値"１"の出力値を供給できなくなるためロジックデバイスの不具合が引き起こされる。上記問題の解決方法の一つは、出力ドライバの入力を更に高い出力電圧と結合させることであり、これによりデバイスが不具合を起こす出力低下までの時間を延長することが可能となる。しかしこの方法がまだ提供されていないために、多くの用途においてデバイスが不具合を起こす出力低下までの時間が受容できるものとなっていない。上記従来技術での課題を解決するデータ出力回路を持つデバイスが要求されており、本発明はこれらの問題の解決手段を含む多くの特徴と利点を提供するものである。発明の開示本発明は、上述のような従来技術の欠点である出力回路の入力部における寄生抵抗により生じるリーク電流の影響を解決するためのバッファ構成と制御手段を提供するものである。実施形態の１つとして、本発明は、寄生抵抗により生じるリーク電流と同等もしくはそれ以上の割合でＮＭＯＳの出力回路の入力部に電流を供給するバッファ構成と制御手段を提供する。これにより、リーク電流が出力回路の不具合を引き起こすことなく、ＮＭＯＳ出力回路は必要な時間、出力信号を供給することができる。他の実施の形態として、本発明はの半導体デバイス回路は、制御信号を生成するプリ出力部(Pre-output Section)と、制御信号に結合された入力端子と制御信号に対応した出力信号を供給する出力端子と持ち、入力端子を寄生抵抗を介して共通電位に結合したＮＭＯＳ出力回路と、発振デジタル信号を供給する発振回路と、既定の２つの状態のいずれか一方の状態にある発振デジタル信号と制御信号に応答し、寄生抵抗の影響によるリーク電流を補償するための発振デジタル信号によるエネルギーの蓄積とＮＭＯＳ出力回路の入力端子へのブート信号とを供給するブースター回路とからなる。上記本発明の要旨は、本発明の全ての実施形態又は全ての特徴を表わしたものではない。各実施形態および発明の特徴の説明は、以下の図面および説明の目的とするところである。図面の簡単な説明本発明の他の特徴及び利点を以下の詳細説明及び図面によって示す。ここで、図１は本発明の原理を適用し得る回路デバイスタイプを例示する半導体チップの斜視図、図２は本発明に係わるＮＭＯＳ出力バッファの構成と使用を例示するブロック図、図３は本発明に係わるＮＭＯＳ出力バッファを使用したＤＲＡＭのブロック図、図４は本発明の原理を適用したＮＭＯＳ出力バッファの回路詳細図、図５は図４においてブロック図として示されているブースター回路の回路図、図６は図４においてロジックシンボルとして示されているＶＣＣＰインバータ回路の回路図、図７は図４においてブロック図として示されているクランプ回路の回路図である。本発明は種々の変形と別構成が可能であるが、その詳細は図面の例によって示され以下に説明される。しかしながら、記述された特定の実施形態に本発明を制限する意図ではない。逆に、添付された請求の範囲によって定められた本発明の意図及び範囲に含まれるすべての変形例、均等物、及び代替物に及ばせる意図であると解釈されるべきである。図面の詳細な説明本発明は、ＮＭＯＳ出力バッファにより出力端子に一定期間、デジタル信号の出力を維持することが要求される半導体回路において、種々のアプリケーションを有する。例えば、本発明は図１の１０で示される通常のＤＩＰ（デュアルインラインパッケージ）に格納されたメモリチップ、データレジスタ、カウンタ、フリップフロップなどに使用されるＮＭＯＳ出力バッファに適用される。図２のブロック図には、本発明が適用されたＮＭＯＳ出力バッファ１２の回路構成が示されている。ＮＭＯＳ出力バッファ１２はアプリケーションロジック回路１６の出力する信号に従って出力端子１４にデジタルデータ信号を出力する。アプリケーションロジック回路１６は、図２に示された回路の中心的制御機能を有する部分である。上記に説明されるように、チップの使用用途により、アプリケーションロジック１６はメモリチップ、データレジスタ、カウンタ、フリップフロップなどとして機能することになる。通常アプリケーションロジック１６は入力端子１８より入力データを受け取る。入力データの処理、格納後、アプリケーションロジック１６はライン２０に制御信号を出力し、その制御信号はＮＭＯＳ出力バッファ１２が出力端子１４に対応するデジタル信号を出力するために使用される。クロックジェネレータ２２は通常（必ずしも必須ではないが）アプリケーションロジック回路１６に接続されている。クロックジェネレータ２２はブロック図２に記載の回路構成おいて内蔵型であっても外付チップであっても良い。ＮＭＯＳ出力バッファ１２内において、出力端子１４へ出力するデジタル信号を生成するためライン２０からの与えられる制御信号を処理するＮＭＯＳ出力回路２４がある。ＮＭＯＳ出力回路２４はライン２０から制御信号のロジックレベルに対応する入力信号を受けとるための入力手段を持っている。ＮＭＯＳ出力回路２４はその入力部において寄生抵抗（ＲＰ）２６を持ち、グランド（共通電位）との経路を形成している。この寄生抵抗は、通常は回路図において記載されていないが一般的に存在するもので、図に示すようにＮＭＯＳ出力回路２４の入力部とグランドの間にリーク電流の経路を形成する。このように入力信号として５Ｖ電圧が供給された場合、このＮＭＯＳ出力回路２４を動作させるための５Ｖ電圧により電流が寄生抵抗２６を介してリーク電流として流れる。出力端子１４から外部回路が出力信号を受けとる前に、ＮＭＯＳ出力回路２４を動作させるために必要な電流が寄生抵抗２６を介してリーク電流として漏れてしまうため、回路が不具合を発生してしまう。本発明の原理によれば、ブースター回路３０を使用することにより、ＮＭＯＳ出力回路２４の入力部に好ましくは電位がハイレベル（５Ｖ）になるまで電流を追加することができ、上記問題を解決することができる。ブースター回路３０はライン３２から供給される発振信号を電流信号に変換できるように構成されていることが好ましい。ＮＭＯＳ出力回路２４の入力部で５Ｖの電圧を維持するため、ライン３６より制御ロジック回路３４より与えられるイネーブル信号に応答して動作する。このイネーブル信号は、ブースター回路３０の上記電流追加機能(C urrent pumping function)を制御するためのもので、入力信号が５Ｖの電圧レベルであるときに活性化される。もしイネーブル信号が出力されていない場合、ブースター回路３０はＮＭＯＳ出力回路２４の入力部に電流の追加は行なわない。図２の回路のさらなる詳細を述べる前に、図３にＮＭＯＳ出力バッファ１２のより有効な利用例について示す。図３のブロック図には、図２のＮＭＯＳ出力バッファ１２がＮＭＯＳ出力バッファ１２´として描かれており、クロックジェネレータ２２は２つに分かれてクロックジェネレータ４６と４８として描かれており、図３の残りの部分はアプリケーションロジック１６の詳細構成が描かれている。図３において、アプリケーションロジック１６の構成は、アドレス端子（Ａ０−Ａ９）を持つ１Ｍバイトの４つのＤＲＡＭ、４つの入出力端子（Ｄ０１−Ｄ０４）、ライトイネーブル端子（ＷＥ＊）、カラムアドレスストローブ（ＣＡＳ＊）端子、ロウアドレスストローブ（ＲＡＳ＊）端子、およびアウトプットイネーブル（ＯＥ＊）端子からなる。４つのメモリアレイ５４ａ、５４ｂ、５４ｃ、５４ｄのメモリセルアクセスのためのライトイネーブル信号、カラムアドレスストローブ信号、ロウアドレスストローブ信号に関して、１０のアドレス信号が使われる。メモリアレイ５４ａ−５４ｂのカラムは通常、カラムアドレスバッファ５６とカラムアドレスデコーダ５８が使用され、それによりセンサ増幅器およびＩ／Ｏゲート回路６０を介してメモリアレイのカラムが選択され、アドレス信号（Ａ０ −Ａ９）に応答する。メモリアレイセルのロウは通常、ロウアドレスバッファ６４とロウアドレスデコード・セレクト回路６６が使用される。リフレッシュコントローラ・カウンタ６８は、ロウアドレスバッファ６４とロウアドレスデコード・セレクト回路６６を介してロウごとにメモリセルにアクセスしてメモリアレイの各メモリセルのデータリフレッシュを行なうために使用される。ライトイネーブル信号とカラムアドレスストローブ信号は、早期書き込み検知回路(Early-write-detection circuit)７２、ＮＯＲゲート７４、ロジックゲート７６と８０への制御信号として使用される。ＮＯＲゲート７４の出力は、データ入力バッファ８６へのイネーブル信号として使用され、この信号により、センサ増幅器とＩ／Ｏゲート回路６０を介したメモリアレイのデータ入出力端子（Ｄ０１−Ｄ０４）へのデータの書き込みを許可する。ゲート７６は、ＤＲＡＭが書き込みモードではないことを示す"ＱＥＤ"信号を出力する。ゲート７６の入力端子の一つはライトイネーブル端子に接続され、他の端子は早期書き込み検知回路 (Early-write-detection circuit)７２の出力端子に接続されている。これにより、ゲート７６のロジックレベルが"０"である場合、ゲート出力８０はＮＭＯＳ出力バッファ１２´をディスエーブルにする。これは重要なことであって、そのままではＮＭＯＳ出力バッファ１２´はデータ入出力端子（Ｄ０１−Ｄ０４）に供給される入力信号を妨害してしまうからである。早期書き込み検知回路(Early-write-detection circuit)７２は、カラムアドレスストローブ信号がハイレベルからローレベルに遷移する前にライトイネーブル（ＷＥ＊）信号検出をラッチするための１つまたはそれ以上のラッチ回路により構成できる。ＮＭＯＳ出力バッファ１２´はカラムアドレスストローブ信号がローレベルでメモリアレイへのアクセスが許可されている間に限りイネーブル状態とされる。ゲート７６の出力がハイレベルのとき、前記アウトプットイネーブル信号はローレベルとなり、ＮＭＯＳ出力バッファ１２´からデータ端子への書き込みが許可される。またＮＭＯＳ出力バッファ１２´はライン９０からクロック信号を受けとる。好ましくは、第２のクロックジェネレータ４８がこのクロック信号を例えば１ＭＨz、５０％のデューティサイクルの比較的遅い周波数で継続的に供給されるものとする。図４は、図２のＮＭＯＳ出力バッファ１２を詳細に示している。図４のＮＭＯＳ出力バッファを図３に示したＤＲＡＭアプリケーションに使用するためには、必要とされる各データ出力端子の数に応じてＮＭＯＳ出力バッファを４つ分複製する必要がある。図４においてデータ端子１００に供給されるデータは、３つのＮＭＯＳトランジスタ１０４Ａ、１０４Ｂ、１０４Ｃからなる出力回路１０４により制御されている。１０４Ａ、１０４Ｂのゲートそれぞれはラッチ回路１０６により供給される制御信号に応じてアクティブハイ（"１"）信号を受信する。ラッチ回路１０６が制御信号を供給したときライン１２６の信号はロジックローレベルにあり、トランジスタ１０４Ａ、１０４Ｂのゲートは、端子１００の信号をロジックハイレベルに変えるためのアクティブハイ信号を受信する。同様に、トランジスタ１０４Ｃのゲートがロジックローレベルにあるライン１２４の信号に応じてアクティブハイ信号を受信したとき、トランジスタ１０４Ｃのゲートは、端子１００の信号をロジックローレベルに変えるためのアクティブハイ信号を受信する。寄生抵抗１０８および１１０を介するリーク電流を考慮してトランジスタ１０４Ａ、１０４Ｂのゲートをロジックハイレベルに維持するため、図２におけるブースター回路３０は図４に示すように、保持回路１１４および１１６を有し、それら保持回路はライン１２０に供給される発振（クロック）信号に応答し、ライン１２２に供給される信号をイネーブルにする。この保持回路１１４および１１６がないと、寄生抵抗１０８または１１０を介するリーク電流の影響が大きくなり、トランジスタ１０４Ａ、１０４Ｂがオフ状態に反転してしまい、データ端子１００のロジックハイレベルがロジックローレベルに変わり不具合を起こしてしまう。ライン１２２のイネーブル信号はラッチ回路１０６からの制御信号を解釈するロジック回路により供給される。ラッチ回路１０６は例えば、前記したライン１２４および１２６の機能により供給される差動出力をもつクロスカップルドＮＡＮＤゲート(Cross-coupled NAND gate)を使用することにより構成される。このようなラッチ回路は通常市販されているＩＣによく利用されているもので、マイクロンテクノロジー社(Micron Technology，Inc)により製造販売されているＭＴ４Ｃ４００１Ｊ（１Ｍバイト×４ＤＲＡＭ）などがある。ラッチ回路１０６がライン１２４に生成したロジックローレベルに応答して、またＮＡＮＤゲート１３０の出力がローであると仮定して、ＮＯＲゲート１３２はＮＡＮＤゲート１３４へ信号を提供するため，ライン１２４のロジックローレベルの信号を反転する。ＮＡＮＤゲート１３４は、インバータ１６８を介して、ＮＯＲゲート１３２およびＮＯＲゲート１４０からの出力信号を受け取る。ライン１２６の信号がローの場合、端子１００のデータはハイでなければならないことを示しており、トランジスタ１０４Ｃがアクティブ状態になることを防止するために、ＮＡＮＤゲート１３４はディスエーブルとされる。同様にＮＡＮＤゲート１３０が入力信号がローの場合、図４の出力バッファからの出力信号が不適切であることを示し、同様にＮＡＮＤゲート１３４はディスエーブルとされる。上記の条件下でのみトランジスタ１０４Ｃのゲートをロジックハイレベルとするバイアスをかけるため、インバーター１３６はＮＡＮＤゲート１３４とトランジスタ１０４Ｃとの出力の間に配置される。ラッチ回路１０６がライン１２６にロジックローレベルを供給した場合、端子１００の出力信号がハイでなければならないことを意味し、多くの回路が作動することになる。今ここで再びＮＡＮＤゲート１３０の出力がローであると仮定すると、ＮＯＲゲート１４０は必ずライン１２６のローレベルを反転する。このライン１２６の信号は、インバーター１４２およびＮＭＯＳトランジスタ１４４、１４６、１４８、１５０からなるプルアップ回路と、保持回路１１４および１１６をイネーブルとするためのライン１２２のイネーブル信号を生成するインバーター１５２と、トランジスタ１０４Ａおよび１０４Ｂのゲートに適当なバイアスを与えるための２倍昇圧キャパシタ(Voltage doubling capacitor)１６０および１６２を含むブートストラップ回路をイネーブルとするインバーター１５６と、キャパシタ１６０からトランジスタ１０４Ｂのゲートへの経路を流れる電流をスイッチ制御するインバーター１６６とに与えられる。図４の左横に示されているＮＭＯＳ出力回路１０４を制御するそれぞれの入力信号について説明する。それらは６つの信号からなり、ＶＣＣＰ、ＴＵＲＢＯ、ＥＮＡＢＬＥ、ＣＡＳ、ＱＥＤおよび前記説明したライン１２０のクロック信号ＶＣＣＰＯＳＣである。ＶＣＣＰはライン１７０に出力され、インバータ１４２に電力を供給する。ＶＣＣＰはＶＣＣを供給する同じ電源回路によって供給できる。ＶＣＣＰの電圧レベルはＶＣＣの電圧レベルよりわずかに高く設定されることが好ましく、例えばＶＣＣが５ＶとするとＶＣＣＰは６．５Ｖとする。インバータ１４２は図６によりさらに詳しく説明されている。ＴＵＲＢＯはライン１７２に出力され、それは充電電圧を蓄積するためプルアップ回路を作動させるためのインバータ１４２へのイネーブル信号である。この充電電圧により、ゲート１４０の出力がローレベルからハイレベルに遷移するとトランジスタ１０４Ａおよび１０４Ｂのゲートにバイアスが瞬時にかけられる。ＥＮＡＢＬＥはライン１７４に出力され、例えば、ディスエーブル状態の一つまたはそれ以上の出力バッファによりＤＲＡＭが構成できることを許可するため、ＮＡＮＤゲート１３０をイネーブルまたはディスエーブルするチップセレクタ信号として使われることが好ましい。ＴＵＲＢＯおよびＥＮＡＢＬＥ信号ともにロジック回路がレーザー融着または固着され、電源が投入される前においても所望のロジックレベルに固定されていることが好ましい。または一つまたは両方の信号のロジックレベルが、外部から供給される信号により選択可能であるものでも良い。ＣＡＳはライン１７６に出力され、図３に関連して前記説明したカラムアドレスストローブ信号である。ＣＡＳ信号はＮＡＮＤゲート１３０により受信され、図４に示す出力バッファは、メモリアレイがアクセスされた場合でも、双方向のデータ端子１００に対してバイアス電圧を供給しない。ＱＥＤはライン１７８に出力され、図４のＮＭＯＳ出力バッファのイネーブル／ディスエーブル制御信号であり、メモリアレイが書き込みできる状態であることを示すライトイネーブル（ＷＥ＊）信号およびカラムアドレスストローブ信号（ＣＡＳ＊）に応答した制御がなされる。このＱＥＤ信号は前記の早期書き込み回路（Early-write-detection circuit。図３の７２）を利用して生成される。ブートストラップ回路（インバータ１５６により動作状態となる）は、インバータ１５６の出力電圧レベルがロジックローからロジックハイに遷移したときに、プルアップ側にあるキャパシタ１６０および１６２の電圧がそれらキャパシタ間の瞬時の変化により２倍になる。インバータ回路１５６の出力信号がハイレベルに遷移するまでの時間、ライン１２２のイネーブル信号により、Ｐチャンネルのトランジスタ１８０は、プルアップ側にあるキャパシタ１６０とトランジスタ１０４Ｂのゲートを結合する。トランジスタ１８０はトランジスタ１０４Ｂのゲートに直接接続されているとともにトランジスタ１８２とも接続されている。このトランジスタ１８２は、インバータ１６６の出力がローになることに応答して、トランジスタ１８４を通じてグランドとの経路を供給する。このように図４に記載された種々のロジックゲートのタイミングおよび関連した時間遅れは重要であり、キャパシタ１６０とインバータ１５６の出力の電圧が結合される前に、プルアップ側にあるキャパシタ１６０からグランド（トランジスタ１８４を介する）への電流の経路が確立されなければならない。これにより不当な時間遅れなしに所望の高いバイアス電圧がトランジスタ１０４Ｂのゲートに印加される。プルアップ側にあるキャパシタ１６２は、キャパシタ１６０とは違い、トランジスタ１０４Ａのゲートに直接接続されている。１０４Ｂのゲートで要求されるバイアス電圧とは違い、１０４Ａのゲートでのバイアス電圧は最大においてブートストラップレベルである。ＮＭＯＳ出力回路１０４は、寄生抵抗を通じて流れるリーク電流による不意な不具合を起こしやすい一つもしくはそれ以上のトランジスタを含むものであるが、データ出力端子１００に対して３つの状態を提供する。それぞれ、ライン１２６の信号がローになることを示すロジックハイレベル状態、ライン１２４の信号がローであることを示すロジックロー状態、ライン１２４の信号およびライン１２６の信号がともにローではない場合またはＮＡＮＤゲート１３０がその出力においてロジックハイレベルを供給する場合の高インピーダンス信号で高いバイアスも低いバイアスも持たない状態である。クランプ回路は出力クランプブロック１８８および１９０を持ち、キャパシタ１６０および１６２のそれぞれのプルアップ側の電圧レベルの上限を設定する。図５、６、７はそれぞれ、保持回路１１４または１１６、インバータ１４２、クランプブロック１８８または１９０の出力の詳細を示したものである。ライン１２０に現れる発振デジタル信号はライン１２２にイネーブル信号が現れているときはいつでもキャパシタ２００のもう一方に２倍のプルアップ電圧を供給する。イネーブル信号が現れるとＰチャンネルトランジスタ２０２が作動し、キャパシタ２００の上部側の端子にＶＣＣ電圧レベルまでバイアス（昇圧）電圧がかかることが許容される。このように発振デジタル信号がローレベルからハイレベルへ遷移した場合、キャパシタ２００はスイッチングトランジスタ２０４を介してトランジスタ１０４Ａ、１０４Ｂのゲートに電流を流すための充電電圧を蓄積する電圧２倍昇圧器(Voltage doubler)として機能する。トランジスタ２０４は、キャパシタ２００のプルアップ側の充電電圧がトランジスタ１０４Ａ、１０４Ｂのゲートの電圧レベルを越えるときはいつでも、トランジスタ２０４のスレッショルド電圧により活性状態となる。トランジスタ２０３はトランジスタ２０２を保護するためにトランジスタ２０２とキャパシタ２００のプルアップ側との間のダイオードとして構成されている。トランジスタ２０４の大きさとトランジスタの構成を伴うキャパシタ２００の大きさはトランジスタ１０４Ａ、１０４Ｂのゲートの寄生抵抗の最も大きい場合を基準に選択されることが好ましい。それにより、寄生抵抗を通じて流れるリーク電流の割合と同等またはそれ以上の電流をキャパシタ２００の充電電圧から得ることができる。この方法により、図４のＮＭＯＳ出力回路はトランジスタ１０４Ａ、１０４Ｂのゲートの印加電圧が不十分になる危険性なしに常に出力端子１００にハイレベル出力を維持することができる。また、キャパシタ２００により流される電流は寄生抵抗を通して流れるリーク電流の割合よりも小さくても良い。この場合は出力端子１００の出力を不変的にハイレベルに維持することは不可能であるが、寄生抵抗を通して流れるリーク電流により出力回路１０４が不具合を起こすまでハイレベルを維持できる期間を有効に長くすることができる。図６においてインバータ１４２はライン１７２により出力されるＴＵＲＢＯ信号がローになることに応答するインバータ２１０を含んでいる。ＴＵＲＢＯ信号はトランジスタ２１２が活性化することでローになり、トランジスタ２１４および２１６がグランドに接地され、インバータ１４２の出力がグランドに接地され、そのために図４においてトランジスタ１４４、１４６、１４８、および１５０に関連して述べたプルアップ回路が作動しなくなる。ＴＵＲＢＯ信号がハイの場合、トランジスタ２２２および２２４を通じて図４のＮＯＲゲート１４０からトランジスタ２２６のゲートへの電流の経路が提供される。ＮＯＲゲート１４０の出力がローの場合、トランジスタ２２６が活性化され、ＶＣＣＰ電圧レベルはインバータ１４２の出力レベルと結合する。ＮＯＲゲート１４０の出力がハイの場合、直接接続されているトランジスタ２１６を活性化し、トランジスタ２１６はインバータ１４２の出力をローにする。インバータ１４２の出力がローである限り、出力とトランジスタ２２６のゲートの間のフィードバック経路に構成されているトランジスタ２２８は、トランジスタ２２６が活性化しないようにトランジスタ２２６のゲート電圧ををＶＣＣＰレベルに維持する。図７はクランプブロック１８８または１９０がダイオードとして機能するトランジスタ２３４、２３６、２３８、２４０の４つによる直列接続構成で描かれている。第１のトランジスタ２３４は図示のようにソース・ドレイン間にオプションの短絡経路を持っており、クランプ回路により提供されるスレッショルド（またはシーリング）電圧を補正できる。以上の例示と説明により開示された本発明の原理は種々のタイプ、構成の回路により実現できる。例えばＮＭＯＳ出力バッファはＮＭＯＳ以外の（ＣＭＯＳやＰＭＯＳなど）を使って製造されたトランジスタを伴い、またはそれらを伴わないノントライステートトランジスタ（Non-tristate transistor）の構成によっても実現できる。より複雑な構成のＮＭＯＳ出力バッファはＮＭＯＳのみによる製造ではなく他の半導体素子の製造も伴って構成される。さらに差動形でＮＭＯＳ出力バッファに制御信号を供給するラッチ回路はラッチ機能を持たない回路を含んだ様々な方法によっても構成できる。特定信号の操作をイネーブルまたはディスエーブルするため使う種々の信号は、信号経路上の他のポイントにて接続されていても良い。当業者は、これらの又は他の種々の改良及び改変を、ここに説明し図示した例に厳密に拘束されることなくかつ以下の請求の範囲に記載された本発明の中心及び範囲から逸脱することなく、本発明に対して行うことが可能であると容易に認識できるであろう。

【手続補正書】特許法第１８４条の８【提出日】１９９６年３月１８日【補正内容】請求の範囲１．少なくとも１つの電源電圧と共通電圧により動作する半導体デバイス回路であって、制御信号を生成するプリアウトプット回路と、前記制御信号に応答してイネーブル信号を生成するロジック回路と、前記制御信号と結合した入力ノードと前記制御信号に対応した出力信号を供給する出力ノードを持ち、前記入力ノードが寄生抵抗を通じて接地されているＮＭＯＳ出力回路と、発振デジタル信号を供給する発振回路および、前記発振デジタル信号と前記既定の２つの状態のうちの１つの状態にある制御信号に応答して、また前記イネーブル信号に応答して、リーク電流を補償するための前記ＮＭＯＳ出力回路の入力ノードに対するエネルギーを前記発振デジタル信号から蓄積し、ブースト信号を供給するブースター回路とから構成されている半導体回路デバイス。２．前記発振デジタル信号を受信する電圧２倍昇圧回路を含むブースター回路を備えた請求項１に記載の半導体回路デバイス。３．前記電圧２倍昇圧回路が容量性素子を含み、前記容量性素子が前記発振デジタル信号を受信するための１つの端子と前記容量性素子に蓄積されたエネルギーを利用したＮＭＯＳ出力回路の入力部への電流を制御する電流制御ドライバと結合された他の端子を持つ、請求項２に記載の半導体回路デバイス。４．前記ＮＭＯＳ出力回路の入力部への電流を制御するように構成されたブースター回路を備えた請求項１に記載の半導体回路デバイス。５．前記発振デジタル信号を受信する容量性素子を持った電圧２倍昇圧回路を含み、かつ、前記既定の２つの状態のうちの他の状態のときの制御信号に応じて容量性素子の電荷を放電するトランジスタスイッチを含むブースター回路を備えた請求項１に記載の半導体回路デバイス。６．前記ＮＭＯＳ出力回路の入力部に結合されたプルアップ回路をさらに含んでいる請求項１に記載の半導体回路デバイス。７．前記ＮＭＯＳ出力回路の入力部があらかじめ決められた電圧スレッショルドを越えないために、前記プルアップ回路および前記ＮＭＯＳ出力回路の入力部に結合されたクランプ回路をさらに含んだ請求項６に記載の半導体回路デバイス。８．半導体回路デバイスで利用するための、半導体回路デバイスにおいて生成される制御信号に応答するＮＭＯＳ出力バッファであって、前記制御信号に結合された入力部と制御信号に対する出力信号を供給する出力部を持ったＮＭＯＳ出力回路と、前記ＮＭＯＳ出力回路の入力部に結合されたプルアップ回路と、前記制御信号が既定の２つの状態のうちのどちらの状態にあるかを表わすためのイネーブル信号を供給するロジック回路と、発振デジタル信号を供給するための発振回路および、寄生抵抗を通じて流れるリーク電流を補償するための前記ＮＭＯＳ出力回路の入力部への電流を供給するため、前記発振デジタル信号および対応した前記イネーブル信号を受信するように構成されたブースター回路、または、前記イネーブル信号が制御信号が既定の２状態のうちの他の状態にあることを示すまで前記電流を供給するようにさらに構成されたブースター回路からなるＮＭＯＳ出力バッファ。９．入力部の電圧レベルが常に既定の電圧スレッショルドを越えないために、前記プルアップ回路および前記ＮＭＯＳ出力回路の入力部に結合されたクランプ回路をさらに含んだ請求項８に記載のＮＭＯＳ出力バッファ。１０．２つの入力部からなるＮＭＯＳ出力回路の入力部と、プルアップ回路とを備えた供給ノードをさらに含み、前記第１のプルアップ回路が前記供給ノードの入力部の一つと結合され、前記第２のプルアップ回路が前記供給ノードの他方の入力部と結合されている請求項９に記載のＮＭＯＳ出力バッフア。１１．２つの入力部からなるＮＭＯＳ出力回路の入力部と、プルアップ回路とを備えた供給ノードをさらに含み、前記第１のプルアップ回路が前記供給ノードの入力部の一つと結合され、前記第２のプルアップ回路が前記供給ノードの他方の入力部と結合されている請求項８に記載のＮＭＯＳ出力バッファ。１２．前記イネーブル信号に応じて、前記ＮＭＯＳ出力回路の入力部への電流を供給するための電圧２倍昇圧回路をさらに含む請求項８に記載のＮＭＯＳ出力バッファ。１３．２つの入力部からなるＮＭＯＳ出力回路の入力部と、プルアップ回路とを備えた供給ノードをさらに含み、前記第１のプルアップ回路が前記供給ノードの入力部の一つと結合され、前記第２のプルアップ回路が前記供給ノードの他方の入力部と結合されており、かつ、前記イネーブル信号に応答して前記入力部の一つへの電流を供給するための第１の電圧２倍昇圧回路と前記イネーブル信号に応答して前記入力部の他方への電流を供給するための第２の電圧２倍昇圧回路とをさらに含む請求項８に記載のＮＭＯＳ出力バッファ。１４．前記入力部の１つへの第１の電流信号を供給するために、前記発振デジタル信号を受信し、前記イネーブル信号に応答するために構成された第１のブースター回路と、前記入力部の他方への第２の電流信号を供給するために、前記発振デジタル信号を受信し、前記イネーブル信号に応答するために構成された第２のブースター回路とからなるブースター回路を備えた請求項１３に記載のＮＭＯＳ出力バッファ。１５．第１および第２のブースター回路がそれぞれ電圧２倍昇圧回路を備えた請求項１４に記載のＮＭＯＳ出力バッファ。１６．既定の２つの状態のうちの他方の状態にある入力信号に応答してロジックローレベルにある少なくとも１つの前記出力信号ラインを制御するための第３の入力部をさらに含むＮＭＯＳ出力回路の入力部を備えた請求項１４に記載のＮＭＯＳ出力バッファ。１７．半導体回路デバイスで利用するための、出力端子においてデジタル信号を供給するためにラッチされたバッファ信号を受信するＮＭＯＳ出力バッファであって、ＯＮ入力信号を受信するためのＯＮ入力部と、ＯＦＦ入力信号を受信するためのＯＦＦ入力部と、前記それらＯＮ、ＯＦＦ信号に応じたデジタル信号を前記出力端子に供給する出力部を持ったＮＭＯＳ出力回路と、前記ＮＭＯＳ出力回路のＯＮ入力部に結合されたプルアップ回路と、前記ラッチされたバッファに入力される信号が２つの既定状態のうちのどちらの状態にあるかを示すイネーブル信号を供給し、かつ前記ＮＭＯＳ出力回路へのＯＮ・ＯＦＦ入力信号を供給するロジック回路と、前記イネーブル信号に応答して昇圧された電圧信号を供給するための容量性回路を含む電圧２倍昇圧器と、前記ＮＭＯＳ出力回路のＯＮ入力部への電流を制御するための電圧２倍昇圧器に接続された電流ドライバと、発振デジタル信号を供給するための発振回路および、寄生抵抗を通じて流れるリーク電流を補償するためのＮＭＯＳ出力回路のＯＮ入力部への電流を供給するため、前記発振デジタル信号および対応した前記イネーブル信号を受信するように構成されたブースター回路、または、前記イネーブル信号がバッファに入力される信号が既定の２状態のうちの他の状態にあることを示すまで前記電流を供給するようにさらに構成されたブースター回路からなるＮＭＯＳ出力バッファ。１８．ＮＭＯＳ出力回路のＯＮ入力部の電圧レベルが常に既定の電圧スレッショルドを越えないために、前記プルアップ回路および前記ＮＭＯＳ出力回路のＯＮ入力部に結合されたクランプ回路をさらに含んだ請求項１６に記載のＮＭＯＳ出力バッファ。１９．電圧２倍昇圧回路をさらに含んだブースター回路を備えた請求項１６に記載のＮＭＯＳ出力バッファ。２０．寄生抵抗を通じて共通電位に接地されている入力部を持つ出力バッファを持った半導体回路で利用するための、前記寄生抵抗を通じて流れるリーク電流により出力バッファが誤ったデジタル出力信号を出力する危険性を低減するための方法であって、前記デジタル出力信号が既定の２つのロジック状態のうち１つの状態をとるべきときを示すために出力バッファ中にあるイネーブラーを利用する手段と、発振デジタル信号を供給する手段と、前記発振デジタル信号を電流増加信号に変換する手段および、前記デジタル出力信号が既定のロジック状態をとるべきことを示し、かつ、前記リーク電流を補償するための電流増加信号を前記出力バッファのイネーブル回路へ結合する手段とからなる方法。２１．前記発振デジタル信号を、少なくとも前記寄生抵抗を通じて流れるリーク電流の割合と同等の割合で電流増加信号を供給する手段を含む電流増加信号に変換する手段を備えた請求項２０に記載の方法。２２．出力バッファ中のイネーブル回路を持つ出力バッファと、寄生抵抗を通じて共通電位と結合された入力部を持つ出力バッファを含む半導体回路で利用するための、前記寄生抵抗を通じて流れるリーク電流により前記出力バッファが誤ったデジタル出力信号を出力する危険性を減少させるための回路であって、前記デジタル出力信号が既定の２つのロジック状態のうちの１つの状態をとるべきであること示すロジック回路と、発振デジタル信号を供給するための発振器と、前記発振デジタル信号を電流増加信号に変換するための回路および、前記デジタル出力信号が既定のロジック状態をとるべきであることの決定に応じて、前記リーク電流を補償するための電流増加信号を前記出力バッファのイネーブル回路に結合するための結合回路からなる回路。２３．ＮＭＯＳ出力回路のＯＮ入力部の電圧レベルが常に既定の電圧スレッショルドを越えないために、前記プルアップ回路および前記ＮＭＯＳ出力回路のＯＮ入力部に結合されたクランプ回路をさらに含んだ請求項１６に記載のＮＭＯＳ出力バッファ。２４．電圧２倍昇圧回路をさらに含んだブースター回路を備えた請求項１６に記載のＮＭＯＳ出力バッファ。

Claims

【特許請求の範囲】１．少なくとも１つの電源と共通電位により動作する半導体デバイス回路であって、制御信号を生成するプリアウトプット回路と、前記制御信号と結合した入力ノードと前記制御信号に対応した出力信号を供給する出力ノードを持ち、入力ノードが寄生抵抗を通じて接地されているＮＭＯＳ出力回路と、発振デジタル信号を供給する発振回路および、前記発振デジタル信号と前記既定の２つの状態のうちの１つの状態にある制御信号に応答して、前記寄生抵抗によるリーク電流の補償をするための前記ＮＭＯＳ出力回路の入力ノードに対するエネルギーを前記発振デジタル信号から蓄積し、ブースト信号を供給するブースター回路とから構成されている半導体回路デバイス。２．既定の状態にある制御信号に応答してイネーブル信号を生成するロジック回路をさらに含み、前記イネーブル信号に応答してブースト信号を供給するブースター回路を備えた請求項１に記載の半導体回路デバイス。３．前記発振デジタル信号を受信する電圧２倍昇圧回路を含むブースター回路を備えた請求項１に記載の半導体回路デバイス。４．前記電圧２倍昇圧回路が容量性素子を含み、前記容量性素子が前記発振デジタル信号を受信するための１つの端子と前記容量性素子に蓄積されたエネルギーを利用したＮＭＯＳ出力回路の入力部への電流を制御する電流制御ドライバと結合された他の端子を持つ、請求項３に記載の半導体回路デバイス。５．前記ＮＭＯＳ出力回路の入力部への電流を制御するように構成されたブースター回路を備えた請求項１に記載の半導体回路デバイス。６．前記既定の状態にある制御信号に応答してイネーブル信号を生成するロジック回路をさらに含み、前記発振デジタル信号を受信する容量性素子を持った電圧２倍昇圧回路と、既定の２つの状態のうち他の状態のときの前記制御信号に応じて前記容量性素子の電荷を放電するトランジスタスイッチとを含むブースター回路を備えた請求項１に記載の半導体回路デバイス。７．前記ＮＭＯＳ出力回路の入力部に結合されたプルアップ回路をさらに含んでいる請求項１に記載の半導体回路デバイス。８．前記ＮＭＯＳ出力回路の入力部があらかじめ決められた電圧スレッショルドを越えないために、前記プルアップ回路および前記ＮＭＯＳ出力回路の入力部に結合されたクランプ回路をさらに含んだ請求項７に記載の半導体回路デバイス。９．半導体回路デバイスで利用するための、半導体回路デバイスにおいて生成される制御信号に応答するＮＭＯＳ出力バッファであって、前記制御信号に結合された入力部と制御信号に対する出力信号を供給する出力部を持ったＮＭＯＳ出力回路と、前記ＮＭＯＳ出力回路の入力部に結合されたプルアップ回路と、前記制御信号が既定の２つの状態のうちのどちらの状態にあるかを表わすためのイネーブル信号を供給するロジック回路と、発振デジタル信号を供給するための発振回路および、寄生抵抗を通じて流れるリーク電流を補償するための前記ＮＭＯＳ出力回路の入力部への電流を供給するため、前記発振デジタル信号および対応した前記イネーブル信号を受信するように構成されたブースター回路、または、前記イネーブル信号が制御信号が既定の２状態のうちの他の状態にあることを示すまで前記電流を供給するようにさらに構成されたブースター回路からなるＮＭＯＳ出力バッファ。１０．入力部の電圧レベルが常に既定の電圧スレッショルドを越えないために、前記プルアップ回路および前記ＮＭＯＳ出力回路の入力部に結合されたクランプ回路をさらに含んだ請求項９に記載のＮＭＯＳ出力バッファ。１１．２つの入力部からなるＮＭＯＳ出力回路の入力部と、プルアップ回路とを備えた供給ノードをさらに含み、前記第１のプルアップ回路が前記供給ノードの入力部の一つと結合され、前記第２のプルアップ回路が前記供給ノードの他方の入力部と結合されている請求項１０に記載のＮＭＯＳ出力バッファ。１２．２つの入力部からなるＮＭＯＳ出力回路の入力部と、プルアップ回路とを備えた供給ノードをさらに含み、前記第１のプルアップ回路が前記供給ノードの入力部の一つと結合され、前記第２のプルアップ回路が前記供給ノードの他方の入力部と結合されている請求項９に記載のＮＭＯＳ出力バッファ。１３．前記イネーブル信号に応じて、前記ＮＭＯＳ出力回路の入力部への電流を供給するための電圧２倍昇圧回路をさらに含む請求項９に記載のＮＭＯＳ出力バッファ。１４．２つの入力部からなるＮＭＯＳ出力回路の入力部と、プルアップ回路とを備えた供給ノードをさらに含み、前記第１のプルアップ回路が前記供給ノードの入力部の一つと結合され、前記第２のプルアップ回路が前記供給ノードの他方の入力部と結合されており、かつ、前記イネーブル信号に応答して前記入力部の一つへの電流を供給するための第１の電圧２倍昇圧回路と前記イネーブル信号に応答して前記入力部の他方への電流を供給するための第２の電圧２倍昇圧回路とをさらに含む請求項９に記載のＮＭＯＳ出力バッファ。１５．前記入力部の１つへの第１の電流信号を供給するために、前記発振デジタル信号を受信し、前記イネーブル信号に応答するために構成された第１のブースター回路と、前記入力部の他方への第２の電流信号を供給するために、発振デジタル信号を受信し、イネーブル信号に応答するために構成された第２のブースター回路とからなるブースター回路を備えた請求項１４に記載のＮＭＯＳ出力バッファ。１６．第１および第２のブースター回路がそれぞれ電圧２倍昇圧回路を備えた請求項１５に記載のＮＭＯＳ出力バッファ。１７．既定の２つの状態のうちの他方の状態にある入力信号に応答してロジックローレベルにある少なくとも１つの前記出力信号ラインを制御するための第３の入力部をさらに含むＮＭＯＳ出力回路の入力部を備えた請求項１５に記載のＮＭＯＳ出力バッファ。１８．半導体回路デバイスで利用するための、出力端子においてデジタル信号を供給するためにラッチされたバッファ信号を受信するＮＭＯＳ出力バッファであって、ＯＮ入力信号を受信するためのＯＮ入力部と、ＯＦＦ入力信号を受信するためのＯＦＦ入力部と、前記それらＯＮ、ＯＦＦ信号に応じたデジタル信号を前記出力端子に供給する出力部を持ったＮＭＯＳ出力回路と、前記ＮＭＯＳ出力回路のＯＮ入力部に結合されたプルアップ回路と、前記ラッチされたバッファに入力される信号が２つの既定状態のうちのどちらの状態にあるかを示すイネーブル信号を供給し、かつ前記ＮＭＯＳ出力回路へのＯＮ・ＯＦＦ入力信号を供給するロジック回路と、前記イネーブル信号に応答して昇圧された電圧信号を供給するための容量性回路を含む電圧２倍昇圧器と、前記ＮＭＯＳ出力回路のＯＮ入力部への電流を制御するための電圧２倍昇圧器に接続された電流ドライバと、発振デジタル信号を供給するための発振回路および、寄生抵抗を通じて流れるリーク電流を補償するためのＮＭＯＳ出力回路のＯＮ入力部への電流を供給するため、前記発振デジタル信号および対応した前記イネーブル信号を受信するように構成されたブースター回路、または、前記イネーブル信号がバッファに入力される信号が既定の２つの状態のうちの他の状態にあることを示すまで前記電流を供給するようにさらに構成されたブースター回路からなるＮＭＯＳ出力バッファ。１９．ＮＭＯＳ出力回路のＯＮ入力部の電圧レベルが常に既定の電圧スレッショルドを越えないために、前記プルアップ回路および前記ＮＭＯＳ出力回路のＯＮ入力部に結合されたクランプ回路をさらに含んだ請求項１７に記載のＮＭＯＳ出力バッファ。２０．電圧２倍昇圧回路をさらに含んだブースター回路を備えた請求項１７に記載のＮＭＯＳ出力バッファ。２１．寄生抵抗を通じて共通電位に接地されている入力部を持つ出力バッファを持った半導体回路で利用するための、前記寄生抵抗を通じて流れるリーク電流により出力バッファが誤ったデジタル出力信号を出力する危険性を低減するための方法であって、前記デジタル出力信号が既定の２つのロジック状態のうち１つの状態をとるべきときであることを示す手段と、発振デジタル信号を供給する手段と、前記発振デジタル信号を電流増加信号に変換する手段および、前記デジタル出力信号が既定のロジック状態をとるべきことを示し、かつ、前記リーク電流を補償するための電流増加信号を前記出力バッファの入力部へ結合する手段とからなる方法。２２．前記発振デジタル信号を、少なくとも前記寄生抵抗を通じて流れるリーク電流の割合と同等の割合で電流増加信号を供給する手段を含む電流増加信号に変換する手段を備えた請求項２１に記載の方法。２３．寄生抵抗を通じて共通電位と結合された入力部を持つ出力バッファを持つ半導体回路で利用するための、前記寄生抵抗を通じて流れるリーク電流により前記出力バッファが誤ったデジタル出力信号を出力する危険性を減少させるための回路であって、前記デジタル出力信号が既定の２つのロジック状態のうちの１つの状態をとるべきであること示すロジック回路と、発振デジタル信号を供給するための発振器と、前記発振デジタル信号を電流増加信号に変換するための回路および、前記デジタル出力信号が既定のロジック状態をとるべきであることの決定に応じて、前記リーク電流を補償するための電流増加信号を前記出力バッファの入力部に結合するための結合回路からなる回路。