JPH03160688A - 制御回路プリチャージ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、一般に外部クロック入力回路に関し、特に
、電源供給時の誤動作の発生を防止できる外部クロツク
入力回路に関する。

［従来の技術］ 半導体素子が高集積化されるにつれ、様々な層とパター
ンが要求され、精巧な工程の使用により内部のＭＯＳト
ランジスタ（またはメモリセル）の数が増加され、チッ
プサイズの減少が進んでいる。多くのＭＯＳトランジス
タに電源が供給されたとき、各素子に多大な量の電流が
流入する。その結果、基板電流が不安定になり、ラッチ
アップによる問題を惹起させることになる。

ラッチアップ現象では、半導体チップの内部に形成され
たトランジスタが外部ノイズによってトリガされること
により、電源から接地に向かって直流電流が流れる。甚
だしい場合には、内部のＭＯＳトランジスタが破壊され
る。したがって、この現象は、ＭＯＳ素子の高集積時に
おける大きな問題点とされている。

したがって、ＭＯＳ素子において、初期の電源供給時に
チップ保護回路を構成する必要がある。

初期の電源が安定されない状態では、マシンサイクルで
ある■およびＣＡＳのチェーンイネーブル信号（■系回
路およびＣＡＳ系回路の可能化信号）が電源投入時に高
レベルになり、マシンサイクルが遂行されてしまうとい
う誤動作の発生の原因となっていた。

したがって、従来でも初期スタートアップ回路をＭＯＳ
素子内に構成して、初期の電源投入時のラッチアップ現
象を防止するため、安定された直流電源が供給された後
に動作するように構成していた。しかしながら、そのよ
うな場合にも、電源が投入される間に生ずるチェーンが
フローティング状態にされる現象を防止することができ
なかった。

第２図は、従来のチェーンプリチャージ回路（■信号用
入力回路）の回路図である。第２図を参照して、パッド
１を介してロウアドレスストローブ信号■が入力される
。パッド１の後段には、矩形波を出力するシュミットト
リガ回路２が接続される。このシュミットトリガ回路２
の後段に、インバータＩ１ないしＩ３およびＮＡＮＤゲ
ー｝ＮＤにより構成されたゲート回路が接続される。

このような回路において、初期の電源供給時や電源が供
給された後に、パッド１は高レベルまたは低レベルの信
号を受け得るフローティング状態であるので、後段のチ
ェーンイネーブル信号φＲが高レベル状態にイネーブル
される余地がある。

ある。

上記のようにチェーンイネーブル信号φＲが高レベルで
ある場合には、■およびＣＡＳチェーンが動作してラッ
チアップ現象を誘発することになる。ここで、信号φｌ
は記録時（書込時）に発生される記録信号としてのチェ
ーンフィードバック信号である。

第３図は、このような問題点を多少解決することのでき
る従来の他の回路図である。この回路では、電源供給時
にチェーンイネープル信号φＲを低レベルに維持させる
ことができる。この回路の基本的な構成は、第２図に示
した回路と同様であるが、初期の電源投入時に安定され
た電源およびクロツクを供給するため、スタートアップ
回路のスタートアップ信号φ２が使用される。スタート
アップ信号φ２は、シュミットトリガ回路２を構成する
ＭＯＳ｝ランジスタＭ１のゲートに印加される。シュミ
ットトリガ回路２とインバータＩ１との間にＭＯＳトラ
ンジスタＭ８が接続される。

トランジスタＭ８はゲートがスタートアップ信号φ２を
受けるように接続される。この回路においても、ＮＡＮ
ＤゲートＮＤの一方入力は電源■ＣＣに接続することも
できるが、スイッチング素子を使用して記録時に発生さ
れる信号φｌを与えるようにすることもできる。スター
トアップ信号φ２は、スタートアップ回路で印加される
パルスであり、電源供給後すぐに高レベルに維持させる
ことにより、チェーンイネーブル信号φＲを低レベルに
維持できる。電源が供給された後、所定の時間を経て、
高レベルから低レベルに立下がる。

定常動作時では、チェーンイネーブル信号φＲは、パッ
ド１に印加される信号、すなわちロウアドレスストロー
ブ信号■の状態により高レベルまたは低レベルの値を持
つ。しかしながら、このような回路においては、次のよ
うな問題が発生する。

［発明が解決しようとする課題］ 第１に、スタートアップ信号φ２が高レベルから低レベ
ルに遷移するタイミングがパワーアップ比または電源容
量の大きさにより非常に可変的であり、スタートアップ
信号φ２が低レベルになった後には、パッドｌに印加さ
れるロウアドレスストローブ信号■のフローティング状
態により、チェーンイネーブル信号φＲが高レベルにな
る可能性がある。

第２に、高いレベルの電源Ｖｃｃを使用するほど、チェ
ーンイネーブル信号φＲが迅速に高レベル状態で低レベ
ル状態になるので、ラッチアップ現象が発生されるおそ
れが多い。

この発明は、上記のような課題を解決するためになされ
たもので、電源供給時の誤動作の発生を防止することの
できる外部クロック入力回路を提供することを目的とす
る。

この発明のもう１つの目的は、電源供給時にロウアドレ
スバッファの出力を短時間内にプリチャージさせ、非定
常的なチェーンイネーブル信号の発生を防ぐことのでき
る外部クロック入力回路を提供することである。

この発明のさらにもう１つの目的は、高い電源を使用す
るほどプリチャージされる時点が相対的に迅速にラッチ
アップ現象によってチップが破壊されることを防止する
ことのできる外部クロック入力回路を提供することであ
る。

［課題を解決するための手段］ この発明に係る外部クロック入力回路は、外部クロック
信号を受ける入力ノードと、チップイネーブル信号に応
答して入力ノードを介して与えられた外部クロック信号
を出力するチップイネーブルバッファ手段と、チップイ
ネーブルバッファ手段の出力信号を受けるように接続さ
れた増幅手段と、電源の供給に応答して人力ノードを電
源電位に保持する第１の保持手段と、電源の供給に応答
して増幅手段の入力を電源電位に保持する第２の保持手
段とを含む。

〔作用〕

この発明における外部クロック入力回路では、第１の保
持手段が、電源が供給されたとき、入力ノードを電源電
位に保持する。また、第２の保持手段も、電源が供給さ
れたとき、増幅手段の入力を電源電位に保持する。これ
らによって、入力ノードがフローティング状態になるこ
とが防がれ、かつ、増幅手段も確立された信号を出力す
ることができる。したがって、この回路が適用された半
導体集積回路装置の誤動作の発生が防止できる。

〔発明の実施例］ 第１図は、この発明の一実施例を示すチェーンプリチャ
ージ回路（■信号用入力回路）の回路図である。この回
路は、第２図および第３図に示した従来の回路と基本的
には同様の回路構或を有する。第１図を参照して、パッ
ド１はロウアドレスストローブ信号■を受けるように接
続される。パッド１の後段に、矩形波を出力することが
できるシュミットトリガ回路２が接続される。

シュミットトリガ回路２の出力には、インバータＩ１な
いし■３およびＮＡＮＤゲートＮＤによって構成された
ゲート回路が接続され、これらによって、ロウアドレス
バッファの基本構造が構成される。

これに加えて、パッド１とシュミットトリガ回路２との
間の接続ノードＤに第１プリチャージ部３が接続される
。チップイネーブルバッファであるインバータ！３の前
段のノードＢに第２プリチャージ部４が接続される。Ｎ
ＡＮＤゲー｝ＮＤの一方入力ノードＡに第３プリチャー
ジ部６が接続される。各ブリチャージ部３．４および６
は抵抗手段としてのＭＯＳトランジスタＭ６，Ｍ７およ
びＭ８によってそれぞれ構成される。

このように構成することにより、スタートアップ信号φ
２がパワーアップ比とパワーアップ電圧レベルにより変
化しても、短時間（１０μｍ）の間ノードＡおよびＢが
高レベル状態に維持され得る。ここで、ノードＢは、第
３プリチャージ部６によっても高レベル状態に維持され
る。

このように、短時間の間、上記のプリチャージ回路によ
ってノードＡおよびＢを高レベル状態に維持することに
より、最終の出力であるチェーンイネーブル信号φＲが
プリチャージ状態のもとて低レベル状態に維持されるよ
うになる。したがって、ロウアドレスアウトローブ信号
■がフローティング状態のときに、チェーンイネーブル
信号φＲが高レベルに誤動作するのを防止できる。

この動作を詳細に見ると、バツファであるインバータＩ
３の前段に接続された第２プリチャージ部４では、電源
Ｖｃｃの投入と同時にＭＯＳ｝ランジスタＭ７がオンす
るので、ノードＢが高レベルに維持される。したがって
、インバータ■３により反転された低レベルのチェーン
イネープル信号φＲが発生される。ここで、ＭＯＳトラ
ンジスタＭ７は抵抗としての役割を果たす。

また、ＮＡＮＤゲー｝ＮＤの一方入力に接続された第３
プリチャージ部６でも、やはり電源ＶｃＣの投入と同時
に抵抗としての役割をするＭＯＳトランジスタＭ８がオ
ンし、ＮＡＮＤゲートＮＤの一方入力が高レベル状態に
維持される。したがって、ＮＡＮＤゲー｝ＮＤの他方入
力は、初期にインバータ■１を介して高レベル状態が遷
移されない状態であるので、ＮＡＮＤゲートＮＤは低レ
ベルの信号を出力する。この出力信号は、インバータＩ
２および■３を介して、低レベルのチェーンイネーブル
信号φＲとして発生される。すなわち、ブリチャージに
より誤動作の誘発が防止できる。

パッド１の後段に接続された第１プリチャージ部３は、
パワーアップまたは電源供給後に、チップイネーブルパ
ッドがフローティング状態にされることを根本的に防止
する役割を持つ。プリチャージ［３では、電源Ｖｃｃの
投入と同時に抵抗としての役割をするＭＯＳ｝ランジス
タＭ６がオンし、ノードＤが高レベル状態に維持される
。すなわち、ノードＤをプリチャージすることにより、
パッド１が低レベルのフローティング状態になることを
防止する。

上記ノードＤの高レベルの信号は、シュミットトリガ回
路２のＭＯＳ｝ランジスタＭ３およびＭ４をオンさせて
、ＭＯＳトランジスタＭ５のオフ状態が維持される。し
たがって、インバータＩ１の前段ノードは、低レベル状
態になり、結局、ＮＡＮＤゲートＮＤおよびバッファ用
インバータＩ２およびＩ３を介してチェーンイネープル
信号φＲが低レベルにプリチャージされる。

シュミットトリガ回路２のＭＯＳトランジスタＭ１のゲ
ートに印加されるスタートアップ信号φ７とインバータ
Ｉ１の前段に接続される制御回路５に印加されるスター
トアップ信号φ２は、第３図に示した従来の回路のよう
に、スタートアップ回路で初期の電源投入時に高レベル
の信号が印加されて、チェーンイネーブル信号φＲを低
レベルに維持させる役割をする。そして、アナログスイ
ッチを介して電源Ｖｃｃまたは記録信号φ１が印加され
るＮＡＮＤゲートＮＤは、第２図および第３図と同様の
動作をするように構成されている。

このように、第１図に示した回路では、第１，第２およ
び第３のプリチャージ部３，４および６を使用して、電
源投入時にチェーンイネーブル信号φＲが低レベルにプ
リチャージされるようにして、誤動作を防止することが
できる。

第■プリチャージ部３の遅延は、ＭＯＳトランジスタＭ
６の抵抗成分とパッド１のキャパシタンス十〇ーディン
グキャパシタンスの倍の値となる。

そして、この値は、Ｖｃｃ＝４Ｖで、１５μｍになるよ
うに設定されるもので、この遅延は、ラッチアップのと
き問題になる高いレベルの電源ＶｃＣであるほど小さく
なるので、ラッチアップ防止に大変有用である。このと
き、ＭＯＳトランジスタＭ６のサイズによる遅延時間は
、表１のようになる。

表　　　１ ここで、トランジスタの遅延時間は０μＳであり、■パ
ッド１のキャパシタンスは３ｐＦである。そして、第２
プリチャージ部４および第３プリチャージ部６のＭＯＳ
トランジスタＭ７およびＭ６のサイズは、電源Ｖｃｃ＝
６Ｖ．−５℃条件において、電流レベルが数ｌＯμＡを
流すようにして、駆動電流に影響を与えないように設定
されている。したがって、ノードＡおよびＤのローディ
ングキャパシタンスがノードＤのキャパシタンスより小
さいので、初期電源投入時や電源供給時に第２プリチャ
ージ部４および第３プリチャージ部６が先に動作される
。したがって、チェーンイネープル信号φＲがプリチャ
ージされ、その後、第１プリチャージ部３が動作してチ
ェーンイネーブル信号φＲをプリチャージさせることに
より、チェーン誤動作が排除され得る。

上記のように動作する半導体装置、すなわちＤＲＡＭの
ロウアドレスバツファは、ロウアドレスアウトロープ信
号■およびカラムアドレスストロープ信号ＣＡＳのチェ
ーン（その系の回路）を動作させるもので、初期の電源
投入時や電源供給時に誤動作によってチェーンが動作さ
れる現象を防止し得る。

このように、ロウアドレスバッファにおいて、パワーア
ップまたは電源供給後にチップイネープルパッドのフロ
ーティング現象によって引き起こされる誤動作を防止す
るため、チップイネーブルバッファにフローティング現
象防止用第１プリチャージ部３を設け、ロウアドレスス
トローブ信号のフローティング状態によってチェーンが
イネーブルされることを防止することができる。また、
高いレベルの電源Ｖｃｃが使用されるときには、より早
くプリチャージされるようにして、ラッチアップ現象の
発生を防止することができる。

［発明の効果コ 以上のように、この発明によれば、外部クロック信号を
受ける入力ノードを電源電位に保持する第１の保持手段
と、増幅手段の入力を電源電位に保持する第２の保持手
段とを設けたので、電源が供給されたときの誤動作の発
生を防ぐことのできる外部クロック入力回路が得られた
。

【図面の簡単な説明】

第．１図は、この発明の一実施例を示すチェーンプリチ
ャージ回路（■信号用入力回路）の回路図である。第２
図は、従来のチェーンプリチャージ回路の回路図である
。第３図は、従来の他のチェーンプリチャージ回路の回
路図である。 図において、１はパッド、２はシュミットトリガ回路、
３は第１ブリチャージ部、４は第２プリチャージ部、５
は制御回路、６は第３プリチャージ部である。

Claims (4)

【特許請求の範囲】
1. （１）半導体集積回路装置を制御するための外部クロッ
   ク信号を受ける外部クロック入力回路であって、 外部クロック信号を受ける入力ノードと、 前記入力ノードに接続され、チップイネーブル信号に応
   答して、前記入力ノードを介して与えられた外部クロッ
   ク信号を出力するチップイネーブルバッファ手段と、 前記チップイネーブルバッファ手段の出力信号を受ける
   ように接続された増幅手段と、 前記入力ノードに接続され、電源の供給に応答して、前
   記入力ノードを電源電位に保持する第１の保持手段と、 前記増幅手段の入力に接続され、電源の供給に応答して
   、前記増幅手段の入力を電源電位に保持する第２の保持
   手段とを含む、外部クロック入力回路。
2. （２）前記第１の保持手段は、前記入力ノードと電源電
   位との間に接続された第１の抵抗手段を含み、 前記第２の保持手段は、前記増幅手段の入力と電源電位
   との間に接続された第２の抵抗手段を含む、請求項（１
   ）に記載の外部クロック入力回路。
3. （３）前記チップイネーブルバッファ手段は、前記入力
   ノードに接続されたシュミットトリガ回路手段と、 一方入力が前記シュミットトリガ回路手段からの出力信
   号を受けるように接続されたＮＡＮＤゲート手段と、 前記ＮＡＮＤゲート手段の他方入力に接続され、電源の
   供給に応答して、前記他方入力を電源電位に保持する第
   ３の保持手段とを含む、請求項（１）に記載の外部クロ
   ック入力回路。
4. （４）半導体メモリ装置を制御するためのロウアドレス
   ストローブ信号（■）を受けるロウアドレスバッファ回
   路であって、 ロウアドレスストローブ信号を受ける入力ノードと、 前記入力ノードに接続され、スタートアップ信号に応答
   して動作するシュミットトリガ回路手段と、 前記シュミットトリガ回路手段の出力に接続され、スタ
   ートアップ信号に応答して、前記シュミットトリガ回路
   手段の出力の電位を制御する制御手段と、 前記シュミットトリガ回路手段の出力信号を受けるよう
   に接続された増幅手段と、 前記入力ノードに接続され、電源の供給に応答して、前
   記入力ノードをプリチャージする第１のプリチャージ手
   段と、 前記増幅手段の入力に接続され、電源の供給に応答して
   、前記増幅手段の入力をプリチャージする第２のプリチ
   ャージ手段とを含む、ロウアドレスバッファ回路。