KR920004385B1 - 파워 전원공급시 체인 프리챠아지 회로 - Google Patents

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    • H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger

Abstract

내용 없음.

Description

파워 전원공급시 체인 프리챠아지 회로
제 1 도는 종래의
Figure kpo00001
입력버퍼를 나타낸 회로도.
제 2 도는 종래의 다른 실시예를 나타낸
Figure kpo00002
입력버퍼를 나타낸 회로도.
제 3 도는 본 발명의 실시 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 패드 2 : 쉬미트 트리거
3 : 제1프리챠아지부 4 : 제2프리챠아지부
5 : 제어회로 6 : 제3프리챠아지부
M1, M2, M3 : MOS 트랜지스터 I1, I2, I3 : 인버터
ND : 낸드게이트
Figure kpo00003
: 스타트업 신호
본 발명은 고집적 소자의 전원회로에 관한 것으로, 특히, 파워 전원 공급시 체인의 플로팅(floating) 상태에 의하여 래치업(latch up) 현상이 발생되는 것을 방지할 수 있는 체인 프리챠아지 회로에 관한 것이다.
반도체 소자가 고집적화 될수록 여러 가지 층과 패턴이 요구되는 정교한 공정이 사용되며 내부의 MOS 트랜지스터(또는 메모리셀)의 수는 증가되고 칩 사이즈는 크게 감소하게 된다. 그리고, 많은 MOS 트랜지스터에 전원이 공급되는 초기에 각소자들은 초기값들을 잡기 위하여 엄청난 양의 전류가 흐르게 되어 기판 전류가 불안정 하게 되고 이러한 MOS 소자들의 현상에 의하여 래치 업 문제를 야기 시키게 된다.
래치 업 현상이란 칩 내부에 형성된 트랜지스터들이 외부 노이즈에 의하여 트리거되어 전원 단자로부터 접지 단자로 직류 전류가 흐르게 되는 현상으로 심한 경우 내부의 MOS 트랜지스터가 파괴되기 때문에 MOS 소자들의 고 집적시 커다란 문제점으로 대두된다.
따라서, MOS 소자에서 초기 전원 공급시 칩 보호 회로를 구성시킬 필요가 있으며, DRAM 에서는 주변 회로를 크게
Figure kpo00004
체인(chain)과
Figure kpo00005
체인으로 구성된다.
Figure kpo00006
체인은 로우어드레스 신호를 받아들여 디코딩한후 해당 워드라인 데이터를 센싱하게 되고
Figure kpo00007
체인은 컬럼어드레스 신호를 받아들여 디코딩한후 해당데이타를 억세스하게 된다. 그러나 초기 전원이 안정되지 아니한 상태에서는 주변회로인
Figure kpo00008
및
Figure kpo00009
의 체인이 플로팅(floating)상태이기 때문에
Figure kpo00010
및
Figure kpo00011
핀에 인가되는 전압이
Figure kpo00012
="L" 상태에서 동작하여 큰 전류가 흐르게 되는 문제점이 발생된다.
따라서, 종래에도 초기 스타트 업 회로를 MOS 소자내에 구성하여 초기 전원이 투입시 래치업 현상을 방지하고 안정된 직류전원이 공급후 동작하게 하였으나, 이와같은 경우에도 전원이 투입되는 동안에 생기는 체인이 플로팅 되는 현상을 완전히 방지할 수가 없는 것이었다.
제 1 도는 종래의 체인 프리챠아지회로를 나타내고 있다. 패드(1)는
Figure kpo00013
체인 인에이블 신호(
Figure kpo00014
)가 입력되는 노우드이다. 패드(1) 후단에는 구형파의 출력을 얻을 수 있는 쉬미트 트리거(2)가 연결되고 상기 쉬미트 트리거(2)의 후단에는 인버터(I1∼I3) 및 낸드게이트(ND)로 구성되는 게이트 회로가 형성된다. 그러나, 이와같은 회로에서 초기 전원 공급시나 전원이 공급후 패드(1)측이 H레벨 또는 L레벨이 유발될 수 있는 플로팅 상태이므로 후단에 체인 인에이블신호
Figure kpo00015
가 H레벨상태로 인에이블될 수 있는 여지가 있다.
상기와 같이 체인 인에이블 신호
Figure kpo00016
가 H레벨인 경우에는
Figure kpo00017
와
Figure kpo00018
체인이 동작하여 래치업 현상을 유발하게 한다. 여기서, 신호
Figure kpo00019
는 데이터를 메모리에 쓸 때 발생되는 기록 신호로서 체인 궤환 신호이다.
제 2 도는 이와같은 문제점을 다소 해결시킨 다른 실시 회로도로서 파워 전원 공급시 체인 인에이블신호
Figure kpo00020
를 L레벨상태로 유지시키기 위한 회로이다.
이 회로의 기본적인 구성은 제 1 도와 동일하나 초기 전원 투입시 안정된 전원 및 클럭을 공급하기 위한 스타트 업 회로의 스타트 업 신호
Figure kpo00021
를 사용하고 있다. 스타트 업 신호
Figure kpo00022
는 쉬미트 트리거(2)를 구성하는 MOS 트랜지스터(M1)의 게이트에 인가되게 구성되고 쉬미트 트리거(2)와 인버터(I1) 사이에 MOS 트랜지스터(M8)가 구성된다. 상기 MOS 트랜지스터(M8)의 게이트측에 스타트 업 신호
Figure kpo00023
가 인가되게 구성되어 있다.
여기서도 낸드게이트(ND)의 일측은 전원(VCC)을 사용할 수도 있으며, 스위치를 사용하여 데이터저장시 발생되는 신호
Figure kpo00024
를 사용할 수도 있다. 스타트 업 신호
Figure kpo00025
는 스타트 업 회로에서 인가되는 펄스로 파워 공급 순간에 H레벨 상태로 유지시켜 체인 인에이블신호
Figure kpo00026
가 L레벨 상태가 유지되게 하고 파워 공급된 후 시간이 지나면 H레벨에서 L레벨로 천이된다.
그리고, 이와같은 정상 동작시에 체인 인에이블신호
Figure kpo00027
는 패드(1)의 전압상태에 따라 H레벨 또는 L레벨의 값을 갖게 된다. 그러나, 이와같은 회로에서는 다음과 같은 문제점이 발생된다.
첫째, 스타트 업 신호
Figure kpo00028
가 H레벨에서 L레벨로 천이되는 시간이 파워업 비 또는 파워 전원의 크기에 따라 매우 가변적이고, 스타트 업 신호
Figure kpo00029
가 L레벨이된 후에는 패드전압의 플로팅 상태에 따라 체인 인에이블 신호
Figure kpo00030
가 H레벨이 될 가능성이 있다.
둘째, 높은 전원(VCC)을 사용할수록 체인 인에이블 신호
Figure kpo00031
가 신속히 H레벨 상태에서 L레벨 상태가 되므로 체인회로가 동작하여 래칭업 현상이 발생될 우려가 많다.
본 발명은 이와같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 파워 전원 공급시
Figure kpo00032
버퍼의 출력을 빠른시간내에 프리챠아지시켜 비정상적인 체인 인에이블 신호가 발생되는 것을 방지할 수 있는 파워 전원 공급시 체인 프리챠아지 회로를 제공하고자 하는 것이다.
다른 목적은, 높은 전원을 사용할수록 프리챠아지가 되는 시점이 상대적으로 빠르게 하여 래치 업 현상에 의하여 칩이 파괴되는 것을 방지할 수 있는 파워 전원 공급시 체인 프리챠아지 회로를 제공하고자 하는 것이다.
이와같은 목적을 달성시키기 위한 본 발명의 특징은,
Figure kpo00033
신호가 인가되는 패드와, 상기 패드의 후단에 연결되고 스타트 업 신호를 사용하는 쉬미트 트리거와, 스타트 업 신호를 사용하고 상기 쉬미트 트리거의 후단에 연결되는 제어부와, 상기 제어부의 후단에 낸드게이트 및 버퍼용 인버터가 연결되는
Figure kpo00034
버퍼에 있어서, 칩 인에이블 버퍼의 입력측인 상기 패드 및 쉬미트 트리거사이와, 칩 인에이블 버퍼의 출력측 버퍼용 인버터의 전단에 플로팅 현상 방지용 프리챠아지 수단이 포함되게한 파워전원 공급시 체인 프리챠아지 회로에 있는 것이다.
상기한 프리챠아지 수단은 저항 역할을 하는 MOS 트랜지스터로 프리챠아지 전원이 공급되게하고 프리챠아지 수단은 제1, 제2, 제3 프리챠아지부를 포함한다.
이하, 본 발명의 실시예를 제 3 도에 의하여 상세히 설명하면 다음과 같다.
본 발명의 실시회로를 나타낸 제 3 도는 제 1 도 및 제 2 도의 회로와 기본적인 구조는 동일하다.
여기서, 패드(1)는
Figure kpo00035
체인 인에이블신호가 입력되는 노우드이다. 패드(1)의 후단에는 구형파의 출력을 얻을 수 있는 쉬미트 트리거(2)가 연결되고, 상기 쉬미트 트리거(2)의 출력측에는 인버터(I1∼I3) 및 낸드게이트(ND)로 구성되는 게이트 회로가 연결되는
Figure kpo00036
버퍼의 기본구조를 갖고 있다. 그리고 본 발명은 패드(1)와 쉬미트 트리거(2) 사이에 제1프리챠아지부(3)를 구성한 것에 특징이 있으며, 침 인에이블 버퍼인 인버터(I3)의 전단에 제2프리챠아지부(4)를 구성한 특징을 갖고 있다. 그리고 상기 프리챠아지부(3),(4)는 저항 수단이 되는 MOS 트랜지스터(M6), (M7)로 구성한다.
이와같이 구성하므로써 스타트 업 신호
Figure kpo00037
가 파워 업 비와 파워 업 볼티지 레벨에 따라 가변적으로 변하더라도 짧은시간(10㎲이하)동안에 노우드(A), (B)를 H레벨상태로 유지시킬 수 있다.
상기에서 노우드(B)에 H레벨상태를 유지하기 위한 제3프리챠아지부(6)는 낸드게이트(ND)의 일측에 연결된다.
이와같이 짧은 시간 동안 상기 프리챠아지 회로들에 노우드(A), (B)를 H레벨 상태가 유지하게하여 최종 출력인 체인 인에이블 신호
Figure kpo00038
가 프리챠아지 상태하에서 L레벨 상태가 유지되게 하여
Figure kpo00039
플로팅 상태에서 체인 인에이블 신호
Figure kpo00040
가 H레벨로 오동작되는 것을 방지할 수 있게 된다.
이동작관계를 상세히 살펴보면 버퍼인 인버터(I3) 전단에 구성된 제2프리챠아지부(4)는 전원(VCC) 투입과 동시에 MOS 트랜지스터(M7)를 턴온시켜 노우드(B)가 H레벨이 유지되게 하므로 인버터(I3)에서 반전된 L레벨의 체인 인에이블 신호
Figure kpo00041
가 발생되게 한다.
여기서, NMOS 트랜지스터(M7)는 저항역할을 한다. 또한, 낸드게이트(ND)의 일측에 구성된 제3프리챠아지부(6)역시 전원(VCC) 투입과 동시에 저항역할을 하는 MOS 트랜지스터(M8)가 턴온되어 낸드게이트(ND)의 일측이 H레벨 상태가 유지되게 하면 낸드게이트(ND)의 타측은 초기에 인버터(I1)를 통하여, H레벨 상태가 천이되지 아니하는 상태이므로 낸드게이트(ND)는 L레벨의 상태 신호를 출력시키게 된다.
이 출력 신호가 인버터(I1), (I3)를 통하여 L레벨의 체인 인에이블 신호가 발생되게 프리챠아지 시킴으로서 오동작이 유발되는 것을 방지할 수 있게 한다. 패드(1) 후단에 연결된 제1 프리챠아지부(3)는 파워업 또는 파워전원 공급후 칩 인에이블 패드가 플로팅되는 것을 근본적으로 방지하는 역할을 한다. 프리챠아지부(3)는 전원(VCC) 투입과 동시에 저항역할을 하는 MOS 트랜지스터(M6)를 턴온시켜 노우드(D)를 H레벨 상태가 유지되게 프리챠아지 시킴으로서 패드(1)가 L레벨로 플로팅되는 것을 방지한다.
상기 노우드(D)의 H레벨 신호는 쉬미트 트리거(2)의 MOS 트랜지스터(M3), (M4)를 턴온시켜 MOS 트랜지스터(M5)가 턴 오프 상태가 유지하게 하여 인버터(I1)의 전단 노우드(C)는 L레벨 상태가 되어 결국 낸드게이트(ND) 및 버퍼용 인버터(I2), (I3)를 통하여 체인 인에이블 신호
Figure kpo00042
가 L레벨로 프리챠아지되게 한다.
쉬미트 트리거(2)의 MOS 트랜지스터(M1)에 게이트에 인가되는 스타트 업 신호
Figure kpo00043
와 인버터(I1)의 전단에 구성되는 제어회로(5)에 인가되는 스타트 업 신호
Figure kpo00044
는 종래의 제 2 도 회로와 같이 스타트 업 회로에서 초기전원 투입시 H레벨의 신호가 인가되어 체인 인에이블 신호
Figure kpo00045
가 L레벨로 유지시키는 역할을 한다. 그리고 아날로그 스위치를 통하여 전원(VCC)과 기록신호
Figure kpo00046
가 인가되는 낸드게이트(ND)의 일측은 제 1 도 및 제 2 도와 동일한 동작을 하게 구성되어 있다.
이와같이 본 발명은 전원 투입시 제 1, 제 2, 제 3프리챠아지 회로를 사용하여 체인 인에이블 신호
Figure kpo00047
가 L레벨로 프리챠아지 되게 하여 오동작을 방지시킬 수가 있는 것으로, 제1프리챠아지 회로(3)의 지연시간은 MOS 트랜지스터(M6)의 저항성분과 패드(1)의 캐패시턴스+로딩캐패시턴스의 곱이된다. 그리고 이값은 VCC=4V에서 15㎲가 되게 설정되는 것으로, 이 지연은 래치 업시 문제가 되는 높은 전원(VCC) 일수록 작게 되므로 래치 업 방지에 매우 유용하다.
이때, MOS 트랜지스터(M6)의 사이즈에 따른 지연시간은 표 1 과 같다.
[표 1]
Figure kpo00048
여기서,
Figure kpo00049
패드(1)의 커패시턴스는 3PF인 상태이다. 그리고 제 2 프리챠아지 회로(4) 및 제 3 프리챠아지 회로(6)의 MOS 트랜지스터(M7), (M8)의 사이즈는 전원(VCC)=6V, -5℃ 조건에서 전류 레벨이 수십 ㎂로 흐르도록하여 구동전류에 영향을 주지않도록 설정되어 있다. 따라서, 노우드(A), (B)의 로딩 캐패시턴스가 노우드(D)의 캐패시턴스보다 적으므로 초기전원 투입시나 전원 공급시 제 2 프리챠아지부(4) 및 제 3 프리챠아지부(6)가 먼저 동작되어 체인 인에이블 신호
Figure kpo00050
를 프리챠아지시키고 그후 제 1 프리챠아지부(3)가 동작되어 체인 인에이블 신호
Figure kpo00051
를 프리챠아지시킴으로서 체인 오동작을 배제할 수 있게 된다.
상기와 같이 동작되는 반도체 소자(DRAM)의
Figure kpo00052
입력 버퍼는 초기 전원 투입시나 전원공급시 오동작에 의하여
Figure kpo00053
체인 및
Figure kpo00054
체인이 동작되는 현상을 방지할 수 있게된다.
이상에서와 같이 본 발명은 로우 어드레스 버퍼에서 파워 업 또는 파워 전원 공급후에 칩 인에이블(
Figure kpo00055
) 패드의 플로팅 현상에 의한 오동작을 방지하기 위하여 칩 인에이블 버퍼에 플로팅 현상 방지용 제1프리챠아지부와 칩 인에이블 버퍼의 출력측 전단에 제2프리챠아지부를 구성하여 높은 전원(VCC)을 사용시에는 보다 빠르게 프리챠아지 되게하여 래치 업 현상이 방지할 수 있는 효과가 있는 것이다.

Claims (4)

  1. 체인 인에이블 신호(
    Figure kpo00056
    )가 인가되는 패드(1)와, 상기 패드(1)의 후단에 연결되고 스타트 업 신호
    Figure kpo00057
    를 사용하는 쉬미트 트리거(2)와, 스타트 업 신호를 사용하고 상기 쉬미트 트리거(2) 후단에 연결되는 제어부(5)와, 상기 제어부(5)의 후단에 낸드게이트(ND) 및 버퍼용 인버터(I1∼I3)가 연결되는 로우 어드레스 버퍼에 있어서, 칩 인에이블 버퍼의 입력축인 상기 패드(1) 및 쉬미트 트리거(2) 사이와, 칩 인에이블 버퍼의 출력측 버퍼용 인버터(I3)의 전단에 플로팅 현상 방지용 프리챠아지 수단이 포함되게한 파워 전원 공급시 체인 프리챠아지 회로.
  2. 제 1 항에 있어서, 칩 인에이블 버퍼의 입력측에 구성되는 프리챠아지 수단은, 체인회로 인에이블신호(
    Figure kpo00058
    )공급을 패드(1)와, 전원(VCC) 사이에 전류 레벨을 제한하는 저항 수단으로 제1프리챠아지부(3)를 구성시킨 파워 전원 공급시 체인 프리챠아지 회로.
  3. 제 1 항에 있어서, 칩 인에이블 버퍼의 출력측에 구성되는 프리챠아지 수단은, (
    Figure kpo00059
    ) 버퍼용 인버터(I3)의 입력단이 전원(VCC) 사이에 전류레벨을 제한하는 저항수단으로 제2프리챠아지 발생부(4)를 구성시킨 파워 전원 공급시 체인 프리챠아지 회로.
  4. 제 1 항에 있어서, 프리챠아지 수단에 낸드게이트(ND)의 일측에 저항 수단으로 구성된 제3프리챠아지부(3)가 더 포함되게 구성시킨 파워 전원 공급시 체인 프리챠아지 회로.
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