JPH0589673A - 半導体メモリー装置におけるワードラインの駆動回路 - Google Patents

半導体メモリー装置におけるワードラインの駆動回路

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JPH0589673A
JPH0589673A JP4054981A JP5498192A JPH0589673A JP H0589673 A JPH0589673 A JP H0589673A JP 4054981 A JP4054981 A JP 4054981A JP 5498192 A JP5498192 A JP 5498192A JP H0589673 A JPH0589673 A JP H0589673A
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Abstract

(57)【要約】 【目的】半導体メモリ装置のワードラインの駆動に用い
られるチャージポンプ回路の負荷の軽減や、メモリサイ
クルにおけるワードラインの急激な電圧変動を抑制でき
るワードラインの駆動方法及びその回路の提供。 【構成】メモリサイクルの終了時に、読出し／書込み用
のブースト電圧となっているワードライン４４の電圧を
リセット回路６０により一旦中間電圧（トランジスタ６
４のしきい電圧）まで降下させ、その後、ワードライン
４４に負電圧供給回路７０から負の電圧−ＶWLO を印加
するようにしてなる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリー装置にお
けるワードラインとビットラインとの間に接続されたセ
ルに貯蔵された情報をビットラインにアクセスするため
のワードラインの駆動回路に関するもので、特にダイナ
ミックランダムアクセスメモリー( ＤＲＡＭ) 装置にお
けるワードラインの駆動回路に関するものである。
【０００２】
【従来の技術】通常に、ＤＲＡＭは１アクセストランジ
スタと１ストレージキャパシターで構成されたメモリー
セルをもっており、上記トランジスタのゲートとソース
にはそれぞれワードラインと上記キャパシターが接続さ
れ、上記トランジスタのドレインにはビットラインが接
続される。上記メモリーセルの情報の貯蔵は上記トラン
ジスタをターンオンさせてビットライン上の電圧を上記
キャパシターに充電させることによって行なわれる。一
方、アクティブサイクル（読出し、または書こみサイク
ル）でない待機状態(stand-by state)においてはワード
ライン上の電圧は接地電圧でリセットされることによっ
て上記アクセストランジスタはターンオフ状態になるの
で、上記ストレージキャパシターに充電された電圧は維
持される。
【０００３】しかし、ＤＲＡＭのメモリー密度が増加す
るとトランジスタが占める面積を減少させるためにトラ
ンジスタのチャンネル長さと幅の縮小が起こる。そのよ
うなデザインルールの縮小、例えば数十メガＤＲＡＭの
製造はサブミクロンのデザインルールを要求するように
なり、これによってドレインのブレーキダウンの電圧問
題を解決するために使用する電源電圧も約３ボルト程度
の電源電圧に低下しなければならない。このようなデザ
インルールの縮小に因るより低い電源電圧の使用ととも
にトランジスタの短いチャンネルはゲートソース間の電
圧がしきい電圧以下であるときにも上記トランジスタの
ドレインソース間に電流が流れるサブしきい現象が発生
する。ですから、メモリーセルのキャパシターに充電さ
れた電圧はアクセストランジスタが待機状態でターンオ
フ状態にあるにもかかわらず、上記トランジスタのドレ
インソース通路を通じて放電される問題が発生され、リ
フレッシュもより迅速な時間内に行なわれなければなら
ない問題が発生される。このような問題を解決するため
の従来の技術としては米国特許番号第４，６１０，００
３号に開示されている。
【０００４】上記従来の技術を示した図１を参照すると
ストレージキャパシター２２と、このキャパシターとビ
ットライン２６との間にソースドレインが接続されたア
クセストランジスタ２４で構成されたメモリーセル２０
と、上記トランジスタ２４のゲートに接続されたワード
ライン２８と、読出し／書こみまたはリフレッシュ動作
時にスイッチングトランジスタ１４を通じて上記ワード
ライン２８を所定電圧にドライブするためのドライブ回
路１０と、上記ワードラインをドライブするとき、上記
ドライブ回路１０の出力に応答して上記スイッチングト
ランジスタ１４をターンオンさせるための制御回路１２
と、所定のパルス幅を有する矩形波のパルス列を発生す
る発振機３４と、上記発振機からのパルス列に応答して
陰の電圧を発生してキャパシター３２に充電するための
チャージポンプ回路３０と、上記チャージポンプ回路３
０の出力端と上記ワードライン２８との間にドレインソ
ース通路が接続され、ゲートが上記制御回路１２の出力
を反転するインバーター１６の出力に接続されたトラン
ジスタ１８で構成されたワードラインの駆動回路が開示
されている。図面中に図示されたトランジスタはすべて
ＮチャンネルＭＯＳトランジスタ(N channel MOS IG FE
T)であり、電源供給電圧Ｖｃは５ボルトである。
【０００５】図２は図１のメモリーセル２０内のトラン
ジスタ２４でワードライン２８を通じて供給される電圧
を示した図面であって、図１と関連して説明する。メモ
リーセル２０を指定するアドレス信号によってドライブ
回路１０が動作すると、上記ドライブ回路は接地状態で
Ｖｃの電圧と変わる。このＶｃの電圧によって制御回路
１２は活性化され、スイッチングトランジスタ１４をタ
ーンオンするためにＶｃ＋Ｖth以上の電圧を出力する。
この出力によって上記ドライブ回路１０の出力電圧Ｖｃ
はワードライン２８に供給され、これによってワードラ
イン２８はＶｃの電圧に充電され、アクセストランジス
タ２４をターンオンする。一方、トランジスタ１８は上
記制御回路１２の出力とインバーター１６に因ってター
ンオフ状態である。そのようになると、ストレージキャ
パシター２２は上記トランジスタ２４を通じてビットラ
イン２４に連結され、上記キャパシター２４に貯蔵され
た情報電圧を上記ビットライン２４に充電または放電す
る。その後に上記ドライブ回路１０がオフ状態となると
接地電圧を出力し、これによって制御回路１２は接地状
態の電圧を出力し、スイッチングトランジスタ１４はオ
フ状態となり、トランジスタ１８はオン状態となる。で
すから、キャパシター３２に充電された−３ボルトの陰
の電圧は上記トランジスタ１８を通じてワードライン２
８に充電され、その結果アクセストランジスタ２４はサ
ブしきい電流を防止するように深く遮断される。すなわ
ち、ストレージキャパシター２２がＶｃ（５ボルト）に
充電されているとき、ワードライン２８の陰の充電電圧
にトランジスタ２４のゲートソース間の電圧がこのトラ
ンジスタのしきい電圧よりずっと低いので、上記キャパ
シター２２の充電電圧の漏泄が防止される。
【０００６】しかし、このような従来の技術はワードラ
インの選択時にワードラインの電圧が−３ボルトのワー
ドラインの非選択電圧で５ボルトのワードラインの選択
電圧に急激に増加し、リード／ライト動作（メモリーサ
イクル動作）時にワードラインの電圧がブーストされた
電圧で−３ボルトに急激に減少するので、チャージポン
プ回路の負荷の負担が過大になる問題点がある。その上
に、そのようなワードラインの急激な電圧変動はワード
ラインに接続されたトランジスタの薄い絶縁ゲートの酸
化膜を破壊させることによってメモリー装置の破損を招
来しうる。また、そのような電圧変動は隣接のラインに
寄生容量を通じて伝達されることができるので、メモリ
ー装置の誤動作を招来しうる。また、高密度のＤＲＡＭ
の場合チャージポンプ回路の負荷が急激に増加するか
ら、発振機の電源電圧のバンプ(bump)現象はメモリー装
置の誤動作を招来しうる。
【０００７】
【発明が解決しようとする課題】したがって、本発明の
目的はチャージポンプ回路の負荷の負担を軽減するため
の高密度の半導体メモリー装置のワードラインの駆動回
路を提供することにある。本発明のまた他の目的は高密
度の半導体メモリー装置の誤動作を防止しうるワードラ
インの駆動回路を提供することにある。本発明のまた他
の目的は良好な信頼性を有する半導体メモリー装置のワ
ードラインの駆動回路を提供することにある。
【０００８】
【課題を解決するための手段及び作用】上記のような本
発明の目的を達成するために本発明は非メモリーサイク
ル中のワードラインを第１電圧レベルに維持し、メモリ
ーサイクル中の上記ワードラインを第２電圧レベルに維
持する半導体メモリー装置のワードラインの駆動方法に
おいて、上記メモリーサイクルの開始および終了中に少
なくとも一つで上記ワードラインを上記第１電圧レベル
と第２電圧レベルとの間の中間電圧レベルに駆動する方
式を特徴とする。
【０００９】また、本発明は多数のワードラインと、そ
れぞれのワードラインに接続された多数のメモリーセル
と、上記ワードラインと接続され、メモリーサイクル中
の入力アドレス信号に応答してワードラインを選択し、
上記ワードラインを第１電圧レベルで第２電圧レベルに
駆動するための行デコーダーおよび駆動回路と、上記ワ
ードラインに接続され、非メモリーサイクルで負電圧を
供給するための負電圧発生回路を有する高密度の半導体
メモリー装置において、メモリーサイクルの開始および
終了中に少なくともある一つで上記選択されたワードラ
インを上記第１電圧レベルと第２電圧レベルとの間の中
間電圧レベルに維持するリセット回路をもつことを特徴
とする。
【００１０】また、上記第２電圧レベルと上記中間電圧
レベルとの差の絶対値は上記第１電圧レベルと上記中間
電圧レベルとの差の絶対値よりもっと大きいのが望まし
いである。
【００１１】
【実施例】以下、本発明によってワードラインの駆動回
路の実施例が詳細に説明される。図３を参照すると、一
つのアクセストランジスタ５２と一つのストレージキャ
パシター５４で構成された一つのメモリーセル５０がワ
ードライン４４とビットライン４６との間の交叉点に接
続されている。上記キャパシター５４の一つの電極５６
は接地（Ｖｓｓ）または電源電圧Ｖｃｃまたは所定電圧
に接続されうる。図３で一つのメモリーセル５０のみが
説明の便宜のために図示されているが、ワードライン４
４と多数のビットラインの各交叉点にメモリーセルが接
続されている。ワードライン４４の一端は第１スイッチ
ングトランジスタ４２を通じてワードラインブースト回
路４０に接続されており、上記第１スイッチングトラン
ジスタ４２のゲートは上記ワードライン４４を選択する
ための行デコーダー（図示されていない）から供給され
るワードライン４４の選択信号ΦWSに接続される。上記
ワードラインブースト回路４０と第１スイッチングトラ
ンジスタ４２および行デコーダーで構成された部分は行
デコーダーおよび駆動回路であって、リード／ライト動
作（またはメモリーサイクル）時に行デコーダーからの
信号ΦWSによってターンオンされる第１スイッチングト
ランジスタ４２を通じてワードラインブースト回路４０
からのブースト電圧をワードライン４４に充電する作用
をする。この行デコーダーおよび駆動手段はIEEE Journ
al of Solid-state Circuits,SC-１６，Ｎｏ．５,page
４９３, （また、米国特許第４，６４９，５２３および
第４，７０４，７０６を見よう）１０月号の１９８１年
に公知されている。
【００１２】上記行デーコダーおよび駆動手段からブー
スト電圧がワードライン４４を充電することによって上
記ストレージキャパシター５４に貯蔵された情報電圧
（電源電圧Ｖｃｃ）をビットライン４６にまたはビット
ライン４６の書こみ情報電圧（電源電圧Ｖｃｃ）をスト
レージキャパシター５４でアクセストランジスタ５２の
しきい電圧の降下なしに充電することができることは既
に公知されている。
【００１３】上記ワードライン４４の他端には本発明の
特徴によりリード／ライト動作（またはメモリーサイク
ル）の完了時に上記ワードラインの充電電圧を第１電圧
レベルに放電するためのリセット回路６０が接続され
る。このリセット回路６０はワードライン４４と接地
（Ｖｓｓ）との間にリセットトランジスタ６２とトラン
ジスタ６４のドレインソース通路が直列に接続されてい
る。上記リセットトランジスタ６２のゲートはメモリー
サイクルの終了時に発生されるリセットクロックΦR に
連結され、トランジスタ６４は共通に接続されたゲート
とドレインをもつダイオード接続トランジスタである。
ですから、上記リセット回路６０はメモリーサイクルの
終了時に上記ワードライン４４上の電圧を上記ダイオー
ド接続トランジスタ６４のしきい電圧レベルまで上記リ
セットクロックΦR に応答して放電する。
【００１４】負電圧供給回路７０は上記ワードライン４
４に接続され、上記リセットクロックΦR に応答して上
記ワードライン４４のブースト電圧レベル（第２電圧レ
ベル）を上記第２電圧レベル以下の陰の第１電圧レベル
（−ＶWLO ）まで放電する。上記負電圧供給回路７０は
入力端子７１に所定周波数でパルスを発生する回路から
のパルス信号に応答して陰の電圧−ＶWLO を発生するチ
ャージポンプ回路７２と、上記リセットクロックΦR を
時間遅延した制御クロックΦSTを発生する遅延回路７４
と、上記制御クロックΦSTに応答して上記チャージポン
プ７２からの電圧−ＶWLO を上記ワードライン４４に連
結するための第２スイッチングトランジスタ７６で構成
される。上記遅延回路７４は上記リセットクロックΦR
を反転する第１インバーター７８および第２インバータ
ー８０を通じて第１および第２入力端子と接続されたＮ
ＯＲゲート８４と、上記第２入力端子と接地（Ｖｓｓ）
との間に接続されたキャパシター８２をもってある。
【００１５】図３に図示のトランジスタはすべてＮチャ
ンネルＭＯＳトランジスタである。
【００１６】以下、図４のタイミング図を参照して図３
に図示されたワードラインの駆動回路の動作を詳細に説
明する。メモリーサイクルの開始前にワードライン４４
は第１電圧レベルである−ＶWL O の放電状態にある。メ
モリーサイクルが開始される時間ｔ１で上記クロックΦ
R がハイ状態でロウ状態（Ｖｓｓ：接地）に変化後に時
間ｔ２で上記クロックΦSTはロウ状態に行き、これによ
って第２スイッチングトランジスタ７６はターンオフさ
れる。時間ｔ３で、リード／ライト動作を遂行するため
に信号ΦWSがロウ状態でハイ状態に変化する場合、上記
ワードライン４４は第１スイッチングトランジスタ４２
の導通によってワードラインブースト回路４０から第２
電圧レベルであるブースト電圧Ｖｃｃ＋ΔＶ（ΔＶはし
きい電圧以上の電圧である）に充電される。図面中の時
間ｔ４でブースト動作が始作されるが、本発明はそのよ
うな動作に限定されてしまうのではないことを留意しな
ければならない。上記ブーストされた電圧でメモリーセ
ル５０のストレージキャパシター５４からビットライン
４６の読出し動作とその後にアクティブリストア(activ
e restore)動作後、またはビットライン４６から上記ス
トレージキャパシター５４に書こみ動作後、上記第１ス
イッチングトランジスタ４２はクロックΦWSによってタ
ーンオフされる（メモリーサイクルの終了時間ｔ５）、
時間ｔ５またはｔ６でリセットクロックΦR はロウでハ
イとなり、これによってリセットトランジスタ（６２）
はターンオンし、上記ワードライン４４のブースト電圧
レベルはダイオード接続トランジスタ６４のしきい電圧
レベルで放電する。その後に上記リセットクロックΦR
を遅延回路７４を通じて時間遅延させたクロックΦSTが
ロウでハイに行くと（時間ｔ８）トランジスタ７６の導
通に因ってワードライン４４上の中間電圧レベル（Ｖｔ
ｈ）はチャージポンプ回路７２に放電し、上記ワードラ
イン４４の電圧レベルは陰の第１電圧レベル（−
ＶWLO ）に行く。その後に時間ｔ９で上記クロックΦR
はロウに行き、時間ｔ１０でクロックΦSTがロウに行
く。時間間隔ｔ８とｔ９との間でリセットトランジスタ
６２および第２スイッチングトランジスタ７６の導通は
チャージポンプ回路７２の負荷の負担を軽減する効果を
もつ。しかし、本発明の特徴はメモリーサイクルの完了
時にワードラインの電圧を２段階に放電させることによ
って負電圧発生回路の負荷の負担を減少させるので、リ
セットトランジスタ６２のターンオフ後、第２スイッチ
ングトランジスタ７６がターンオンされるようにリセッ
トクロックΦR と制御クロックΦSTのタイミングを調節
することもできる。また、ｔ７とｔ８との間の時間は５
−１０μｓｅｃ程度であり、この短い時間においてもス
トレージキャパシター５４から情報電圧（特に論理
“１”である５ボルト充電電圧）の漏泄防止は上記第２
電圧レベル（ブースト電圧）と中間電圧レベル（Ｖｔ
ｈ）の差の絶対値が第１電圧レベル（−ＶWLO ）と中間
電圧レベルの差の絶対値よりもっと大きいにすることに
よって効果的に行なわれる。
【００１７】図５は本発明によるワードラインの駆動回
路のまた他の実施例を示している。図面中のトランジス
タはすべてＮチャンネルＭＯＳトランジスタであり、図
３に図示された同一の構成要所は同一の参照番号を示し
ている。負電圧発生機１００は図３と関連して前述の発
振機とチャージポンプ回路７２で構成された部分であ
り、陰の電圧−ＶWLO を発生する。行デコーダー９０は
通常のＮＯＲ型のデコーダーであって、デコーダーエネ
イブル信号ΦRDEの供給を受けるゲートと、電源供給電
圧（Ｖｃｃ）とライン１０２との間に接続されたドレイ
ンソース通路をもつトランジスタ９２と、上記ライン１
０２と接地との間に並列に接続されたドレイン−ソース
通路とアドレス信号と接続されたゲートを有するトラン
ジスタ９４〜９８で構成されている。ライン１０２とノ
ード１１４との間にはトランジスタ１０４がライン１０
２上の電圧を上記ノード１１４に伝達するために接続さ
れている。上記トランジスタ１０４のゲートには電源電
圧Ｖｃｃが印加されるが、タイミングクロック信号が印
加されることもできる。上記ノード１１４は第１スイッ
チングトランジスタ４２のゲートおよびブーストキャパ
シター１０６の一つの電極に接続され、上記キャパシタ
ー１０６の他の電極と上記トランジスタ４２のソースは
ワードライン４４に接続される。上記ワードライン４４
と接地との間には第１および第２リセットクロックΦR1
とΦR2との制御下に上記ワードライン４４上の電圧を接
地に連結するための第１および第２リセットトランジス
タ１０８、１１０が接続されている。上記ワードライン
４４と負電圧発生機１００との間にある第２スイッチン
グトランジスタ７６は制御クロックΦN の制御下に負電
圧発生機１００からの負電圧（陰電圧）を上記ワードラ
イン４４に連結する。また、ワードライン４４とビット
ライン４６の交叉点に前述のメモリーセル５０が接続さ
れている。
【００１８】図６を参照すると、ＤＲＡＭ装置は外部端
子に入力される行アドレスストローブ信号をバッファー
回路を通じて内部の行アドレスストローブ信号の反転Ｒ
ＡＳ信号と変換する。メモリーサイクル（すなわち、メ
モリーのリードまたはライト動作期間）で上記行アドレ
スストローブ信号反転ＲＡＳはロウ状態を維持する。で
すから、上記信号反転ＲＡＳがハイレベル（Ｖｃｃ）で
ロウレベル（接地）に行くと、メモリーサイクルが開始
される。上記信号反転ＲＡＳのハイレベルでロウレベル
の遷移は図７Ａに図示の遷移検出器１４０によって検出
され、その結果第１リセットクロックΦR1が上記検出器
１４０から得られる。遷移検出器１４０は２入力端子を
もつＮＯＲゲート１２０と、入力信号を反転し、遅延す
るための多数のインバーターで構成された遅延回路１２
２で構成され、ＮＯＲゲート１２０の一つの入力端子は
入力信号と接続され、他の入力端子は上記遅延回路の出
力と連結される。第１リセットクロックΦR1の検出パル
ス１４２のパルス幅は上記遅延回路１２２を構成するイ
ンバーターの個数により調整される。一方、メモリーサ
イクルの終了時に上記信号反転ＲＡＳはロウレベルでハ
イレベルに遷移する。この遷移は図７Ｂに図示の第２遷
移検出器１５０によって検出され、その結果第２リセッ
トクロックΦR2が得られる。上記検出器１５０は２入力
端子ＮＡＮＤゲート１３０と、入力信号を反転し、遅延
するための第２遅延回路１３２と、上記ＮＡＮＤゲート
１３０の出力端子に接続されたインバーター１３４で構
成される。上記第２リセットクロックΦR2の検出パルス
１５２のパルス幅は上記第２遅延回路１３２を構成する
インバーターの個数で調整される。
【００１９】外部の行アドレスストローブ信号がロウレ
ベルに行く前に、行アドレス信号は外部アドレス入力端
子に供給されている。内部の行アドレススロトーブ信号
反転ＲＡＳがロウレベルに行くとき、図示されていない
行アドレスバッファーは上記外部のアドレス入力端子か
ら行アドレス信号を受信する。また、行アドレスバッフ
ァーは図示されていない行アドレスラッチをもってお
り、上記信号反転ＲＡＳがロウに行くとき、図示されて
いない内部のクロック発生回路によって発生された制御
信号に上記受信された行アドレス信号を上記行アドレス
ラッチにラッチする。その後に上記内部のクロック発生
機回路は上記信号反転ＲＡＳを時間遅延させて発生され
る図６に図示された行デコーダーエネイブル信号ΦRDE
を発生する。行デコーダー９０は上記行アドレスラッチ
（図示されていない）から供給される行アドレス信号ａ
0 （または反転ａ0）−ａi （または反転ａi ）と上記
エネイブル信号ΦRDE によってデコーディング動作を開
始する。
【００２０】以下、図５のワードラインの駆動回路の動
作を図６のタイミング図を参照して詳細に説明する。行
アドレスストローブ信号反転ＲＡＳがハイ状態（非メモ
リーサイクル）にいるとき、ＤＡＲＭの動作に必要なプ
リチャージ動作が行なわれる。ですから、ビットライン
４６は所定電圧（例えば、１／２ＶｃｃまたはＶｃｃ
等）でプリチャージされる。このとき、ワードライン４
４は後述のように陰の電圧−ＶWLO の放電状態を維持す
る。上記信号反転ＲＡＳがロウに行くと（メモリーサイ
クルの開始）第１リセットクロックΦR1が発生され、パ
ルス１４２によって第１リセットトランジスタ１０８は
ターンオンされる。ですから、ワードライン４４は陰の
電圧−ＶWLO で接地に充電される。その後に行デコーダ
ーエネイブル信号ΦRDE によって行デコーダー９０が入
力する行アドレス信号ａ0 （または反転ａ0 ）−ａ
i （または反転ａi ）をデコーディングする動作を開始
する。上記行アドレス信号がワードライン４４を指定す
ることであるとしたら、トランジスタ９４〜９８はすべ
てターンオフされ、ライン１０２はＶｃｃハイレベルに
チャージされる。ライン１０２のハイレベルはトランジ
スタ１０４を通じてノード１１４に伝達され、第１スイ
ッチングトランジスタ４２をターンオンする。その結果
ワードライン４４は図３と関連して前述のようにワード
ラインブースト回路４０からのブーストされた電圧に充
電される。ですから、メモリーサイクル中の上記ワード
ライン４４のアクセスは中間電圧レベルである接地電圧
状態を通じて第１電圧レベルである陰の電圧−ＶWLO 状
態から第２電圧レベルであるブースト電圧状態に行くス
テップバイステップ(step-by-step)動作で行なわれるの
で、ワードラインに接続されたトランジスタを特にメモ
リーセルのアクセストランジスタのゲート酸化膜の絶縁
破壊を防止することができ、急激なワードラインの充電
に因る隣接ラインにのカップリング信号による誤動作を
防止しうる。
【００２１】メモリーセル５０のアクセス動作は図３と
関連して既に説明された。
【００２２】メモリーサイクルの終了時、上記信号反転
ＲＡＳはハイに行き、これによって第２リセットクロッ
クΦR2が発生される。このクロックΦR2のパルス１５２
で第２リセットトランジスタ１１０の導通は上記ワード
ライン４４のブースト電圧を接地に放電させる。上記ワ
ードライン４４が接地に放電された後に、上記第２リセ
ットクロックΦR2を時間遅延させた制御クロックΦN に
よって第２スイッチングトランジスタ７６がターンオン
され、これによってワードライン４４は陰の電圧−Ｖ
WLO に放電される。本実施例で制御クロックΦN は第２
リセットクロックΦR2の時間遅延信号であるが、本発明
はそのような方式のみに制限されるのではないことを留
意しなければならない。
【００２３】本発明の実施例はメモリーサイクル中のワ
ードラインの駆動動作と関連して説明したが、これに局
限されるのではないことに留意しなければならない。例
えば、内部リフレッシュ回路を有するＤＲＡＭにおいて
は反転ＲＡＳ信号がハイ状態であるとき、外部ＣＰＵか
ら供給されるリフレッシュ制御信号（例えば、反転ＲＦ
ＳＨ）の制御下にまたはそのような信号なしに自動リフ
レッシュが行なわれる（米国特許第４，６８８，１９６
号および第４，６３６，９８９号を見よう）そのような
場合内部リフレッシュ回路は反転ＲＡＳのハイ状態でリ
フレッシュ制御信号とアドレス信号を連続的に発生す
る。このリフレッシュ制御信号とアドレス信号を使用し
て本発明の２ステップワードラインの駆動特徴が行なわ
れることができる。本実施例で上記第２電圧レベル（ブ
ースト電圧）と上記中間電圧レベル（接地）との差の絶
対値が中間電圧レベルと第１電圧レベルとの差の絶対値
よりもっと大いにするのがストレージキャパシターの論
理“１”保有電圧の漏泄を防止するのに効果的であり、
中間電圧レベルの維持時間を短い時間にするのが望まし
いである。
【００２４】
【発明の効果】上述のように、本発明は２ステップワー
ドラインの駆動方式を使用することによって負電圧発生
機の負荷の負担を減少することができ、前述の各種の利
点を達成することができる。また、本発明の実施例はＮ
チャンネルＭＯＳトランジスタを使用して説明してきた
が、ＰチャンネルＭＯＳトランジスタが使用されること
もできる。そのような場合Ｐチャンネルトランジスタを
ターンオンするために接地電圧（０Ｖ）とＰチャンネル
トランジスタをターンオフするために陽の電圧（＋Ｖｃ
ｃ）が使用される。
【図面の簡単な説明】
【図１】従来のワードラインの駆動回路図。
【図２】図１のワードラインの電圧タイミング図。
【図３】本発明によるワードラインの駆動回路の一実施
例図。
【図４】図３で使用する信号によるワードラインの電圧
波形図。
【図５】本発明によるワードラインの駆動回路のまた他
の実施例図。
【図６】図５に使用する信号によるワードラインの電圧
波形図。
【図７】図６の反転ＲＡＳ信号の遷移を検出する回路
図。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年６月１２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 半導体メモリ装置におけるワードライ
ンの駆動方法及びそれに用いられるワードライン駆動回
路
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置にお
いて、メモリセルをビットラインに接続する際のワード
ライン駆動方法とその回路に関するもので、特にダイナ
ミックランダムアクセスメモリ（ＤＲＡＭ）におけるワ
ードライン駆動方法とその回路に適した発明である。
【０００２】
【従来の技術】一般に、ＤＲＡＭは１トランジスタと１
キャパシタとで構成されたメモリセルをもっており、こ
のトランジスタのゲートにはワードラインが、ソースに
はキャパシタが、そしてドレインにはビットラインがそ
れぞれ接続される。このようなメモリセルにおける情報
の記憶は、トランジスタをターンオンさせ、ビットライ
ン上の電圧をキャパシタに充電することによって行なわ
れる。一方、メモリサイクル（読出し又は書込みサイク
ル）以外の待機状態においては、ワードライン上の電圧
を接地電圧にリセットすることによってトランジスタが
ターンオフ状態となるので、キャパシタに充電された電
圧は維持される。
【０００３】このようなＤＲＡＭにおいては、高集積化
に伴ってトランジスタの占有面積が減少するため、トラ
ンジスタのチャネル長、チャネル幅を縮小しなければな
らない。例えば数十メガビットＤＲＡＭの製造にはサブ
ミクロン級のデザインルールが要求される。このデザイ
ンルールの縮小によるトランジスタのドレインのブレー
クダウン電圧の問題解決のために、使用する電圧も３ボ
ルト程度にする必要がある。また、デザインルールの縮
小によるトランジスタのチャネル長の短縮によって、ゲ
ート−ソース間の電圧がしきい電圧以下でもドレイン−
ソース間にサブスレッショールド電流が流れる、いわゆ
る短チャネル効果が発生する。そのため、メモリセルの
キャパシタに充電された電圧は、アクセストランジスタ
が待機状態でターンオフしているにもかかわらず、トラ
ンジスタのドレイン−ソースを通して放電されてしまう
ので、リフレッシュを迅速に短時間で行われなければな
らない問題が生じる。以上のような問題を解決するため
に、従来では、米国特許番号第４，６１０，００３号に
開示されたような技術が提案されている。
【０００４】図１にこのような従来の技術を示す。同図
には、キャパシタ２２、及びキャパシタ２２とビットラ
イン２６との間にソース−ドレインが接続されたトラン
ジスタ２４とからなるメモリセル２０と、トランジスタ
２４のドレインが接続されたビットライン２６と、トラ
ンジスタ２４のゲートが接続されたワードライン２８
と、このワードライン２８を駆動するワードライン駆動
回路とを示す。ワードライン駆動回路は、読出し／書込
み又はリフレッシュ（入出力と無関係な読出し書込み連
続動作）時にスイッチングトランジスタ１４を介してワ
ードライン２８を所定電圧へ駆動するための駆動回路１
０と、ワードライン２８の駆動の際、駆動回路１０の出
力に応答してスイッチングトランジスタ１４をターンオ
ンさせる制御回路１２と、所定のパルス幅を有する矩形
波のパルスを発生する発振器３４と、発振器３４からの
パルスに応答して負の電圧を発生し、キャパシタ３２を
充電するためのチャージポンプ回路３０と、チャージポ
ンプ回路３０の出力端とワードライン２８との間にドレ
イン−ソースが接続され、ゲートが制御回路１２の出力
を反転するインバータ１６の出力端に接続されたトラン
ジスタ１８と、から構成されている。尚、図中のトラン
ジスタはすべてＮチャネルＭＯＳトランジスタ(N chann
el MOS IG FET)であり、供給電源電圧Ｖｃは５ボルトで
ある。
【０００５】図２は、図１のメモリセル２０内のトラン
ジスタ２４に、ワードライン２８を通じて供給される電
圧を示しており、図１と関連させて説明する。メモリセ
ル２０を指定するアドレス信号によって駆動回路１０が
作動すると、駆動回路１０の出力は接地電圧の状態から
Ｖｃへ変化する。この電圧Ｖｃによって制御回路１２が
活性化し、スイッチングトランジスタ１４をターンオン
させるようにＶｃ＋Ｖth14（Ｖth14はスイッチングトラ
ンジスタ１４のしきい電圧）以上の電圧を発生する。こ
れにより、駆動回路１０の出力電圧Ｖｃがワードライン
２８に供給され、したがってワードライン２８の電圧は
Ｖｃとなり、アクセストランジスタ２４がターンオンす
る。一方、トランジスタ１８は、制御回路１２の出力を
インバータ１６によって反転させるのでターンオフの状
態である。このようになると、キャパシタ２２はトラン
ジスタ２４を介してビットライン２６に連結され、記憶
している情報をビットライン２６に出力する。
【０００６】その後、駆動回路１０がターンオフして接
地電圧を出力すると、これにしたがって制御回路１２が
接地電圧を発生するので、スイッチングトランジスタ１
４はターンオフし、そしてトランジスタ１８はターンオ
ンする。すると、キャパシタ３２に充電された−３ボル
トの負の電圧が、トランジスタ１８を介してワードライ
ン２８に伝送される。その結果、トランジスタ２４はサ
ブスレッショールド電流を防止すべく十分に遮断され
る。すなわち、キャパシタ２２がＶｃ（５ボルト）に充
電されている場合、ワードライン２８が負の電圧をもつ
ことにより、トランジスタ２４のゲート−ソース間の電
圧はそのしきい電圧よりはるかに低くなるので、キャパ
シタ２２の充電電荷の漏洩が防止される。
【０００７】しかし、このような従来の技術では、読出
し／書込み動作（メモリサイクル）開始に伴うワードラ
イン選択時にワードラインの電圧は−３ボルトの非選択
電圧から５ボルトの選択電圧に急激に増加することにな
るので、チャージポンプ回路の負荷が大きいという問題
点がある。また、この急激な電圧変動は隣接したライン
に寄生容量により伝達され得るので、メモリ装置の誤動
作を招くおそれもある。さらに、高集積度のＤＲＡＭの
場合、チャージポンプ回路の負荷が急激に増加すること
による発振器の電源電圧のバンプ(bump)現象が原因とな
ってメモリ装置が誤動作してしまうという問題もある。
【０００８】
【発明が解決しようとする課題】したがって本発明は、
半導体メモリ装置におけるチャージポンプ回路の負荷を
軽減できるようなワードラインの駆動方法とその回路を
提供することを目的とする。また、ワードラインの急激
な電圧変動を抑制できるようなワードラインの駆動方法
とその回路の提供を目的とする。さらに、信頼性の高い
半導体メモリ装置のワードライン駆動回路を提供するこ
とを目的とする。
【０００９】
【課題を解決するための手段及び作用】以上のような目
的を達成するために本発明は、非メモリサイクルにおい
てワードラインを第１電圧波に維持し、メモリサイクル
においてワードラインを第２電圧波に維持するように構
成された半導体メモリ装置のワードラインの駆動方法に
おいて、メモリサイクルの開始及び／又は終了時に少な
くとも一度、ワードラインを第１電圧波と第２電圧波と
の間の中間電圧を有する湾曲点に駆動することを特徴と
する。
【００１０】また、このようなワードラインの駆動方法
に用いられる本発明によるワードライン駆動回路は、多
数のワードラインと、各ワードラインに接続された多数
のメモリセルとを備えた半導体メモリ装置におけるワー
ドライン駆動回路であって、ワードラインに接続され、
メモリサイクルで入力されるアドレス信号に応答してワ
ードラインを選択し、ワードラインを第１電圧波から第
２電圧波に駆動するための行デコーダ及び駆動手段と、
ワードラインに接続され、非メモリサイクルで負の電圧
を供給するための負電圧供給回路とを有するワードライ
ン駆動回路において、メモリサイクルの開始及び／又は
終了時に少なくとも一度、選択されたワードラインを第
１電圧波と第２電圧波との間の中間電圧に維持するリセ
ット回路を備えたことを特徴とする。
【００１１】このようなワードラインの駆動方法及びそ
れに用いられるワードライン駆動回路においては、メモ
リセルのキャパシタに記憶された情報の漏洩をより完全
に防止するために、第２電圧波と中間電圧との差の絶対
値が、第１電圧波と中間電圧との差の絶対値より大きく
なるようにするのが望ましい。
【００１２】
【実施例】以下、本発明によるワードライン駆動回路の
実施例を図面を参照して詳細に説明する。図３を参照す
ると分かるように、１個のトランジスタ５２と１個のキ
ャパシタ５４とから構成されたメモリセル５０が、ワー
ドライン４４とビットライン４６とが交叉する部分に接
続されている。キャパシタ５４の一方の電極５６は接地
電圧Ｖｓｓ、電源電圧Ｖｃｃ、又は所定電圧に接続され
る。尚、図３には、説明の便宜上１個のメモリセル５０
のみが図示されているが、ワードライン４４と多数のビ
ットラインとが交叉する部分にそれぞれメモリセルが接
続されているのはいうまでもない。ワードライン４４の
一端は第１スイッチングトランジスタ４２を介してワー
ドラインブースト回路４０に接続されており、そして第
１スイッチングトランジスタ４２のゲートは、ワードラ
インを選択する行デコーダ（図示せず）から供給される
ワードライン選択信号φWSに接続されている。ワードラ
インブースト回路４０、第１スイッチングトランジスタ
４２、及び行デコーダで行デコーダ及び駆動手段が構成
され、読出し／書込み動作（メモリサイクル）時に、行
デコーダからの信号φWSによってターンオンした第１ス
イッチングトランジスタ４２を介して、ワードラインブ
ースト回路４０から出力されるブースト電圧がワードラ
イン４４に印加される。この行デコーダ及び駆動手段は
１９８１年１０月号のIEEE Journal of Solid-state Ci
rcuits,SC-１６，Ｎｏ．５,page ４９３（又は米国特許
第４，６４９，５２３、第４，７０４，７０６参照）に
より公知のものである。
【００１３】上記の行デコーダ及び駆動手段からブース
ト電圧がワードライン４４に印加されることによって、
キャパシタ５４に記憶された情報（電圧Ｖｃｃ）をビッ
トライン４６に読出す、又はビットライン４６上の情報
（電圧Ｖｃｃ）をキャパシタ５４に書込む際に、トラン
ジスタ５２のしきい電圧による電圧降下の影響を受けず
にすむことは良く知られている。
【００１４】ワードライン４４の他端には、本発明の特
徴であるところの、読出し／書込み動作（メモリサイク
ル）の終了時にワードラインの電圧を中間電圧まで降下
させるためのリセット回路６０が接続されている。この
リセット回路６０は、ワードライン４４とＶｓｓとの間
にリセットトランジスタ６２とトランジスタ６４のドレ
イン−ソースを直列に接続して構成されている。リセッ
トトランジスタ６２のゲートはメモリサイクルの終了時
に発生されるリセットクロックφR に接続されており、
そしてトランジスタ６４はゲートとドレインを共通に接
続したダイオード接続トランジスタである。したがっ
て、リセット回路６０は、メモリサイクルの終了時にワ
ードライン４４上の電圧を、中間電圧すなわちトランジ
スタ６４のしきい電圧までリセットクロックφR に応答
して降下させる。
【００１５】負電圧供給回路７０は、ワードライン４４
に接続されており、リセットクロックφR に応答して上
記のように降下されたワードライン４４の電圧をそれ以
下の負の電圧−ＶWLO まで降下させる。この負電圧供給
回路７０は、例えば図１の発振器３４で発生されるよう
な所定周波数のパルス信号を入力端子７１で受け、これ
に応答して−ＶWLO を発生するチャージポンプ回路７２
と、リセットクロックφR を遅延させて制御クロックφ
STを発生する遅延回路７４と、制御クロックφSTに応答
して、チャージポンプ回路７２で発生された−ＶWLO を
ワードライン４４に印加するための第２スイッチングト
ランジスタ７６と、から構成されている。遅延回路７４
は、リセットクロックφR を反転する第１インバータ７
８及び第２インバータ８０と、第１、第２入力端子が第
１インバータ７８、第２インバータ８０にそれぞれ接続
されたＮＯＲゲート８４と、ＮＯＲゲート８４の第２入
力端子とＶｓｓとの間に接続されたキャパシタ８２と、
から構成されている。
【００１６】尚、図３に示すトランジスタはすべてＮチ
ャネルＭＯＳトランジスタである。
【００１７】以下、図４のタイミング図を参照して図３
に示したワードライン駆動回路の動作を詳細に説明す
る。メモリサイクルの開始前、ワードライン４４の電圧
（ＶWD）は−ＶWLO の第１電圧波の状態にある。メモリ
サイクルの開始時点ｔ１でリセットクロックφR が“ハ
イ”から“ロウ”（Ｖｓｓ）に変化した後、時点ｔ２で
制御クロックφSTが“ロウ”となり、これによって第２
スイッチングトランジスタ７６がターンオフする。
【００１８】時点ｔ３で読出し／書込み動作を遂行する
ために信号φWSが“ロウ”から“ハイ”に変化すると第
１スイッチングトランジスタ４２がターンオンし、これ
によりワードラインブースト回路４０からワードライン
４４に第２電圧波が印加される。すなわち、時点ｔ３で
まずＶｃｃが印加され、その後、時点ｔ４でブースト電
圧Ｖｃｃ＋ΔＶ（ΔＶはしきい電圧以上の電圧である）
が印加される。このように図中の時点ｔ４でブースト動
作が開始されるが、本発明はそのような動作に限定され
るわけではないことに留意しなければならない。
【００１９】このブースト電圧Ｖｃｃ＋ΔＶによるメモ
リセル５０のキャパシタ５４からビットライン４６への
読出し動作及びその後のアクティブリストア(active re
store)動作後、又はビットライン４６からキャパシタ５
４への書込み動作後、第１スイッチングトランジスタ４
２は信号φWSによってターンオフする（メモリサイクル
の終了時点ｔ５）。
【００２０】時点ｔ５又はｔ６でリセットクロックφR
は“ロウ”から“ハイ”へ変化し、これによりリセット
トランジスタ６２がターンオンするので、ワードライン
４４の電圧はトランジスタ６４のしきい電圧Ｖｔｈ（中
間電圧）まで降下する。
【００２１】その後、リセットクロックφR を遅延回路
７４により遅延させて得る制御クロックφSTが“ロウ”
から“ハイ”に変化すると（時点ｔ８）、トランジスタ
７６がターンオンし、これによってワードライン４４上
の中間電圧Ｖｔｈはチャージポンプ回路７２へ放電さ
れ、そしてワードライン４４の電圧は−ＶWLO まで降下
する。
【００２２】そして、時点ｔ９でリセットクロックφR
は“ロウ”となり、時点ｔ１０で制御クロックφSTも
“ロウ”となる。
【００２３】上記の実施例において、時点ｔ８とｔ９と
の間におけるリセットトランジスタ６２及び第２スイッ
チングトランジスタ７６の両方の導通状態は、チャージ
ポンプ回路７２の負荷を軽減させる効果をもつが、本発
明の特徴は、メモリサイクルの終了時にワードラインの
電圧を２段階に降下させることによって負電圧供給回路
の負荷を軽減させることにあるので、リセットトランジ
スタ６２がターンオフした後に第２スイッチングトラン
ジスタ７６がターンオンするようにリセットクロックφ
R 及び制御クロックφSTのタイミングを調節してもよ
い。また、時点ｔ７からｔ８までの時間は５〜１０μｓ
ｅｃ程度であるので、この短い時間において、第１電圧
波と中間電圧との差の絶対値より第２電圧波と中間電圧
との差の絶対値の方を大きくすることで、効果的にキャ
パシタ５４の情報（特に論理“１”である５ボルトの充
電電圧）の漏洩を防止することができる。
【００２４】図５は本発明によるワードライン駆動回路
の別の実施例を示している。尚、図中のトランジスタは
すべてＮチャネルＭＯＳトランジスタであり、図３の実
施例と同じ構成要素には同じ符号を付し、重複する説明
は省略する。負電圧発生器１００は、前述の発振器及び
図３に示したチャージポンプ回路７２から構成され、負
の電圧−ＶWLO を発生する。行デコーダ９０は通常のＮ
ＯＲ形のデコーダであって、ゲートにデコーダエネイブ
ル信号φRDE が供給され、Ｖｃｃとライン１０２との間
にドレイン−ソースが接続されたトランジスタ９２と、
各ドレイン−ソースがライン１０２とＶｓｓとの間に並
列に接続され、ゲートにアドレス信号が供給されるトラ
ンジスタ９４〜９８とから構成されている。ライン１０
２とノード１１４との間にはトランジスタ１０４がライ
ン１０２上の電圧をノード１１４に伝達するために接続
されている。このトランジスタ１０４のゲートにはＶｃ
ｃが印加されているが、タイミングクロック信号を印加
することもできる。ノード１１４には第１スイッチング
トランジスタ４２のゲート及びブーストキャパシタ１０
６の一方の電極が接続され、そしてブーストキャパシタ
１０６の他方の電極とトランジスタ４２のソースはワー
ドライン４４に接続されている。ワードライン４４とＶ
ｓｓとの間に、第１、第２リセットクロックφR1、φR2
に応じてワードライン４４をＶｓｓにするための第１、
第２リセットトランジスタ１０８、１１０が接続されて
いる。ワードライン４４と負電圧発生器１００との間に
ある第２スイッチングトランジスタ７６は、制御クロッ
クφN に応じて負電圧発生器１００からの負の電圧をワ
ードライン４４に印加する。また、ワードライン４４と
ビットライン４６とが交叉する部分に前述のメモリセル
５０が接続されている。
【００２５】図６は図５に示す回路の波形図である。Ｄ
ＲＡＭでは外部から入力される行アドレスストローブ信
号をバッファ回路を介して内部用の行アドレスストロー
ブ信号反転ＲＡＳに変換する。この反転ＲＡＳはメモリ
サイクル（メモリの読出し又は書込み動作）において
“ロウ”を維持する。すなわち、反転ＲＡＳが“ハイ”
（Ｖｃｃ）から“ロウ”（Ｖｓｓ）になるときメモリサ
イクルが開始される。この反転ＲＡＳの“ハイ”から
“ロウ”への遷移は図７Ａに示す第１遷移検出器１４０
によって検知され、その結果、第１リセットクロックφ
R1が第１遷移検出器１４０から得られる。このような第
１遷移検出器１４０は、２入力端子をもつＮＯＲゲート
１２０と、入力信号を反転して遅延するための奇数個の
インバータよりなる遅延回路１２２とから構成されてお
り、ＮＯＲゲート１２０の一方の入力端子は入力信号に
接続され、他方の入力端子は遅延回路１２２の出力に接
続されている。第１リセットクロックφR1の検出パルス
１４２（図６）のパルス幅は遅延回路１２２を構成する
インバータの個数により調整できる。
【００２６】一方、メモリサイクルの終了時には、反転
ＲＡＳは“ロウ”から“ハイ”に遷移する。この遷移は
図７Ｂに示す第２遷移検出器１５０によって検知され、
その結果、第２リセットクロックφR2が得られる。この
第２遷移検出器１５０は２入力端子をもつＮＡＮＤゲー
ト１３０と、入力信号を反転して遅延するための遅延回
路１３２と、ＮＡＮＤゲート１３０の出力端子に接続さ
れたインバータ１３４とから構成されている。第２リセ
ットクロックφR2の検出パルス１５２（図６）のパルス
幅は遅延回路１３２を構成するインバータの個数で調整
できる。
【００２７】外部からの行アドレスストローブ信号が
“ロウ”になる前、行アドレス信号は外部アドレス入力
端子に供給されている。内部の行アドレススロトーブ信
号反転ＲＡＳが“ロウ”になるとき、行アドレスバッフ
ァ（図示せず）は外部アドレス入力端子より行アドレス
信号を受信する。行アドレスバッファは行アドレスラッ
チ（図示せず）をもっており、反転ＲＡＳが“ロウ”に
なるとき、図示せぬ内部のクロック発生回路により発生
された制御信号によって、受信した行アドレス信号を行
アドレスラッチにラッチする。その後、前記のクロック
発生回路は、反転ＲＡＳを遅延させることによって図６
に示す行デコーダエネイブル信号φRDE を発生する。行
デコーダ９０は、前記の行アドレスラッチから供給され
る行アドレス信号ａ0 （又は反転ａ0 ）〜ａi （又は反
転ａi ）及び信号φRDE によってデコーディングを開始
する。
【００２８】以下、図５のワードライン駆動回路の動作
を図６のタイミング図を参照して詳細に説明する。反転
ＲＡＳが“ハイ”（非メモリサイクル）にあるとき、Ｄ
ＡＲＭの動作に必要なプリチャージが行なわれる。した
がって、ビットライン４６は所定電圧（例えばＶｃｃ／
２又はＶｃｃ等）にプリチャージされる。このとき、ワ
ードライン４４は後述のように負の電圧−ＶWLO （第１
電圧波）を維持している。
【００２９】反転ＲＡＳが“ロウ”になると（メモリサ
イクルの開始）第１リセットクロックφR1が発生され、
パルス１４２によって第１リセットトランジスタ１０８
がターンオンする。その結果、ワードライン４４の電圧
（ＶWD）は−ＶWLO からＶｓｓに上昇する。
【００３０】その後、行デコーダ９０は信号φRDE によ
って行アドレス信号ａ0 （又は反転ａ0 ）〜ａi （又は
反転ａi ）のデコーディングを開始する。この行アドレ
ス信号がワードライン４４を指定するものであれば、ト
ランジスタ９４〜９８はすべてターンオフし、ライン１
０２には“ハイ”であるＶｃｃが印加される。このライ
ン１０２の“ハイ”はトランジスタ１０４を介してノー
ド１１４に伝達され、したがって第１スイッチングトラ
ンジスタ４２がターンオンする。その結果、ワードライ
ン４４に、図３の実施例と同様にしてワードラインブー
スト回路４０からブースト電圧が印加される。
【００３１】以上のように、メモリサイクル中のワード
ライン４４へのアクセスは、第１電圧波から一旦中間電
圧を維持した後に第２電圧波となるステップバイステッ
プ(step-by-step)で行なわれるので、チャージポンプ回
路の負荷が軽減されるほか、急激なワードラインの充電
に起因する隣接したワードラインへのカップリング信号
によって発生する誤動作が防止できる。
【００３２】尚、メモリセル５０のアクセス動作は図３
の実施例と同様のため、その説明は省略する。
【００３３】次に、メモリサイクルの終了時には、反転
ＲＡＳは“ハイ”となり、これによって第２リセットク
ロックφR2が発生される。この第２リセットクロックφ
R2のパルス１５２により第２リセットトランジスタ１１
０がターンオンし、その結果、ワードライン４４の電圧
はＶｓｓまで降下する。そして、ワードライン４４がＶ
ｓｓまで降下した後、第２リセットクロックφR2を遅延
させて得る制御クロックφN によって第２スイッチング
トランジスタ７６がターンオンし、これによってワード
ライン４４には−ＶWLO が印加される。尚、この実施例
において、制御クロックφN は第２リセットクロックφ
R2を遅延させて得た信号であるが、本発明はそのような
方式のみに制限されないことに留意しなければならな
い。
【００３４】本発明の実施例ではメモリサイクル中のワ
ードラインの駆動動作と関連して説明したが、本発明は
これに限定されるものではない。例えば、内部リフレッ
シュ回路を有するＤＲＡＭでは、反転ＲＡＳが“ハイ”
のとき、外部ＣＰＵから供給されるリフレッシュ制御信
号（例えば、反転ＲＦＳＨ）によって、あるいはそのよ
うな信号を用いずに、自動リフレッシュが行なわれる
（米国特許第４，６８８，１９６号及び第４，６３６，
９８９号参照）。このような場合、内部リフレッシュ回
路は反転ＲＡＳの“ハイ”でリフレッシュ制御信号とア
ドレス信号を連続的に発生する。このリフレッシュ制御
信号とアドレス信号を使用して本発明のような２段階式
ワードライン駆動を行うことも可能である。
【００３５】また、本発明の実施例ではＮチャネルＭＯ
Ｓトランジスタを使用した場合について説明してきた
が、これに限らずＰチャネルＭＯＳトランジスタを使用
することも可能である。このような場合には、Ｐチャネ
ルＭＯＳトランジスタをターンオンするために接地電圧
を、ＰチャネルＭＯＳトランジスタをターンオフするた
めに正の電圧（例えばＶｃｃ）を使用するようにすれば
よい。
【００３６】また、本発明においては、第２電圧波と中
間電圧との差の絶対値を、中間電圧と第１電圧波との差
の絶対値より大きくすることが、キャパシタの論理
“１”を維持するための保有電圧の漏洩防止に効果的で
あり、そして中間電圧の維持時間は、なるべく短時間に
することが望ましい。
【００３８】
【発明の効果】以上述べてきたように本発明によるワー
ドラインの駆動方法は、段階的にワードラインを駆動す
ることによってワードラインの急激な電圧変動を抑制で
きるので、隣接したワードラインへのカップリング信号
による誤動作等を防止できるようになる。また、段階的
にワードラインを駆動することによってチャージポンプ
回路の負荷を軽減でき、その結果、半導体メモリ装置の
誤動作を防止できるという効果がある。そして、本発明
によるワードライン駆動回路を用いることにより、より
信頼性の高い半導体メモリ装置を得ることができる。
【図面の簡単な説明】
【図１】従来のワードライン駆動回路を示す回路図。
【図２】図１のワードラインの電圧波形図。
【図３】本発明によるワードライン駆動回路の実施例を
示す回路図。
【図４】図３の回路の動作タイミングを示す電圧波形
図。
【図５】本発明によるワードライン駆動回路の別の実施
例を示す回路図。
【図６】図５の回路の動作タイミングを示す電圧波形
図。
【図７】図６中の反転ＲＡＳの遷移を検出する遷移検出
回路を示す回路図。
【符号の説明】 ４０ ワードラインブースト回路 ４２ 第１スイッチングトランジスタ ４４ ワードライン ４６ ビットライン ５０ メモリセル ５２ トランジスタ ５４ キャパシタ ６０ リセット回路 ６２ リセットトランジスタ ６４ トランジスタ ７０ 負電圧供給回路 ７２ チャージポンプ回路 ７４ 遅延回路 ７６ 第２スイッチングトランジスタ ９０ 行デコーダ １０４ トランジスタ １０６ ブーストキャパシタ １０８ 第１リセットトランジスタ １１０ 第２リセットトランジスタ
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8728−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｖ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 多数のワードラインと、それぞれのワー
    ドラインに接続された多数のメモリーセルと、上記ワー
    ドラインと接続され、メモリーサイクル中の入力アドレ
    ス信号に応答してワードラインを選択し、上記ワードラ
    インを第１電圧レベルで第２電圧レベルに駆動するため
    の行デコーダーおよび駆動回路と、上記ワードラインに
    接続され、非メモリーサイクルで負電圧を供給するため
    の負電圧発生回路を有する高密度の半導体メモリー装置
    において、 メモリーサイクルの開始および終了中に少なくともある
    一つで上記選択されたワードラインを上記第１電圧レベ
    ルと第２電圧レベルとの間の中間電圧レベルに維持する
    リセット回路を有することを特徴とするワードラインの
    駆動回路。
  2. 【請求項２】 前記第１電圧レベルと上記中間電圧レベ
    ルとの差の絶対値は上記第２電圧レベルと上記中間電圧
    レベルとの差の絶対値よりもっと小さいことを特徴とす
    る請求項１に記載のワードラインの駆動回路。
  3. 【請求項３】 前記第１電圧レベルは陰の電圧レベルで
    あり、上記第２電圧レベルは陽のブースト電圧であり、
    上記中間電圧レベルは接地電圧またはトランジスタのし
    きい電圧であることを特徴とする請求項１に記載のワー
    ドラインの駆動回路。
  4. 【請求項４】 非メモリーサイクル中のワードラインを
    第１電圧レベルに維持し、メモリーサイクル中の上記ワ
    ードラインを第２電圧レベルに維持する半導体メモリー
    装置のワードラインの駆動方法において、 上記メモリーサイクルの開始および終了中に少なくとも
    ある一つで上記ワードラインを上記第１電圧レベルと第
    ２電圧レベルとの間の中間電圧レベルに駆動するワード
    ラインの駆動方法。
  5. 【請求項５】 前記第１電圧レベルは陰の電圧レベルで
    あり、上記第２電圧レベルは陽の電圧であり、上記中間
    電圧レベルは接地電圧またはトランジスタのしきい電圧
    であることを特徴とする請求項４に記載のワードライン
    の駆動方法。
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